CN109545782A - 一种静电保护电路及半导体结构 - Google Patents

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Abstract

本发明属于集成电路的保护领域，具体公开了一种静电保护电路及半导体结构。该静电保护电路设置在需要进行静电保护的第一端口和第二端口之间，包括至少一个插指回路和电连接于至少一个插指回路的控制电路；每一个插指回路包括静电保护晶体管，其漏极与第一端口电连接，其源极与第二端口电连接；控制电路包括第一晶体管和第二晶体管，第一晶体管的漏极和第二晶体管的栅极与第一端口电连接，第二晶体管的漏极和第一晶体管的栅极与第二端口电连接，第一晶体管的源极与第二晶体管的源极短接，且电连接于静电保护晶体管的栅极和体区。本发明能够解决正电压或负电压输入时存在漏电流的问题，以及反向静电保护能力薄弱问题。

Description

一种静电保护电路及半导体结构
技术领域
本发明属于集成电路的保护领域，具体涉及一种静电保护电路，以及一种半导体结构。
背景技术
静电放电(electrostatic discharge，简称ESD)现象是一种在半导体制程中非常常见的现象，其所带来的过量电荷会在极短的时间内经由集成电路的I/O接脚(pin)传入集成电路中，从而破坏集成电路的内部电路(internal circuit)，并造成巨大的损失。
为集成电路提供静电保护是提升集成电路产品可靠性的一种有效手段。如图1所示的防护电路是一种常用的静电保护设计方案，该方案的发明专利申请号为02153974.X。该方案利用第二晶体管140在接合垫I/O Pad和接地端VSS之间进行静电保护，并利用第一晶体管110在接合垫I/O Pad和电源VDD之间进行静电保护。在该方案中，第二晶体管140中会存在第二寄生二极管144，第一晶体管110中存在第一寄生二极管114。
在上述方案的集成电路正常工作的情况下，假设电源VDD为2.5V，接地VSS为0V。当I/O Pad电压为负电压(例如：-2.5V)时，第二晶体管140中的第二寄生二极管144会正向导通，从而在VSS与I/O Pad间产生较大的漏电流；如果当I/O Pad电压为正电压(例如：+5V)时，第一晶体管110中的第一寄生二极管114会正向导通，从而在I/O Pad与VDD间产生大的漏电流。上述漏电流会严重影响集成电路中反向电压的输入，限制上述静电保护电路的适用范围。
因此，本领域亟需一种新技术，以解决现有技术中正电压或负电压输入时存在漏电流的问题，以及现有技术反向静电保护能力薄弱的问题。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
为了解决现有技术中正电压或负电压输入时存在漏电流的问题，以及现有技术反向静电保护能力薄弱问题，本发明提供了一种能够兼容正、负电压输入，以及有效的进行双向静电保护的静电保护电路，以及一种相应的半导体结构。
本发明提供的上述静电保护电路，可以设置在需要进行静电保护的第一端口和第二端口之间，可以包括至少一个插指回路和电连接于上述至少一个插指回路的控制电路；其中，
每一个上述插指回路可以包括静电保护晶体管，上述静电保护晶体管的漏极与上述第一端口电连接，上述静电保护晶体管的源极与上述第二端口电连接；
上述控制电路包括第一晶体管和第二晶体管，上述第一晶体管的漏极和上述第二晶体管的栅极与上述第一端口电连接，上述第二晶体管的漏极和上述第一晶体管的栅极与上述第二端口电连接，上述第一晶体管的源极与上述第二晶体管的源极短接，且电连接于上述静电保护晶体管的栅极和上述静电保护晶体管的体区。
优选地，在本发明提供的上述静电保护电路中，每一个上述插指回路还可以包括连接在上述静电保护晶体管的漏极与上述第一端口之间的第一限流电阻和连接在上述静电保护晶体管的源极与上述第二端口之间的第二限流电阻。
可选地，本发明提供的上述静电保护电路中，每一个上述插指回路中的上述静电保护晶体管与上述控制电路中的第一晶体管和第二晶体管可以为相同类型的MOS晶体管。
优选地，在本发明提供的上述静电保护电路中，每一个上述插指回路中的上述静电保护晶体管与上述控制电路中的第一晶体管和第二晶体管均为NMOS晶体管；或
每一个上述插指回路中的上述静电保护晶体管与上述控制电路中的第一晶体管和第二晶体管均为PMOS晶体管。
可选地，在本发明提供的上述静电保护电路中，上述静电保护电路可以包含多个上述插指回路，多个上述插指回路之间相互并联，多个上述插指回路中的多个静电保护晶体管的栅极相互短接，上述多个静电保护晶体管的体区相互短接。
根据本发明的另一方面，本文还提供了一种相应于上述静电保护电路的半导体结构。
本发明提供的上述半导体结构，可以包括至少一个晶体管结构，上述晶体管结构可以设于需要进行静电保护的第一端口和第二端口之间，以形成静电保护电路中的至少一个插指回路，上述半导体结构可以包括：
半导体衬底；
形成在上述半导体衬底上部的阱区，上述阱区定义上述晶体管结构的体区；
形成在上述阱区上表面的上述至少一个晶体管结构的栅极；
分别形成在上述栅极两侧的上述阱区的上部的第一掺杂类型离子注入区，两个上述第一掺杂类型离子注入区分别定义上述晶体管结构的源极和漏极；以及
形成在上述阱区两端的第二掺杂类型离子注入区，两个上述第二掺杂类型离子注入区分别与对应的上述第一掺杂类型离子注入区之间通过隔离介质间隔开，上述第二掺杂类型离子注入区引出上述体区，其中，
上述漏极与上述第一端口连接，上述源极与上述第二端口连接；
每一个上述栅极和上述第二掺杂类型离子注入区与上述静电保护电路的控制电路的输出端相连。
优选地，在本发明提供的上述的半导体结构中，每一个上述栅极的上表面两侧部分可以对称地形成有金属硅化物阻挡层，每一侧的上述金属硅化物阻挡层还可以分别延伸至对应的第一掺杂类型离子注入区的部分上表面，上述金属硅化物阻挡层定义连接在上述晶体管结构的漏极与上述第一端口之间，或上述静电保护晶体管的源极与上述第二端口之间的限流电阻；以及
每一个上述栅极的上表面的其余部分和上述第一掺杂类型离子注入区的上表面的其余部分均形成有金属硅化物。
可选地，在本发明提供的上述的半导体结构中，上述半导体衬底可以为第一掺杂类型，相应的，上述阱区可以为第二掺杂类型。
优选地，在本发明提供的上述的半导体结构中，上述第一掺杂类型可以为N型，相应的，上述第二掺杂类型为P型；或
上述第一掺杂类型可以为P型，相应的，上述第二掺杂类型为N型。
可选地，在本发明提供的上述的半导体结构中，上述阱区的上表面还可以形成有多个上述晶体管结构的栅极；
多个上述栅极两两之间的上述阱区的上部形成有共享的离子注入区，上述共享的离子注入区为第一掺杂类型，多个上述栅极的两外侧的上述阱区的上部分别形成有上述第一掺杂类型离子注入区，上述共享的离子注入区和上述第一掺杂类型离子注入区定义上述晶体管结构的源极或漏极。
基于以上描述，本发明能够利用上述控制电路对上述静电保护晶体管的栅极和体区进行有效的电位控制，从而克服正负电压输入时的漏电问题，同时利用限流电阻来提升上述静电保护晶体管的双向静电保护能力。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1示出了现有的内部保护电路的示意图。
图2示出了本发明一实施例提供的单插指NMOS静电保护电路的电路示意图。
图3示出了本发明一实施例提供的单插指PMOS静电保护电路的电路示意图。
图4示出了本发明一实施例提供的多插指NMOS静电保护电路的电路示意图。
图5示出了本发明一实施例提供的多插指PMOS静电保护电路的电路示意图。
图6示出了本发明一实施例提供的NMOS两插指回路的结构示意图。
附图标记：
110 第一晶体管；
140 第二晶体管；
114 第一寄生二极管；
144 第二寄生二极管；
21 NMOS静电保护晶体管；
22 第一限流电阻；
23 第二限流电阻；
24 NMOS第一晶体管；
25 NMOS第二晶体管；
31 PMOS静电保护晶体管；
32-33 限流电阻；
34 PMOS第一晶体管；
35 PMOS第二晶体管；
41-4n NMOS静电保护晶体管；
411-41n 第一限流电阻；
421-42n 第二限流电阻；
4111 NMOS第一晶体管；
4112 NMOS第二晶体管；
51-5n PMOS静电保护晶体管；
511-51n 第一限流电阻；
521-52n 第二限流电阻；
5111 PMOS第一晶体管；
5112 PMOS第二晶体管；
60 N型阱；
61 阻挡层；
62 N型半导体注入区；
63 金属硅化物区域；
64 浅沟槽隔离；
65 P型半导体注入区；
66 P型阱；
67 栅极；
68 金属硅化物区域；
69 金属硅化物区域；
90 内部电路；
VDD 电源；
VSS 接地端；
I/O Pad 接合垫；
W/G 控制节点；
PAD1 第一端口；
PAD2 第二端口。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合优选实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
注意，在使用到的情况下，标志上、下、左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
能理解的是，虽然在此可使用用语“第一”、“第二”、“第三”等来叙述各种组件、区域、层和/或部分，这些组件、区域、层和/或部分不应被这些用语限定，且这些用语仅是用来区别不同的组件、区域、层和/或部分。因此，以下讨论的第一组件、区域、层和/或部分可在不偏离本发明一些实施例的情况下被称为第二组件、区域、层和/或部分。
尽管为使解释简单化将上述方法图示并描述为一系列动作，但是应理解并领会，这些方法不受动作的次序所限，因为根据一个或多个实施例，一些动作可按不同次序发生和/或与来自本文中图示和描述或本文中未图示和描述但本领域技术人员可以理解的其他动作并发地发生。
为了解决现有技术中正电压或负电压输入时存在漏电流的问题，以及现有技术反向静电保护能力薄弱问题，本发明提供了一种能够兼容正、负电压输入，以及有效的进行双向静电保护的静电保护电路的实施例，以及一种相应的半导体结构的实施例。
如图2所示，本发明提供了一种单插指NMOS静电保护电路的实施例。
本实施例提供的上述单插指静电保护电路，可以设置在需要进行静电保护的第一端口PAD1和第二端口PAD2之间，可以包括一个插指回路和电连接于上述一个插指回路的控制电路。
上述插指回路可以包括NMOS静电保护晶体管21。上述NMOS静电保护晶体管21的漏极可以通过第一限流电阻22，与上述第一端口PAD1电连接。上述NMOS静电保护晶体管21的源极可以通过第二限流电阻23，与上述第二端口PAD2电连接。
上述控制电路可以包括NMOS第一晶体管24和NMOS第二晶体管25。上述NMOS第一晶体管24的漏极和上述NMOS第二晶体管25的栅极，与上述第一端口PAD1电连接。上述NMOS第二晶体管25的漏极和上述NMOS第一晶体管24的栅极，与上述第二端口PAD2电连接。上述NMOS第一晶体管24的源极与上述NMOS第二晶体管25的源极短接于控制节点W/G，且电连接上述NMOS静电保护晶体管21的栅极和体区。
在本实施例提供的集成电路正常工作的情况下，上述静电保护电路的插指回路处于休眠状态，不对集成电路产生影响。
若上述第一端口PAD1为3.3V，上述第二端口PAD2为0V，则上述控制节点W/G为0V。反之，若上述第一端口PAD1为-3.3V，上述第二端口PAD2为0V，则上述控制节点W/G为-3.3V。
也就是说，在由NMOS晶体管构成的上述单插指静电保护电路中，无论上述单插指静电保护电路收到的是正电压输入，还是负电压输入，上述控制节点W/G的电压，即上述NMOS静电保护晶体管21的栅极和体区的电压，会始终与上述第一端口PAD1和上述第二端口PAD2中的电位较低者保持一致。因此，通过设置上述控制电路，上述单插指静电保护电路能够有效克服上述NMOS静电保护晶体管21的寄生二极管所导致的漏电流问题。
由于上述NMOS静电保护晶体管21的体区直接连接上述控制节点W/G，上述插指回路为对称结构。无论静电放电ESD是在上述第一端口PAD1产生，还是在上述第二端口PAD2产生，都能启动上述静电保护电路的插指回路，通过上述NMOS静电保护晶体管21内部的寄生二极管的反向击穿，导通上述第一端口PAD1和上述第二端口PAD2，泄掉静电放电产生的电流，从而解决现有技术反向静电保护能力薄弱问题。
在本实施例提供的上述单插指静电保护电路中，上述第一限流电阻22和上述第二限流电阻23可以是通过半导体工艺直接制备在上述NMOS静电保护晶体管21上的电阻元件。通过设置上述第一限流电阻22和上述第二限流电阻23，可以提升流过上述NMOS静电保护晶体管21的电流均匀性，从而提高上述NMOS静电保护晶体管21的泄流能力。
上述第一限流电阻22和上述第二限流电阻23的阻值可以设置为相等的，以进一步提升流过上述NMOS静电保护晶体管21源极和漏极的电流均匀性，从而进一步提高上述NMOS静电保护晶体管21的泄流能力。
本领域的技术人员可以理解，本实施例提供的上述NMOS静电保护晶体管21、NMOS第一晶体管24和NMOS第二晶体管25，只是本实施例的一种具体方案。在其他实施例中，上述静电保护晶体管、第一晶体管和第二晶体管也可以采用其他相同类型的晶体管，以克服静电保护晶体管的寄生二极管所导致的漏电流问题，以及现有技术反向静电保护能力薄弱问题。
本领域的技术人员还可以理解，上述第一限流电阻22和上述第二限流电阻23只是本实施例的一种优选方案。在其他实施例中，即使不采用上述限流电阻，或采用两个阻值不同的第一限流电阻和第二限流电阻，也能克服静电保护晶体管的漏电流问题，以及现有技术反向静电保护能力薄弱问题。
如图3所示，本发明还提供了一种单插指PMOS静电保护电路的实施例。
本实施例提供的上述单插指静电保护电路，可以设置在需要进行静电保护的第一端口PAD1和第二端口PAD2之间，可以包括一个插指回路和电连接于上述一个插指回路的控制电路。
上述插指回路可以包括PMOS静电保护晶体管31。上述PMOS静电保护晶体管31的漏极可以通过第一限流电阻32，与上述第一端口PAD1电连接。上述PMOS静电保护晶体管31的源极可以通过第二限流电阻33，与上述第二端口PAD2电连接。
上述控制电路可以包括PMOS第一晶体管34和PMOS第二晶体管35。上述PMOS第一晶体管34的漏极和上述PMOS第二晶体管35的栅极，与上述第一端口PAD1电连接。上述PMOS第二晶体管35的漏极和上述PMOS第一晶体管34的栅极，与上述第二端口PAD2电连接。上述PMOS第一晶体管34的源极与上述PMOS第二晶体管35的源极短接于控制节点W/G，且电连接上PMOS述静电保护晶体管31的栅极和体区。
在本实施例提供的集成电路正常工作的情况下，上述静电保护电路的插指回路处于休眠状态，不对集成电路产生影响。
在由PMOS晶体管构成的上述单插指静电保护电路中，无论上述单插指静电保护电路收到的是正电压输入，还是负电压输入，上述控制节点W/G的电压，即上述PMOS静电保护晶体管31的栅极和体区的电压，会始终与上述第一端口PAD1和上述第二端口PAD2中的电位较高者保持一致。因此，上述单插指静电保护电路能够有效克服上述PMOS静电保护晶体管31的寄生二极管所导致的漏电流问题。
由于上述PMOS静电保护晶体管31的体区直接连接上述控制节点W/G，上述插指回路为对称结构。无论静电放电ESD是在上述第一端口PAD1产生，还是在上述第二端口PAD2产生，都能启动上述静电保护电路的插指回路，通过上述PMOS静电保护晶体管31内部的寄生二极管的反向击穿，导通上述第一端口PAD1和上述第二端口PAD2，泄掉静电放电产生的电流，从而解决现有技术反向静电保护能力薄弱问题。
本领域的技术人员可以理解，上述两种单插指静电保护电路的实施例只是本发明的两种具体方案。在其他实施例中，上述静电保护电路中还可以进一步具有多个插指回路和/或控制回路，以克服静电保护晶体管的寄生二极管所导致的漏电流问题，以及现有技术反向静电保护能力薄弱问题。
如图4所示，本发明还提供了一种多插指NMOS静电保护电路的实施例。
本实施例提供的上述多插指静电保护电路，可以设置在需要进行静电保护的第一端口PAD1和第二端口PAD2之间，可以包括多个插指回路和电连接于上述多个插指回路的控制电路。
上述多个插指回路之间相互并联，上述多个插指回路中的多个NMOS静电保护晶体管41-4n的栅极相互短接，以使多个NMOS静电保护晶体管41-4n的栅极处于同一电位。上述多个NMOS静电保护晶体管41-4n的体区相互短接，以使多个NMOS静电保护晶体管41-4n的体区处于同一电位。
上述相互并联指的可以是上述多个NMOS静电保护晶体管41-4n的漏极都连接到上述第一端口PAD1，而上述多个NMOS静电保护晶体管41-4n的源极都连接到上述第二端口PAD2。
上述NMOS静电保护晶体管41、第一限流电阻411和第二限流电阻421可以构成第一插指回路。上述NMOS静电保护晶体管4n、第一限流电阻41n和第二限流电阻42n可以构成第n插指回路。可以理解的是，第二至第n-1插指回路的连接方式，与上述第一插指回路和第n插指回路相同，因此在图4中予以省略，并非表示其一定不存在。
上述n个插指回路可以共享同一个控制电路，上述控制电路可以包括NMOS第一晶体管4111和NMOS第二晶体管4112。上述NMOS第一晶体管4111的漏极和上述NMOS第二晶体管4112的栅极，与上述第一端口PAD1电连接。上述NMOS第二晶体管4112的漏极和上述NMOS第一晶体管4111的栅极，与上述第二端口PAD2电连接。上述NMOS第一晶体管4111的源极与上述NMOS第二晶体管4112的源极短接于控制节点W/G。上述多个NMOS静电保护晶体管41-4n的栅极和体区都可以连接到上述控制电路的控制节点W/G。
在本实施例提供的集成电路正常工作的情况下，上述静电保护电路的插指回路处于休眠状态，不对集成电路产生影响。
在由NMOS晶体管构成的上述多插指静电保护电路中，无论上述多插指静电保护电路收到的是正电压输入，还是负电压输入，上述控制节点W/G的电压，即上述NMOS静电保护晶体管41-4n的栅极和体区的电压，会始终与上述第一端口PAD1和上述第二端口PAD2中的电位较低者保持一致。因此，上述多插指静电保护电路能够有效克服上述NMOS静电保护晶体管41-4n的寄生二极管所导致的漏电流问题。
无论静电放电ESD是在上述第一端口PAD1产生，还是在上述第二端口PAD2产生，上述对称结构的多个插指回路都能启动，通过上述NMOS静电保护晶体管41-4n内部的寄生二极管的反向击穿，导通上述第一端口PAD1和上述第二端口PAD2，泄掉静电放电产生的电流，从而解决现有技术反向静电保护能力薄弱问题。
而通过设置多个相互并联的上述插指回路的方式，能够成倍地提升上述静电保护电路的泄流能力，并使上述静电保护电路的版图设计更合理，从而进一步提升对上述集成电路的保护效果。
在本实施例提供的上述多插指静电保护电路中，上述第一限流电阻411-41n和上述第二限流电阻421-42n可以是通过半导体工艺直接制备在上述NMOS静电保护晶体管41-4n上的电阻元件。
通过在上述多插指静电保护电路中，设置上述第一限流电阻411-41n和上述第二限流电阻421-42n的方式，可以进一步提升流过每一个上述NMOS静电保护晶体管41-4n的电流均匀性，从而进一步提高上述NMOS静电保护晶体管41-4n的泄流能力。
本领域的技术人员可以理解，本实施例提供的上述NMOS静电保护晶体管41-4n、NMOS第一晶体管4111和NMOS第二晶体管4112，只是本实施例的一种具体方案。在其他实施例中，上述静电保护晶体管、第一晶体管和第二晶体管也可以采用其他相同类型的晶体管，以克服静电保护晶体管的寄生二极管所导致的漏电流问题，以及现有技术反向静电保护能力薄弱问题。
本领域的技术人员还可以理解，由上述NMOS第一晶体管4111和上述NMOS第二晶体管4112构成的上述控制电路，主要用于控制上述NMOS静电保护晶体管41-4n的栅极和体区的电位，其数量并不一定要是一个。在其他实施例中，上述控制电路的数量也可以是多个。
如图5所示，本发明还提供了一种多插指PMOS静电保护电路的实施例。
本实施例提供的上述多插指静电保护电路，可以设置在需要进行静电保护的第一端口PAD1和第二端口PAD2之间，可以包括多个插指回路和电连接于上述多个插指回路的控制电路。
上述多个插指回路之间相互并联，上述多个插指回路中的多个PMOS静电保护晶体管51-5n的栅极相互短接，以使多个插指回路中的多个PMOS静电保护晶体管51-5n的栅极处于同一电位。上述多个PMOS静电保护晶体管51-5n的体区相互短接，以使多个PMOS静电保护晶体管51-5n的体区处于同一电位。
上述PMOS静电保护晶体管51、第一限流电阻511和第二限流电阻521可以构成第一插指回路。上述PMOS静电保护晶体管5n、第一限流电阻51n和第二限流电阻52n可以构成第n插指回路。可以理解的是，第二至第n-1插指回路的连接方式，与上述第一插指回路和第n插指回路相同，因此在图5中予以省略，并非表示其一定不存在。
上述n个插指回路可以共享同一个控制电路，上述控制电路可以包括PMOS第一晶体管5111和PMOS第二晶体管5112。上述PMOS第一晶体管5111的漏极和上述PMOS第二晶体管5112的栅极，与上述第一端口PAD1电连接。上述PMOS第二晶体管5112的漏极和上述PMOS第一晶体管5111的栅极，与上述第二端口PAD2电连接。上述PMOS第一晶体管5111的源极与上述PMOS第二晶体管5112的源极短接于控制节点W/G。上述多个PMOS静电保护晶体管51-5n的栅极和体区都可以连接到上述控制电路的控制节点W/G。
在本实施例提供的集成电路正常工作的情况下，上述静电保护电路的插指回路处于休眠状态，不对集成电路产生影响。
在由PMOS晶体管构成的上述多插指静电保护电路中，无论上述多插指静电保护电路收到的是正电压输入，还是负电压输入，上述控制节点W/G的电压，即上述PMOS静电保护晶体管51-5n的栅极和体区的电压，会始终与上述第一端口PAD1和上述第二端口PAD2中的电位较高者保持一致。因此，上述多插指静电保护电路能够有效克服上述PMOS静电保护晶体管51-5n的寄生二极管所导致的漏电流问题。
无论静电放电ESD是在上述第一端口PAD1产生，还是在上述第二端口PAD2产生，上述对称结构的多个插指回路都能启动，通过上述PMOS静电保护晶体管51-5n内部的寄生二极管的反向击穿，导通上述第一端口PAD1和上述第二端口PAD2，泄掉静电放电产生的电流，从而解决现有技术反向静电保护能力薄弱问题。
根据本发明的另一方面，本文还提供了一种相应于两插指NMOS静电保护电路的半导体结构的实施例。
如图6所示，本实施例提供的上述半导体结构，可以包括两个NMOS静电保护晶体管结构，上述NMOS静电保护晶体管结构可以设于需要进行静电保护的第一端口PAD1和第二端口PAD2之间，以形成静电保护电路中的两个插指回路。
本实施例提供的上述半导体结构可以包括：
N型掺杂的半导体衬底；
形成在上述半导体衬底上部的P型阱66，上述P型阱66定义上述NMOS静电保护晶体管结构的体区；
形成在上述P型阱66上表面的上述两个NMOS静电保护晶体管结构的多晶硅栅极67；
分别形成在上述栅极67两侧的上述P型阱66的上部的N型离子注入区62，两个上述N型离子注入区62分别定义上述NMOS静电保护晶体管结构的源极和漏极；以及
形成在上述P型阱66两端的P型离子注入区65，两个上述P型离子注入区65与对应的上述N型离子注入区62之间，分别通过浅沟槽隔离介质64间隔开，上述P型离子注入区65引出上述P型阱体区66，其中，
上述漏极与上述第一端口PAD1连接，上述源极与上述第二端口PAD2连接；
每一个上述栅极67和上述P型离子注入区65与上述NMOS静电保护电路的控制电路的控制节点W/G相连。
在本实施例提供的上述半导体结构中，上述两个NMOS静电保护晶体管可以共享一个N型离子注入区62。上述两个栅极67的两外侧的上述P型阱66的上部可以分别形成有上述N型离子注入区62，上述共享的N型离子注入区62和上述外侧的N型离子注入区62分别定义上述NMOS静电保护晶体管结构的源极或漏极。
上述NMOS静电保护晶体管的体区66通过上述N型阱60与其源极隔离。并且，上述NMOS静电保护晶体管的体区66通过上述P型离子注入区65与上述NMOS静电保护电路的控制电路的控制节点W/G相连。
每一个上述栅极67的上表面两侧部分还可以对称地形成有金属硅化物阻挡层61，每一侧的上述金属硅化物阻挡层61还可以分别延伸至对应的N型离子注入区62的部分上表面，用于阻挡金属硅化物的形成。
上述金属硅化物阻挡层61定义连接在上述NMOS静电保护晶体管结构的漏极与上述第一端口PAD1之间，或上述NMOS静电保护晶体管的源极与上述第二端口PAD2之间的限流电阻。
每一个上述栅极67的上表面的其余部分68和上述N型离子注入区62的上表面的其余部分63、69均可以形成有金属硅化物，用以降低多晶硅栅极自身的寄生电阻。
本领域的技术人员可以理解，上述两插指NMOS静电保护电路的半导体结构只是本实施例提供的一种具体方案。在其他实施例中，上述静电保护电路也可以是多插指NMOS静电保护电路，即上述P型阱的上表面还可以形成有多个上述NMOS晶体管结构的栅极。
多个上述栅极两两之间的上述P型阱的上部可以形成有多个共享的离子注入区，上述共享的离子注入区为N型掺杂。多个上述栅极的两外侧的上述P型阱的上部可以分别形成有一个上述N型掺杂类型离子注入区。上述多个共享的N型离子注入区和两个上述外侧的N型离子注入区定义上述NMOS晶体管结构的源极或漏极。
在其他实施例中，上述静电保护晶体管也可以是PMOS静电保护晶体管。
相应于上述PMOS静电保护晶体管，上述半导体衬底可以是P型掺杂的，上述半导体衬底上部的阱区也可以为N型阱。
在上述栅极两侧的上述阱区的上部的离子注入区可以是P型的，两个上述P型离子注入区分别定义所述晶体管结构的源极和漏极。
在上述N型阱两端的离子注入区可以是N型的，两个上述N型离子注入区分别与对应的上述P型离子注入区之间，通过浅沟槽隔离介质间隔开，上述N型离子注入区引出上述体区。
每一个上述栅极和上述N型离子注入区与上述PMOS静电保护电路的控制电路的控制节点相连。
基于以上描述，本发明能够利用上述控制电路对上述静电保护晶体管的栅极和体区进行有效的电位控制，从而克服正负电压输入时的漏电问题，同时利用限流电阻来进一步提升上述静电保护晶体管的双向静电保护能力。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其他变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (10)

1.一种静电保护电路，位于需要进行静电保护的第一端口和第二端口之间，包括至少一个插指回路和电连接于所述至少一个插指回路的控制电路；其中
每一个所述插指回路包括静电保护晶体管，所述静电保护晶体管的漏极与所述第一端口电连接，所述静电保护晶体管的源极与所述第二端口电连接；
所述控制电路包括第一晶体管和第二晶体管，所述第一晶体管的漏极和所述第二晶体管的栅极与所述第一端口电连接，所述第二晶体管的漏极和所述第一晶体管的栅极与所述第二端口电连接，所述第一晶体管的源极与所述第二晶体管的源极短接且电连接于所述静电保护晶体管的栅极和所述静电保护晶体管的体区。
2.如权利要求1所述的静电保护电路，其特征在于，每一个所述插指回路还包括连接在所述静电保护晶体管的漏极与所述第一端口之间的第一限流电阻和连接在所述静电保护晶体管的源极与所述第二端口之间的第二限流电阻。
3.如权利要求1所述的静电保护电路，其特征在于，每一个所述插指回路中的所述静电保护晶体管与所述控制电路中的第一晶体管和第二晶体管为相同类型的MOS晶体管。
4.如权利要求3所述的静电保护电路，其特征在于，每一个所述插指回路中的所述静电保护晶体管与所述控制电路中的第一晶体管和第二晶体管均为NMOS晶体管；或
每一个所述插指回路中的所述静电保护晶体管与所述控制电路中的第一晶体管和第二晶体管均为PMOS晶体管。
5.如权利要求1-4中任一项所述的静电保护电路，其特征在于，所述静电保护电路包含多个所述插指回路，多个所述插指回路之间相互并联，多个所述插指回路中的多个静电保护晶体管的栅极相互短接，所述多个静电保护晶体管的体区相互短接。
6.一种半导体结构，包括至少一个晶体管结构，所述晶体管结构位于需要进行静电保护的第一端口和第二端口之间，以形成静电保护电路中的至少一个插指回路，所述半导体结构包括：
半导体衬底；
形成在所述半导体衬底上部的阱区，所述阱区定义所述晶体管结构的体区；
形成在所述阱区上表面的所述至少一个晶体管结构的栅极；
分别形成在所述栅极两侧的所述阱区的上部的第一掺杂类型离子注入区，两个所述第一掺杂类型离子注入区分别定义所述晶体管结构的源极和漏极；以及
形成在所述阱区两端的第二掺杂类型离子注入区，两个所述第二掺杂类型离子注入区分别与对应的所述第一掺杂类型离子注入区之间通过隔离介质间隔开，所述第二掺杂类型离子注入区引出所述体区，其中
所述漏极与所述第一端口连接，所述源极与所述第二端口连接；
每一个所述栅极和所述第二掺杂类型离子注入区与所述静电保护电路的控制电路的输出端相连。
7.如权利要求6所述的半导体结构，其特征在于，每一个所述栅极的上表面两侧部分对称地形成有金属硅化物阻挡层，每一侧的所述金属硅化物阻挡层还分别延伸至对应的第一掺杂类型离子注入区的部分上表面，所述金属硅化物阻挡层定义连接在所述晶体管结构的漏极与所述第一端口之间或所述静电保护晶体管的源极与所述第二端口之间的限流电阻；以及
每一个所述栅极的上表面的其余部分和所述第一掺杂类型离子注入区的上表面的其余部分均形成有金属硅化物。
8.如权利要求6所述的半导体结构，其特征在于，所述半导体衬底为第一掺杂类型，所述阱区为第二掺杂类型。
9.如权利要求8所述的半导体结构，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型；或
所述第一掺杂类型为P型，所述第二掺杂类型为N型。
10.如权利要求6-9中任一项所述的半导体结构，其特征在于，所述阱区的上表面形成有多个所述晶体管结构的栅极；
多个所述栅极两两之间的所述阱区的上部形成有共享的离子注入区，所述共享的离子注入区为第一掺杂类型，多个所述栅极的两外侧的所述阱区的上部分别形成有所述第一掺杂类型离子注入区，所述共享的离子注入区和所述第一掺杂类型离子注入区定义所述晶体管结构的源极或漏极。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110491874A (zh) * 2019-08-22 2019-11-22 合肥鑫晟光电科技有限公司 静电保护电路及面板
CN110912098A (zh) * 2019-11-25 2020-03-24 南京尔芯电子有限公司 防止静电释放esd保护在电源关断下引起漏电流的电路
CN112951820A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 静电保护结构和静电保护电路
CN113345883A (zh) * 2020-12-23 2021-09-03 晶焱科技股份有限公司 瞬时电压抑制装置
CN116896363A (zh) * 2023-09-08 2023-10-17 成都利普芯微电子有限公司 一种nmos控制电路和电池保护芯片

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112466947B (zh) * 2020-11-26 2022-07-01 中国科学院微电子研究所 一种基于静电放电保护结构的场效应管

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034397A (en) * 1996-10-22 2000-03-07 International Business Machines Corporation Silicon-on-insulator body- and dual gate-coupled diode for electrostatic discharge (ESD) applications
US6413806B1 (en) * 2000-02-23 2002-07-02 Motorola, Inc. Semiconductor device and method for protecting such device from a reversed drain voltage
CN101930974A (zh) * 2009-06-17 2010-12-29 万国半导体股份有限公司 用于配置超低电压瞬态电压抑制器的底部源极n型金属氧化物半导体触发的齐纳箝位
CN103247621A (zh) * 2012-02-07 2013-08-14 联发科技股份有限公司 静电放电保护电路
US9196610B1 (en) * 2014-05-13 2015-11-24 Macronix International Co., Ltd. Semiconductor structure and electrostatic discharge protection circuit
US9368618B2 (en) * 2014-09-15 2016-06-14 Macronix International Co., Ltd. Semiconductor structure
CN106158847A (zh) * 2015-04-01 2016-11-23 旺宏电子股份有限公司 半导体装置
CN106653736A (zh) * 2016-03-04 2017-05-10 成都芯源系统有限公司 Esd保护电路及其半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW392328B (en) * 1998-03-04 2000-06-01 Winbond Electronics Corp Electrostatic discharge protection circuit triggered by MOS transistor
JP2010268352A (ja) * 2009-05-18 2010-11-25 Toshiba Corp 発振回路
US8730628B2 (en) * 2011-10-26 2014-05-20 United Microelectronics Corp. Electrostatic protection circuit capable of preventing latch-up effect

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034397A (en) * 1996-10-22 2000-03-07 International Business Machines Corporation Silicon-on-insulator body- and dual gate-coupled diode for electrostatic discharge (ESD) applications
US6413806B1 (en) * 2000-02-23 2002-07-02 Motorola, Inc. Semiconductor device and method for protecting such device from a reversed drain voltage
CN101930974A (zh) * 2009-06-17 2010-12-29 万国半导体股份有限公司 用于配置超低电压瞬态电压抑制器的底部源极n型金属氧化物半导体触发的齐纳箝位
CN103247621A (zh) * 2012-02-07 2013-08-14 联发科技股份有限公司 静电放电保护电路
US9196610B1 (en) * 2014-05-13 2015-11-24 Macronix International Co., Ltd. Semiconductor structure and electrostatic discharge protection circuit
US9368618B2 (en) * 2014-09-15 2016-06-14 Macronix International Co., Ltd. Semiconductor structure
CN106158847A (zh) * 2015-04-01 2016-11-23 旺宏电子股份有限公司 半导体装置
CN106653736A (zh) * 2016-03-04 2017-05-10 成都芯源系统有限公司 Esd保护电路及其半导体器件

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110491874A (zh) * 2019-08-22 2019-11-22 合肥鑫晟光电科技有限公司 静电保护电路及面板
CN110491874B (zh) * 2019-08-22 2022-08-05 合肥鑫晟光电科技有限公司 静电保护电路及面板
CN110912098A (zh) * 2019-11-25 2020-03-24 南京尔芯电子有限公司 防止静电释放esd保护在电源关断下引起漏电流的电路
CN112951820A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 静电保护结构和静电保护电路
CN112951820B (zh) * 2019-12-11 2024-04-19 中芯国际集成电路制造(上海)有限公司 静电保护结构和静电保护电路
CN113345883A (zh) * 2020-12-23 2021-09-03 晶焱科技股份有限公司 瞬时电压抑制装置
CN113345883B (zh) * 2020-12-23 2024-03-05 晶焱科技股份有限公司 瞬时电压抑制装置
CN116896363A (zh) * 2023-09-08 2023-10-17 成都利普芯微电子有限公司 一种nmos控制电路和电池保护芯片
CN116896363B (zh) * 2023-09-08 2023-12-05 成都利普芯微电子有限公司 一种nmos控制电路和电池保护芯片

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