TW202238914A - 積體電路元件 - Google Patents

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Abstract

IC元件包含第一電源端、IO墊、耦接在第一電源端與IO墊之間的第一靜電放電保護元件、耦接在第一電源端與IO墊之間的第一觸發電流源元件，以及半導體基板，其中在半導體基板上形成第一靜電放電保護元件以及第一觸發電流源元件。第一靜電放電保護元件包含具有耦合在IO墊和第一電源端之間的集電極和發射極之寄生BJT以及通過基板電阻耦合至第一電源端的井分接頭之基極。第一觸發電流源元件響應於IO墊上的靜電放電電壓而變成導電，並通過第一靜電放電保護元件將靜電放電電壓放電到第一電源端。

Description

積體電路元件及在靜電放電事件中的保護方法
無
小型化積體電路(IC)的最新趨勢已導致消耗更少的功率之更小的元件，並且比以前在更高的速度下提供更多功能。由於各種因素，像是更薄的介電質厚度和相關聯之降低的介電質破壞電壓，小型化製程還增加了元件對靜電放電(ESD)事件的感受性。靜電放電是電路損壞的原因之一，也是半導體先進技術中的考慮因素之一。
無
以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施例。以下描述部件及排列之特定實施方式以簡化本揭露。當然，此些僅為實施方式，且並不意欲為限制。其他部件、數值、操作、材料或排列等都是可以預期的。舉例來說，在以下敘述中，形成第一特徵在第二特徵上方或之上可以包含第一和第二特徵直接接觸形成的實施方式，並且還可以包含在第一和第二特徵之間形成附加特徵的實施方式，使得第一和第二特徵可以不直接接觸。另外，本揭露可以在各個實施方式中重複參考數字和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施方式和/或配置之間的關係。
另外，為了便於描述，可在本文中使用像是「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一(另一些)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。元件可以其他方向(旋轉90度或以其他方向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
在ESD保護元件中要考慮的參數是ESD觸發電壓，在該電壓下，ESD保護元件被接通(即，變成導電)以釋放高且有害的ESD事件之電壓和/或電流，使其遠離要保護的電路。較高的ESD觸發電壓可能對要保護的電路有害，和/或可能導致ESD保護元件本身導電不均勻和/或過早失效。在一些實施方式中，為了降低ESD觸發電壓，在ESD保護元件的半導體基板中包含觸發電流源元件，以在發生ESD事件時將基板電流注入到半導體基板中。注入的基板電流會增加ESD保護元件的寄生雙極性接面電晶體(BJT)的基極-發射極電壓，並使ESD保護元件以比未提供觸發電流源元件時更低的ESD電壓導電。換句話說，ESD觸發電壓降低了。與其他方法相比，至少一個實施方式有利地提供了一種用於降低ESD觸發電壓而無需複雜和/或增加製造製程的設計技術之共同優化解決方案。
第1圖是根據一些實施方式的IC元件100的示意性方塊圖。
IC元件100包含第一電源供應電壓端110、第二電源供應電壓端120、輸入/輸出(IO)墊130、內部電路140、n通道金屬氧化物半導體(NMOS)驅動器141、p通道金屬氧化物半導體(PMOS)驅動器142、電源箝位器150、第一ESD保護元件160、第二ESD保護元件170以及觸發電流源元件180。在一些實施方式中，元件100被併入單一IC或單一半導體基板中。在一些實施方式中，IC元件100包含在一個或多個單一半導體基板上的一個或多個IC。
第一電源供應電壓端110配置以接收用於內部電路140的正常運作之第一電源供應電壓，並且第二電源供應電壓端120配置以接收針對內部電路140的正常運作的第二電源供應電壓。第一電源供應電壓端110或第二電源供應電壓端120也稱為電源供應電壓匯流排或軌。在第1圖的例示性配置中，第一電源供應電壓是接地電壓，第一電源供應電壓端110是接地電壓端，第二電源供應電壓是正電源供應電壓，並且第二電源供應電壓端120是正電壓端。其他電源供應排列在各種實施方式的範圍內。在本文的描述中，第一電源供應電壓端110被稱為VSS，而第二電源供應電壓端120被稱為VDDPST(後驅動器VDD)或VDD。
IO墊130(以下稱為“IOPAD”)是耦合至內部電路140以及經由將訊號輸入到內部電路140或從內部電路140輸出的節點、匯流排或探針。如第1圖的例示性配置中，IOPAD 130經由限流電阻Resd(以下稱為“Resd”)和中間節點PADR(以下稱為“PADR”)耦合至內部電路140。在至少一個實施方式中，Resd被省略了，並且IOPAD 130直接耦合至內部電路140。
內部電路140耦接至VDD和VSS，並且包含配置以產生或處理經由IOPAD輸出或輸入的訊號的電路。在一個實施例中，內部電路140包含配置以以低於VDD的電壓等級的電壓等級運作的核心電路。NMOS驅動器141耦合在IOPAD與VSS之間，並且PMOS驅動器142耦合在IOPAD與VDD之間。NMOS驅動器141和PMOS驅動器142配置以協同運作作為驅動器電路143，以處理核心電路的較低電壓等級與VDD的較高電壓等級之間的訊號傳輸。在至少一個實施方式中，NMOS驅動器141包含NMOS電晶體，並且PMOS驅動器142包含PMOS電晶體。在至少一個實施方式中，NMOS驅動器141和PMOS驅動器142被省略了。
電源箝位器150耦合在VDD與VSS之間。電源箝位器150是在內部電路140的正常運作期間不導電或關閉的一般不導電的元件或電路。具體地，當VDD與VSS之間的電壓差在預定範圍內時(例如，在VSS具有接地電壓的情況下，在VDD的額定電壓等級附近)，電源箝位器150是不導電的。當電源箝位器150兩端的電壓差等於或大於電源箝位器150的閾值電壓時，電源箝位器150導電以在VDD與VSS之間傳導電流。
第一ESD保護元件160耦合在IOPAD與VSS之間，並且配置以在ESD事件中保護內部電路140和/或驅動器電路143，而不影響內部電路140和/或驅動器電路143的正常運作。換句話說，在沒有ESD事件的情況下，第一ESD保護元件160被關閉或不導電。當將高於內部電路140的正常運作期間預期的電壓或電流等級的ESD電壓或電流施加到IOPAD 130時，將發生ESD事件。在沒有第一ESD保護元件160的情況下，這樣的ESD事件會導致過度且潛在地損壞內部電路140和/或驅動器電路143中的電壓或電流。例如，在正極-VSS(PS)模式下，當VSS接地且VDD懸空時，正ESD電壓施加到IOPAD 130。如第1圖的“PS模式”箭頭所示，當ESD電壓高於第一ESD保護元件160的ESD觸發電壓時，第一ESD保護元件160導電，並通過導電的第一ESD保護元件160將IOPAD 130上的ESD電壓放電至VSS。在另一實施例中，在正極-VDD(PD)模式中，當VDD接地且VSS懸空時，正ESD電壓施加到IOPAD 130。當ESD電壓高於第一ESD保護元件160的ESD觸發電壓時，第一ESD保護元件160導電並且在VSS上引起電壓突波。因此，在電源箝位器150兩端產生了過量的電壓差。如第1圖中的“PD模式”箭頭所示，當過量的電壓差等於或大於電源箝位器150的閾值電壓時，電源箝位器150變成導電，並且IOPAD上的ESD電壓通過導電的第一ESD保護元件160而放電至VSS，然後通過導電的電源箝位器150而放電至VDD。在PS模式或PD模式下，內部電路140和/或保護驅動器電路143免受IOPAD上的高且潛在地有害ESD電壓的影響。第一ESD保護元件160的實施例包含但不限於具有寄生NPN BJT的突返元件、突返MOS元件、場氧化物元件(FOD)、或矽控整流器(SCR)等。在第1圖的例示性配置中，第一ESD保護元件160包含具有耦合至VSS的接地閘極的汲極延伸NMOS(DENMOS) Q1。在此，參考第3圖提出DENMOS Q1的詳細描述。
第二ESD保護元件170耦合在PADR與VSS之間，並且經由Resd耦合至IOPAD 130。第二ESD保護元件170還配置以在ESD事件中保護內部電路140和/或驅動器電路143。在至少一個實施方式中，第二ESD保護元件170類似於第一ESD保護元件160配置，但是具有較小的尺寸和/或較低的ESD觸發電壓。具體地，為了為內部電路140和/或驅動器電路143提供足夠的ESD保護，第一ESD保護元件160在某些情況下具有大尺寸以吸收大的ESD電流和/或釋放高的ESD電壓。具有如此大的尺寸，第一ESD保護元件160可能會緩慢開啟。第二ESD保護元件170配置以臨時限制經由PADR施加到內部電路140的電壓，直到第一ESD保護元件160開啟。為此，第二ESD保護元件170配置以具有比第一ESD保護元件160更小的尺寸和更低的ESD觸發電壓。當發生ESD事件時，具有更低的ESD觸發電壓的第二ESD保護元件170將首先開啟，並限制在PADR處施加到內部電路140的電壓。具有較高ESD觸發電壓的第一ESD保護元件160隨後導電，以釋放如本文所述的高ESD電壓。在至少一個實施方式中，第一ESD保護元件160配置以在第二ESD保護元件170的熱擊穿之前開啟，第二ESD保護元件170的尺寸較小，不足以長時間維持高ESD電壓或ESD電流。第二ESD保護元件170的實施例包含但不限於具有寄生NPN BJT的突返元件、突返MOS元件、場氧化物元件(FOD)、或矽控整流器(SCR)等。
Resd是耦合在IOPAD 130與PADR之間的限流電阻，內部電路140和第二ESD保護元件170耦合在其中。Resd配置以限制經由PADR進入內部電路140的電流，並部分限制經由PADR施加到第二ESD保護元件170的ESD電壓，以降低第二ESD保護元件170在ESD事件中損壞的可能性。在至少一個實施方式中，第二ESD保護元件170和/或Resd被省略了。
觸發電流源元件180耦合在IOPAD 130與VSS之間。如本文所述，在一些實施方式中，第一ESD保護元件160具有大尺寸以維持和釋放高ESD電壓或電流。如此大的尺寸與高ESD觸發電壓有關。如本文所述，觸發電流源元件180配置以降低第一ESD保護元件160的ESD觸發電壓。
第2圖是根據一些實施方式的IC元件200的示意性方塊圖。
與IC元件100相比，IC元件200包含控制電路(Control CKT)241，並且IC元件200中的DENMOS Q1配置以同時用作第一ESD保護元件160和NMOS驅動器141。為此，DENMOS Q1的閘極不像IC元件100中那樣耦合至VSS，而是將DENMOS Q1的閘極耦合至控制電路241。在沒有ESD事件的情況下，在內部電路140的正常運作期間，DENMOS Q1配置以在控制電路241的控制下與PMOS驅動器142協同運作作為驅動器電路。當發生ESD事件時，DENMOS Q1配置以如有關於第1圖和第3圖所描述的那樣運作作為ESD保護元件。
第3圖是根據一些實施方式的IC元件300的示意性剖面圖。IC元件300對應於包含IC元件100或IC元件200的DENMOS Q1和觸發電流源元件180的部位。第3圖中的剖面圖還與IC元件300的示意性電圖結合。
IC元件300包含半導體基板310。在第3圖的例示性配置中，半導體基板310是P基板。P基板310在其中具有P井320。P井分接頭330形成在P井320上方並耦合至VSS。DENMOS Q1形成在P井320上方，並且包含汲極區域361、源極區域362和閘極區域363。汲極區域361和源極區域362是具有注入到P井320中的N摻雜物的N主動區域。汲極區域361耦合至IOPAD，並且源極區域362耦合至VSS。在一些實施方式中，根據鰭式場效電晶體(FinFET)互補金屬-氧化物-半導體(CMOS)技術，汲極區域361和源極區域362包含鰭片。在一些實施方式中，根據平面CMOS技術，汲極區域361和源極區域362沒有鰭片。汲極區域361是延伸的汲極區域，並且具有比源極區域362更大的尺寸。在至少一個實施方式中，矽化物層(未繪示)覆蓋汲極區域361的一部位，但不是全部。汲極區域361的部分矽化配置改善了DENMOS Q1對ESD事件的自我保護。在至少一個實施方式中，汲極區域361被完全矽化。閘極區域363排列在汲極區域361與源極區域362之間，並且包含像是金屬或多晶矽(在本文中也稱為“多晶矽”(poly))的導電材料。閘極區域363或者如有關於第1圖所描述的那樣耦接至VSS，或者如有關於第2圖所描述的那樣耦接至控制電路。觸發電流源元件180形成在P井320上方。如有關於第1圖至第2圖所描述的，觸發電流源元件180耦合至IOPAD，或如以下其他圖所描述的耦合至PADR，如以下其他圖所述。多個隔離區域STI形成在P井320上方，以將各種主動區域彼此隔離。
第3圖中的IC元件300的示意性電圖繪示了寄生電晶體BJT1和電阻器Rsub。寄生電晶體BJT1是藉由在P井320和P基板310中形成N汲極區域361和N源極區域362而形成的NPN BJT。DENMOS Q1的汲極區域361對應於寄生電晶體BJT1的集電極C1，DENMOS Q1的源極區域362對應於寄生電晶體BJT1的發射極E1，並且P井320和P基板310對應於寄生電晶體BJT1的基極B1。換句話說，集電極C1和發射極E1耦合在IOPAD與VSS之間。電阻器Rsub代表在基極B1與P井分接頭330之間的P基板310和/或P井320的基板電阻。電阻器Rsub兩端的電壓降對應於在寄生電晶體BJT1的基極B1與發射極E1之間的基極-發射極電壓Vbe。
在不存在ESD事件的情況下，寄生電晶體BJT1的基極-發射極電壓Vbe低於寄生電晶體BJT1的閾值電壓。例如，基極-發射極電壓Vbe為零。因此，寄生電晶體BJT1被關閉。如有關於第1圖所描述的，當DENMOS Q1的閘極區域363耦合至VSS時，DENMOS Q1也被關閉而不影響內部電路140的正常運作。如有關於第2圖所描述的，當DENMOS Q1的閘極區域363耦合至控制電路時，在內部電路140的正常運作期間，在控制電路的控制下將DENMOS Q1開啟或關閉以將IOPAD可控地拉至VSS。觸發電流源元件180配置以關閉，或保持在內部電路140的正常運作期間不導電。
在ESD事件中，將ESD電壓施加到IOPAD。IOPAD上的ESD電壓比閘極區域363的電壓高得多，產生了閘極引致汲極漏電流(GIDL)，使其從閘極區域363流向P井分接頭330。同時，在N汲極區域361與P井320之間的PN接面被反向偏置，直到發生突崩崩潰為止，從而導致從汲極區域361流向P井分接頭330的N+/P井反向洩漏(I反向)。觸發電流源元件180耦合至IOPAD以接收ESD電壓，或者耦合至PADR以接收由Resd限制的ESD電壓的一部分。在任一種情況下，觸發電流源元件180均配置以響應於施加到IOPAD的ESD電壓而變成導電，並通過第一ESD保護元件160將IOPAD上的ESD電壓放電至VSS。例如，觸發電流源元件180變成導電並將基板電流Isub注入到P基板310和/或P井320中。GIDL和藉由觸發電流源元件180注入的I反向洩漏和基板電流Isub全部包含正電荷電洞(hole+)，穿過P井320和/或P基板310流動的正電荷電洞被P井分接頭330收集。正電荷電洞的流動引起電阻器Rsub兩端的電壓降。此電壓降對應於基極-發射極電壓Vbe。IOPAD上的ESD電壓越高，基極-發射極電壓Vbe就越高。當基極-發射極電壓Vbe達到寄生電晶體BJT1的閾值電壓時，寄生電晶體BJT1將開啟並導致ESD電流從汲極區域361流向源極區域362。因此，IOPAD上的ESD電壓通過導電的寄生電晶體BJT1向VSS放電。基極-發射極電壓Vbe達到寄生電晶體BJT1的閾值電壓時的ESD電壓是DENMOS Q1或第一ESD保護元件160的ESD觸發電壓。
在沒有觸發電流源元件180的其他方法中，ESD事件中由GIDL和I反向洩漏產生正電荷電洞流，而沒有藉由基板電流Isub貢獻的正電荷電洞。因此，在相同的ESD電壓下，在其他方法中的基極-發射極電壓Vbe低於包含觸發電流源元件180的實施方式中的基極-發射極電壓Vbe。換句話說，包含觸發電流源元件180的實施方式允許基極-發射極電壓Vbe以較低的ESD電壓達到寄生電晶體BJT1的閾值電壓，因此，與其他方法相比，具有較低的ESD觸發電壓。在至少一個實施方式中，較低的ESD觸發電壓有利地避免了在其他方法中與較高的ESD觸發電壓相關的一個或多個問題，包含但不限於對要保護的電路的潛在損壞、不均勻的導電和ESD保護元件本身的早期故障。
第4A圖是類似於第3圖的視圖，並且根據一些實施方式繪示了IC元件400。與IC元件300相比，IC元件400包含與觸發電流源元件180相對應的觸發電流源元件480。
觸發電流源元件480包含一系列串聯的二極體D1、D2和D3。在第4A圖的例示性配置中，每個二極體D1、D2和D3是P二極體。例如，二極體D1包含了具有P主動區域的陽極481和具有N主動區域的陰極482。陽極481和陰極482形成在P井320中的N井483上方。二極體D2包含了具有P主動區域的陽極484和具有N主動區域的陰極485。陽極484和陰極485形成在P井320中的N井486上方。二極體D3包含了具有P主動區域的陽極487和具有N主動區域的陰極488。陽極487和陰極488形成在P井320中的N井489上方。
二極體D1、D2和D3串聯耦合成一系列，使得前一個二極體的陰極藉由導電圖案耦合至後一個二極體的陽極。例如，作為系列中的第一二極體的二極體D1的陰極482藉由導電圖案411耦合至作為系列中的二極體D1之後的二極體之二極體D2的陽極484。二極體D2的陰極485藉由導電圖案412耦合至二極體D3的陽極487，二極體D3的陽極487是在系列中的二極體D2之後的二極體，並且也是系列中的最後二極體。第一二極體D1的陽極481對應於系列的第一端，並耦合至IOPAD或PADR。最後二極體D3的陰極488對應於系列的第二端，並耦合至VSS。
第4A圖中的IC元件400的示意性電圖繪示了分別對應於二極體D1、D2和D3的寄生電晶體Qpnp1、Qpnp2和Qpnp3。寄生電晶體Qpnp1是藉由在P基板310上方的對應的N井483中形成陽極481的P主動區域而形成的PNP BJT。陽極481的P主動區域對應於寄生電晶體Qpnp1的發射極，N井483對應於寄生電晶體Qpnp1的基極，P基板310對應於寄生電晶體Qpnp1的集電極。寄生電晶體Qpnp2是藉由在P基板310上方的對應的N井486中形成陽極484的P主動區域而形成的PNP BJT。陽極484的P主動區域對應於寄生電晶體Qpnp2的發射極，N井486對應於寄生電晶體Qpnp2的基極，P基板310對應於寄生電晶體Qpnp2的集電極。寄生電晶體Qpnp3是藉由在P基板310上方的對應的N井489中形成陽極487的P主動區域而形成的PNP BJT。陽極487的P主動區域對應於寄生電晶體Qpnp3的發射極，N井489對應於寄生電晶體Qpnp3的基極，P基板310對應於寄生電晶體Qpnp3的集電極。
第4B圖是觸發電流源元件480的示意性電圖。
從第4B圖中可以看出，寄生電晶體Qpnp1、Qpnp2和Qpnp3以達靈頓組態彼此耦合。具體地，所有寄生電晶體Qpnp1、Qpnp2和Qpnp3的集電極共同耦合至與經由P井分接頭330接地到VSS的P基板310相對應的接地，寄生電晶體Qpnp1的基極耦合至寄生電晶體Qpnp2的發射極，寄生電晶體Qpnp2的基極耦合至寄生電晶體Qpnp3的發射極，並且寄生電晶體Qpnp3的基極接地。
在ESD事件中，ESD電壓經由IOPAD或PADR被施加到寄生電晶體Qpnp1的發射極。當施加到寄生電晶體Qpnp1的發射極的ESD電壓等於或大於所有二極體D1、D2和D3的導電電壓之和時，寄生電晶體Qpnp1、Qpnp2和Qpnp3將都開啟或變成導電。導電的寄生電晶體Qpnp3將集電極電流Ic3=β3*Ib注入到P基板310，其中Ib是基極電流，β3是寄生電晶體Qpnp3的係數。寄生電晶體Qpnp3的發射極電流為Ie3=(β3+1)*Ib，並且也是寄生電晶體Qpnp2的基極電流。導電的寄生電晶體Qpnp2將集電極電流Ic2=β2*Ie3注入到P基板310中，其中β2是寄生電晶體Qpnp3的係數。寄生電晶體Qpnp2的發射極電流為Ie2=(β2+1)*Ie3，並且也是寄生電晶體Qpnp1的基極電流。導電的寄生電晶體Qpnp1將集電極電流Ic1=β1*Ie2注入到P基板310中，其中β1是寄生電晶體Qpnp1的係數。寄生電晶體Qpnp1的發射極電流為Ie1=(β1+1)*Ie2。在至少一個實施方式中，β1、β2和β3相等。從以上等式以及在第4B圖中示意性說明可以看出，Ic1＞Ic2＞Ic3，即，達靈頓組態的每個PNP BJT或每個階段的集電極電流會被下一階段放大。所有集電極電流Ic1+Ic2+Ic3的總和是藉由觸發電流源元件480注入到P基板310中的基板電流，並且如有關於第3圖所描述的，對應於藉由觸發電流源元件180注入的基板電流Isub。因此，在包含達靈頓組態的一個或多個實施方式中，有可能產生足夠高的基板電流Isub，基板電流Isub又導致電阻器Rsub兩端的足夠的電壓降(基極-發射極電壓)Vbe，以在降低的ESD電壓下觸發寄生電晶體BJT1導電。換句話說，可以降低ESD觸發電壓。
所描述的三種二極體D1、D2和D3串聯耦合成一系列在觸發電流源元件480中以創建具有對應的三個階段的達靈頓組態之數目是一個實施例。在特定應用中，每個二極體D1、D2和D3具有0.7 V的導電電壓，而在內部電路140的正常運作期間，VDD處的額定電壓為1.2 V。如果兩個二極體串聯耦合成一系列對應於具有兩個階段的達靈頓組態，兩個二極體的系列具有1.4 V的導電電壓，這被認為太接近1.2 V的額定電壓，並且增加了在沒有ESD事件的正常運作期間將兩個二極體的系列錯誤導電的風險。將系列中的二極體數量增加到三個，可以將系列二極體的導電電壓提高到2.1 V，遠遠超過1.2 V的額定電壓，並顯著降低在正常運作期間將二極體錯誤導電的風險。然而，在具有不同的VDD額定電壓和/或二極體導電電壓的其他應用中，有可能在至少一個實施方式中藉由兩個二極體的系列以及具有兩個階段的對應的達靈頓組態來獲得降低的ESD觸發電壓，而仍然降低了正常運作期間兩個二極體的系列錯誤導電的風險。在一些實施方式中，將三個以上的二極體串聯耦合成一系列，以形成具有對應數量的三個以上的階段的達靈頓組態。隨著更多的二極體串聯耦合成一系列，相應的達靈頓組態會產生更高的基板電流，並且ESD觸發電壓會進一步降低。系列中二極體數量的增加也增加了二極體系列所佔用的晶片面積，並且是在晶片面積成本和降低ESD觸發電壓之間取得平衡之考慮。
其他方法試圖藉由增加額外的製造製程來降低ESD觸發電壓，像是額外注入或遮罩等。這樣的額外製造製成增加了製造成本和/或時間。此外，由於元件性能和/或操作調整以及製程變化/波動，額外的製造製程可能無效。相反地，至少一個實施方式有利地簡單地藉由具有用於形成IC元件的其他部件的相同製造製程形成一系列串聯耦合的二極體來降低ESD觸發電壓，而無需增加像是注入或遮罩的製造製程。在一些實施方式中，有可能實現一個或多個其他優點，包含但不限於在降低的ESD觸發電壓下與其他方法相當的IO探針洩漏、與現有CMOS製程相容的佈局樣式、規則和面積、製程變化/波動的容忍度以及對平面和FinFET CMOS技術的適用性/應用性。
第5圖是根據一些實施方式的IC元件500的示意性方塊圖。IC元件500對應於IC元件100，並且將觸發電流源元件480實現為IC元件100中的觸發電流源元件180。
第5圖分別繪示了DENMOS Q1、二極體D1、D2和D3的寄生電晶體BJT1、Qpnp1、Qpnp2和Qpnp3。第5圖進一步繪示了由觸發電流源元件480注入並在ESD事件中流過電阻器Rsub的基板電流Isub是寄生電晶體Qpnp1、Qpnp2和Qpnp3的集電極電流之和，如有關於第4B圖所描述。在一些實施方式中，IC元件500配置以運作和/或達成如有關於IC元件100、200、300和400中的一個或多個所描述的一個或多個優點。
第6圖是根據一些實施方式的IC元件600的示意性方塊圖。與IC元件500相比，IC元件600省略了第二ESD保護元件170，並且將觸發電流源元件480實現為第二ESD保護元件。
具體地，觸發電流源元件480耦合至PADR，而不是IOPAD。觸發電流源元件480具有等於所有二極體D1、D2和D3的導電電壓之和的閾值電壓。觸發電流源元件480的閾值電壓低於DENMOS Q1的ESD觸發電壓。如有關於第二ESD保護元件170所描述的，當發生ESD事件時，觸發電流源元件480在DENMOS Q1之前開啟，並且與Resd一起操作以限制PADR處的電壓。同時，如有關於第4A圖至第4B圖所描述的，導電的觸發電流源元件480將基板電流Isub注入到P基板310中，以觸發DENMOS Q1的導電。當DENMOS Q1最終導電時，ESD電壓通過導電的DENMOS Q1放電至VSS。在一些實施方式中，IC元件600達成了有關於IC元件100、200、300、400和500中的一個或多個所描述的一個或多個優點。
第7圖是根據一些實施方式的IC元件的IC佈局圖700的示意圖。在至少一個實施方式中，IC佈局圖700對應於IC元件400、IC元件500或IC元件600的佈局圖。
IC佈局圖700排列在與P基板310相對應的半導體基板(未繪示)上。IC佈局圖700包含在半導體基板上方的各種主動區域、閘極區域和排列在各個相應的井上方的導電圖案。主動區域含有在X方向(也稱為鰭片方向)上延伸的鰭片。閘極區域含有金屬或多晶矽，並在Y方向(也稱為多晶矽方向)上延伸。導電圖案包含導電材料(例如，金屬)，並且在X方向和Y方向上延伸以通過導電連通柱耦合各種主動區域。在IC佈局圖700中，藉由各自的電位來繪示導電圖案，而不是藉由排列有導電圖案的金屬層。例如，指示為連接到VSS的導電圖案具有VSS的電位，但不必排列在同一金屬層中。具有相同電位的導電圖案可以排列在不同的金屬層中。為了簡單起見，IC佈局圖700中省略了隔離區域STI。
IC佈局圖700包含在半導體基板上方的P井720。P井720對應於P井320。P井720包含第一部位721和第二部位722。P帶730配置以耦合至VSS，並且圍繞P井720的第一部位721和第二部位722延伸。在第7圖的例示性配置中，P帶730包含以圍繞P井720的第一部位721和第二部位722的封閉圖形配置(例如，矩形)排列的導電圖案731-734。P帶730在對應於P井分接頭330的下面的P主動區域(標記為“OD/鰭片”)上延伸並藉由連通柱耦合。
對應於DENMOS Q1的ESD保護元件排列在P井720的第一部位721上方。ESD保護元件包含多個第一導電圖案761和多個第二導電圖案762。第一導電圖案761第二導電圖案762在第一方向(例如，Y方向)上延伸，並且在與第一方向成橫向的第二方向(即，X方向)上交替排列。ESD保護元件還包含與閘極區域363相對應並且排列在相鄰的第一導電圖案761與第二導電圖案762之間的閘極區域763。導電圖案764在X方向上延伸，耦合至第一導電圖案761，並且配置以將第一導電圖案761耦合至IOPAD(第7圖中未繪示)。第二導電圖案762耦合至與VSS耦合的P帶730的導電圖案732。第一導電圖案761和第二導電圖案762延伸跨越N主動區域765。位於第一導電圖案761下方的主動區域765對應於汲極區域361，位於第二導電圖案762下方的主動區域765對應於源極區域362。
與觸發電流源元件480相對應的觸發電流源元件被排列在P井720的第二部位722上方。觸發電流源元件包含三個串聯耦合的P二極體，其對應於藉由如第7圖所示的導電圖案711、712耦合的寄生電晶體Qpnp1、Qpnp2和Qpnp3的達靈頓組態。導電圖案711、712分別對應於導電圖案411、412。導電圖案711、712延伸跨越在P井720的第二部位722中的P主動區域。第7圖中的箭頭path_a指示通過串聯耦合的三個二極體系列的電流路徑。第7圖中的箭頭path_b指示如有關於第3圖所描述的ESD電流路徑。在一些實施方式中，與IC佈局圖700相對應的IC元件配置以運作和/或達成如有關於IC元件100、200、300、400、500和600的一個或多個所描述的一個或多個優點。
第8圖是根據一些實施方式的IC元件800的示意性方塊圖。與IC元件500相比，IC元件800還包含第二觸發電流源元件880，其耦合在VDD與IOPAD之間以降低在PD模式下的ESD觸發電壓。
第二觸發電流源元件880包含一系列串聯耦合的二極體D4、D5和D6。在第8圖的例示性配置中，每個二極體D4、D5和D6是P二極體。二極體D4、D5和D6分別包含寄生PNP BJT Qpnp4、Qpnp5和Qpnp6。寄生PNP BJT Qpnp4、Qpnp5和Qpnp6以達靈頓組態耦合，並且與寄生電晶體Qpnp1、Qpnp2和Qpnp3類似地操作。例如，當在PD模式下發生ESD事件(VDD接地並且VSS懸空)時，在達靈頓組態中的寄生PNP BJT Qpnp4、Qpnp5和Qpnp6變成導電並將相應的集電極電流注入到P基板310中。如第8圖所說明的，這些集電極電流的總和是由第二觸發電流源元件880注入到P基板310中的基板電流Isub。基板電流Isub跨越電阻器Rsub流動，增加DENMOS Q1的基極-發射極電壓Vbe，導致DENMOS Q1導電，如本文所述，並且因此以類似於寄生電晶體Qpnp1、Qpnp2和Qpnp3的達靈頓組態如何減小ESD觸發電壓的方式在PD模式下降低了ESD觸發電壓。如本文所述，當DENMOS Q1導電時，IOPAD上的ESD電壓通過DENMOS Q1、VSS和電源箝位器150放電至VDD。在一些實施方式中，除了在PD模式下達成降低的ESD觸發電壓之外，尤其是對於人體模型(HBM)和/或充電元件模型(CDM)，IC元件800還配置以運作和/或達成如有關於IC元件100、200、300、400、500和600的一個或多個所描述的一個或多個優點。
第9圖是根據一些實施方式的IC元件900的示意性方塊圖。與IC元件800相比，IC元件900省略了第二ESD保護元件170，並且將觸發電流源元件480和第二觸發電流源元件880實現為第二ESD保護元件。
具體地，觸發電流源元件480和第二觸發電流源元件880耦合至PADR，而不是IOPAD。當在PS模式下發生ESD事件(VSS接地)時，IC元件900的運作方式類似於IC元件600。當在PD模式下發生ESD事件(VDD接地)時，第二觸發電流源元件880在DENMOS Q1之前開啟，並與Resd一起工作以限制PADR上的電壓。同時，如有關於第8圖所描述的，導電的觸發電流源元件880將基板電流Isub注入到P基板310中，以觸發DENMOS Q1的導電。當DENMOS Q1最終導電時，ESD電壓通過導電的DENMOS Q1、VSS和電源箝位器150放電至VDD。在一些實施方式中，IC元件900配置以運作和/或達成如有關於IC元件100、200、300、400、500、600、800中的一個或多個所描述的一個或多個優點。
第10圖是根據一些實施方式的IC元件的IC佈局圖1000的示意圖。在至少一個實施方式中，IC佈局圖1000對應於IC元件800或IC元件900的佈局圖。
與IC佈局圖700相比，IC佈局圖1000在P井720的第二部位722中還包含對應於第二觸發電流源元件880的第二觸發電流源元件。如第10圖所指，第二觸發電流源元件包含三個串聯耦合的P二極體，其對應於藉由導電圖案1011、1012耦合的寄生PNP BJT Qpnp4、Qpnp5和Qpnp6的達靈頓組態。導電圖案1011、1012延伸跨越在P井720的第二部位722中的P主動區域。在一些實施方式中，與IC佈局圖1000相對應的IC元件配置以運作和/或達成如有關於IC元件100、200、300、400、500、600、800和900的一個或多個所描述的一個或多個優點。
第11圖是類似於第4A圖的視圖，並且繪示了根據一些實施方式的IC元件1100。與IC元件400相比，IC元件1100包含作為第一ESD保護元件160的場氧化物元件(FOD)Q11，而不是DENMOS Q1。
FOD Q11形成在P井320上方，並且包含汲極區域1161和源極區域1162。汲極區域1161和源極區域1162是具有注入到P井320中的N摻雜物的N主動區域。汲極區域1161耦合至IOPAD，並且源極區域1162耦合至VSS。
第11圖中的IC元件1100的示意性電圖繪示了寄生電晶體BJT11和電阻器Rsub。寄生電晶體BJT11是藉由在P井320和P基板1110中形成N汲極區域1161和N源極區域1162而形成的NPN BJT。FOD Q11的汲極區域1161對應於寄生電晶體BJT11的集電極C11，FOD Q11的源極區域1162對應於寄生電晶體BJT11的發射極E11，並且P井320和P基板1110對應於寄生電晶體BJT11的基極B11。換句話說，集電極C11和發射極E11耦合在IOPAD與VSS之間。電阻器Rsub代表在基極B11與P井分接頭330之間的P基板310和/或P井320的基板電阻。電阻器Rsub兩端的電壓降對應於在寄生電晶體BJT11的基極B11與發射極E11之間的基極-發射極電壓Vbe。
在不存在ESD事件的情況下，寄生電晶體BJT11的基極-發射極電壓Vbe低於寄生電晶體BJT11的閾值電壓。例如，基極-發射極電壓Vbe為零。因此，寄生電晶體BJT11被關閉。
在ESD事件中，將ESD電壓施加到IOPAD。IOPAD上的ESD電壓使N汲極區域1161與P井320之間的PN接面反向偏置，直到發生突崩崩潰為止，從而導致從汲極區域1161流向P井分接頭330的N+/P井反向洩漏(I反向)。如有關於第4A圖至第4B圖所描述的，觸發電流源元件480注入基板電流Isub，以增加基極-發射極電壓Vbe，觸發寄生電晶體BJT11導電，並透過在較低的ESD觸發電壓的ESD電流將ESD電壓從IOPAD放電至VSS。在一些實施方式中，IC元件1100配置以運作和/或達成如有關於IC元件100、200、300和400中的一個或多個所描述的一個或多個優點。
第12圖是根據一些實施方式的IC元件1200的示意性方塊圖。與IC元件500相比，IC元件1200包含FOD Q11而不是DENMOS Q1。在IC元件600、800、900中用FOD Q11代替DENMOS Q1的其他實施方式在本揭露的範圍內。所描述的用FOD Q11代替DENMOS Q1的IC元件配置以運作和/或達成有關於IC元件500、600、800和900的一個或多個所描述的一個或多個優點。
第13圖是根據一些實施方式的IC元件的IC佈局圖1300的示意圖。在至少一個實施方式中，IC佈局圖1300對應於IC元件1100或IC元件1200的佈局圖。
與IC佈局圖700相比，IC佈局圖1300在P井720的第二部位722上包含相同的觸發電流源元件。然而，在P井720的第一部位721中，IC佈局圖1300與IC佈局圖700不同。具體地，對應於FOD Q11的ESD保護元件排列在P井720的第一部位721上方。ESD保護元件包含多個第一導電圖案1361和多個第二導電圖案1362。第一導電圖案1361和第二導電圖案1362在第一方向(例如，X方向)上延伸，並且在與第一方向成橫向的第二方向(即，Y方向)上交替排列。導電圖案1364、1366在Y方向上延伸，耦合至第一導電圖案1361的相反端，並且配置以將第一導電圖案1361耦合至IOPAD(第13圖中未繪示)。第二導電圖案1362耦合至與VSS耦合的P帶730。第一導電圖案1361和第二導電圖案1362延伸跨越N主動區域。在第一導電圖案1361下方的主動區域對應於汲極區域1161，在第二導電圖案1362下方的主動區域對應於源極區域1162。第13圖中的箭頭path_c指示如有關於第11圖所描述的ESD電流路徑。在一些實施方式中，與IC佈局圖1300相對應的IC元件配置以運作和/或達成如有關於IC元件100、200、300、400、500、600、1100和1200中的一個或多個所描述的一個或多個優點。
在用兩個觸發電流源元件480、880將FOD Q11代替IC元件800、900中的DENMOS Q1的一些實施方式中，獲得的IC元件具有對應的IC佈局圖，此IC佈局圖是第13圖中的第一部位721中的佈局圖和第10圖中的第二部位722的佈局圖的結合。
第14圖是類似於第4A圖的視圖，並且繪示了根據一些實施方式的IC元件1400。與IC元件400相比，IC元件1400包含作為第一ESD保護元件160的SCR，而非DENMOS Q1。
SCR形成在P井320上方，並且包含陽極1461和陰極1462。陽極1461包含具有注入在P井320上方的N井1467中的P摻雜劑的P主動區域。陰極1462包含具有注入在P井320中的N摻雜劑的N主動區域。陽極1461耦合至IOPAD，而陰極1462耦合至VSS。
第14圖中的IC元件1400的示意性電圖繪示了寄生電晶體BJT14、BJT15和電阻器Rsub。寄生電晶體BJT14是NPN BJT，寄生電晶體BJT15是藉由在P井320中形成N陰極1462和在N井1467中形成P陽極1461而形成的PNP BJT。N井1467對應於寄生電晶體BJT14的集電極C14。陰極1462對應於寄生電晶體BJT14的發射極E14，並且P井320和P基板310對應於寄生電晶體BJT14的基極B14。換句話說，集電極C14和發射極E14耦合在IOPAD與VSS之間。 P井320和P基板310對應於寄生電晶體BJT15的集電極C15，陽極1461對應於寄生電晶體BJT15的發射極E15，並且N井1467對應於寄生電晶體BJT15的基極B15。在至少一個實施方式中，N井1467是浮置的或耦合至其他節點。電阻器Rsub代表在基極B14與P井分接頭330之間的P基板310和/或P井320的基板電阻。電阻器Rsub兩端的電壓降對應於在寄生電晶體BJT14的基極B14與發射極E14之間的基極-發射極電壓Vbe。
在不存在ESD事件的情況下，寄生電晶體BJT14的基極-發射極電壓Vbe低於寄生電晶體BJT14的閾值電壓。例如，基極-發射極電壓Vbe為零。因此，寄生電晶體BJT14被關閉。寄生電晶體BJT15也被關閉。SCR不導電，並且不影響內部電路140的正常運作。
在ESD事件中，ESD電壓施加到IOPAD，並使在N井1467與P井320之間的PN接面1468被反向偏置，直到發生突崩崩潰為止，從而導致流向P井分接頭330的反向洩漏(未繪示)。如有關於第4A圖至第4B圖所描述的，觸發電流源元件480注入基板電流Isub以增加基極-發射極電壓Vbe並觸發寄生電晶體BJT14導電。寄生電晶體BJT14的導電導致寄生電晶體BJT15的導電，並使ESD電壓通過陽極1461、導電的寄生電晶體BJT15、寄生電晶體BJT14和陰極1462從IOPAD放電至VSS。在一些實施方式中，IC元件1400配置以運作和/或達成如有關於IC元件100、200、300和400中的一個或多個所描述的一個或多個優點。
第15圖是根據一些實施方式的IC元件1500的示意性方塊圖。與IC元件500相比，IC元件1500包含SCR而不是DENMOS Q1。第15圖中的SCR的示意圖中的浮置節點1567對應於浮置N井1467。SCR代替IC元件600、800和900中的DENMOS Q1的其他實施方式在本揭露的範圍內。所描述的用SCR代替DENMOS Q1的IC元件配置以運作和/或達成有關於IC元件500、600、800和900的一個或多個所描述的一個或多個優點。
第16圖是根據一些實施方式的IC元件的IC佈局圖1600的示意圖。在至少一個實施方式中，IC佈局圖1600對應於IC元件1400或IC元件1500的佈局圖。
與IC佈局圖700相比，IC佈局圖1600在P井720的第二部位722上方包含相同的觸發電流源元件。然而，在P井720的第一部位721中，IC佈局圖1600與IC佈局圖700不同。具體地，與SCR相對應的ESD保護元件排列在P井720的第一部位721上方。ESD保護元件包含多個第一導電圖案1661和多個第二導電圖案1662。第一導電圖案1661和第二導電圖案1662在第一方向(例如，X方向)上延伸，並且在與第一方向成橫向的第二方向(即，Y方向)上交替排列。導電圖案1664、1666在Y方向上延伸，耦合至第一導電圖案1661的相反端，並且配置以將第一導電圖案1661耦合至IOPAD(第16圖中未繪示)。第二導電圖案1662耦合至與VSS耦合的P帶730。第一導電圖案1661延伸跨越對應於陽極1461並且形成在N井1667上方的P主動區域。N井1667對應於N井1467。第二導電圖案1662延伸跨越對應於陰極1462的N主動區域。第16圖中的箭頭path_d指示SCR中從陽極到陰極的ESD電流路徑。在一些實施方式中，與IC佈局圖1600相對應的IC元件配置以運作和/或達成如有關於IC元件100、200、300、400、500、600、800和900中的一個或多個所描述的一個或多個優點。
在用兩個觸發電流源元件480、880將SCR代替IC元件800、900中的DENMOS Q1的一些實施方式中，獲得的IC元件具有對應的IC佈局圖，此IC佈局圖是第16圖中的第一部位721中的佈局圖和第10圖中的第二部位722中的佈局圖的結合。
第17圖是根據一些實施方式的用於IC元件的ESD保護的方法1700的流程圖。在至少一個實施方式中，在IC元件100、200、300、400、500、600、800、900、1100、1200、1400和1500中的至少一個中執行方法1700。
在操作1705中，響應於施加到IO墊的ESD電壓，導致形成在P基板的P井上方並直接或通過限流電阻耦合至IO墊的觸發電流源元件變成導電。例如，如有關於第3圖、第4A圖和第4B圖所描述的，藉由使用在觸發電流源元件480中的寄生BJT的達靈頓組態，使觸發電流源元件480導電，並且響應於施加到IOPAD的ESD電壓，將電洞的基板電流Isub注入到P基板310中。
在操作1715中，響應於變成導電的觸發電流源元件，IO墊上的ESD電壓通過ESD保護元件放電至接地電壓端。ESD保護元件形成在P井上方，並具有一個耦合至IO墊的集電極的寄生NPN BJT。例如，如有關於第3圖所描述的，由於耦合至P井分接頭330的接地電壓端VSS的低電壓等級，藉由導電觸發電流源元件480注入到P基板310中的電洞的基板電流Isub流向在P基板310中的P井320中的P井分接頭330。在P井320和/或P基板310中流動的電洞電流增加了跨越基板電阻(電阻器)Rsub的電壓降，即，增加在P井320上方形成的ESD保護元件或DENMOS Q1的寄生NPN BJT1的基極-發射極電壓Vbe。響應於等於或高於閾值電壓的基極-發射極電壓，寄生NPN BJT被開啟以通過導電的寄生BJT將IO墊上的ESD電壓放電至接地電壓端。例如，如有關於第3圖所描述的，當基極-發射極電壓Vbe等於或高於BJT1的閾值電壓時，BJT1被開啟以通過導電的BJT1將IOPAD上的ESD電壓放電到VSS。在至少一個實施方式中，當ESD事件發生時，因為基板電流Isub藉由觸發電流源元件180注入到P基板310中，所以基極-發射極電壓Vbe更快地朝向BJT1的閾值電壓上升，BJT1更快地開啟，並且在較低的ESD觸發電壓下，IOPAD上的ESD電壓放電更快。
所描述的方法包含例示性操作，但是不一定要求以所示順序執行它們。根據本揭露的實施方式的精神和範圍，可以適當地添加、替換、改變順序和/或消除操作。結合不同特徵和/或不同實施方式的實施方式在本揭露的範圍內，並且本領域具有通常知識者在審閱本揭露後，將成為顯而易見的。
在一些實施方式中，一種積體電路(IC)元件包含：第一電源供應電壓端，配置以接收第一電源供應電壓；輸入/輸出墊；第一靜電放電保護元件，耦接於第一電源供應電壓端與輸入/輸出墊之間；第一觸發電流源元件，耦接於第一電源供應電壓端與輸入/輸出墊之間；以及半導體基板，第一靜電放電保護元件以及第一觸發電流源元件至少形成於半導體基板上方。第一靜電放電保護元件包含於半導體基板上之寄生雙極性接面電晶體。寄生雙極性接面電晶體具有：耦接於輸入/輸出墊與第一電源供應電壓端之間的集電極以及發射極，以及經由基板電阻耦接至井分接頭的基極，井分接頭耦接至第一電源供應電壓端。第一觸發電流源元件配置以響應於施加至輸入/輸出墊之靜電放電電壓而導電，並通過第一靜電放電保護元件將輸入/輸出墊上之靜電放電電壓放電至第一電源供應電壓端。
在一些實施方式中，一種積體電路(IC)元件包含：P基板，具有P井；靜電放電(ESD)保護元件，於P井之第一部位上方。靜電放電保護元件包含：多個第一導電圖案，於第一方向上延伸並配置以耦接至輸入/輸出墊；多個第二導電圖案，於第一方向上延伸並配置以耦接至第一電源供應電壓端。此些第一導電圖案以及此些第二導電圖案於橫向於第一方向之第二方向上交替排列；多個P二極體，於P井之第二部位上方。此些P二極體中之每一P二極體位於P井之第二部位中相應之N井上方，並且包含寄生PNP雙極性接面電晶體於P基板上方。此些P二極體包含具有以達靈頓組態彼此耦接之對應之寄生PNP雙極性接面電晶體之依序耦接之第一系列P二極體。第一系列P二極體中之第一P二極體之寄生PNP雙極性接面電晶體之發射極配置以耦接至輸入/輸出墊，或經由限流電阻耦接至輸入/輸出墊之中間節點。於第一系列P二極體中之最後P二極體之寄生PNP雙極性接面電晶體之集電極配置以耦接至第一電源供應電壓端。於P井上方之P帶包含圍繞P井之第一部位以及第二部位延伸並且配置以耦接至第一電源供應電壓端之多個第三導電圖案。
在一些實施方式中，一種在靜電放電(ESD)事件中將電路耦合至輸出/輸入(IO)墊的保護方法包含：響應於施加至輸入/輸出墊之靜電放電電壓，導致形成於電路之P基板之P井上方並直接或經由限流電阻耦接至輸入/輸出墊之觸發電流源元件變成導電。於P井上方之P井分接頭耦接至接地電壓端。形成於P井上方之靜電放電保護元件具有寄生NPN雙極性接面電晶體，並且寄生NPN雙極性接面電晶體之集電極耦接至輸入/輸出墊。響應於變成導電之觸發電流源元件，通過靜電放電保護元件將輸入/輸出墊上之靜電放電電壓放電至接地電壓端。
前述內容概述了幾個實施方式的特徵，使得本領域具有通常知識者可以更好地理解本揭露的各態樣。本領域具有通常知識者應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域具有通常知識者還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在本文中進行各種改變、替換和變更。
100,200,300,400,500,600,800,900,1100,1200,1400,1500:IC元件 110:第一電源供應電壓端 120:第二電源供應電壓端 130:IOPAD 140:內部電路 141:NMOS驅動器 142:PMOS驅動器 143:驅動器電路 150:電源箝位器 160:第一ESD保護元件 170:第二ESD保護元件 180,480:觸發電流源元件 241:控制電路 310:半導體基板 320,720:P井 330:P井分接頭 361,1161:汲極區域 362,1162:源極區域 363,763:閘極區域 411,412,711,712,731,732,733,734,764,1011,1012,1364,1366,1664,1666:導電圖案 481,484,487,1461:陽極 482,485,488,1462:陰極 483,486,489,1467,1667:N井 700,1000,1300,1600:IC佈局圖 721:第一部位 722:第二部位 730:P帶 761,1361,1661:第一導電圖案 762,1362,1662:第二導電圖案 765:N主動區域 880:第二觸發電流源元件 1468:PN接面 1567:浮置節點 1700:方法 1705,1715:操作 B1,B11,B14,B15:基極 BJT1,BJT11,BJT14,BJT15,Qpnp1,Qpnp2,Qpnp3:寄生電晶體 C1,C11,C14,C15:集電極 D1,D2,D3,D4,D5,D6:二極體 E1,E11,E14,E15:發射極 Isub:基板電流 path_a,path_b,path_c,path_d:箭頭 Q1:DENMOS Q11:FOD Qpnp4,Qpnp5,Qpnp6:寄生PNP BJT Rsub:電阻器 STI:隔離區域 Vbe:基極-發射極電壓
當結合附圖閱讀時，得以自以下詳細描述最佳地理解本揭露。需強調的是，根據本領域之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚起見，可任意地增大或減少各種特徵之尺寸。 第1圖是根據一些實施方式的IC元件的示意性方塊圖。 第2圖是根據一些實施方式的IC元件的示意性方塊圖。 第3圖是根據一些實施方式的結合IC元件的示意性電圖的示意性剖面圖。 第4A圖是根據一些實施方式的結合IC元件的示意性電圖的示意性剖面圖。 第4B圖是根據一些實施方式的觸發電流源元件的示意性電圖。 第5圖是根據一些實施方式的IC元件的示意性方塊圖。 第6圖是根據一些實施方式的IC元件的示意性方塊圖。 第7圖是根據一些實施方式的IC元件的IC佈局圖的示意圖。 第8圖是根據一些實施方式的IC元件的示意性方塊圖。 第9圖是根據一些實施方式的IC元件的示意性方塊圖。 第10圖是根據一些實施方式的IC元件的IC佈局圖的示意圖。 第11圖是根據一些實施方式的結合IC元件的示意性電路圖的示意性剖面圖。 第12圖是根據一些實施方式的IC元件的示意性方塊圖。 第13圖是根據一些實施方式的IC元件的IC佈局圖的示意圖。 第14圖是根據一些實施方式的結合IC元件的示意性電圖的示意性剖面圖。 第15圖是根據一些實施方式的IC元件的示意性方塊圖。 第16圖是根據一些實施方式的IC元件的IC佈局圖的示意圖。 第17圖是根據一些實施方式的產生IC佈局圖的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:IC元件
110:第一電源供應電壓端
120:第二電源供應電壓端
130:IOPAD
140:內部電路
141:NMOS驅動器
142:PMOS驅動器
143:驅動器電路
150:電源箝位器
160:第一ESD保護元件
170:第二ESD保護元件
180:觸發電流源元件
Q1:DENMOS

Claims (20)

  1. 一種積體電路元件，包含： 一第一電源供應電壓端，配置以接收一第一電源供應電壓； 一輸入/輸出墊； 一第一靜電放電保護元件，耦接於該第一電源供應電壓端與該輸入/輸出墊之間； 一第一觸發電流源元件，耦接於該第一電源供應電壓端與該輸入/輸出墊之間；以及 一半導體基板，該第一靜電放電保護元件以及該第一觸發電流源元件至少形成於該半導體基板上方， 其中 該第一靜電放電保護元件包含於該半導體基板上之一寄生雙極性接面電晶體，該寄生雙極性接面電晶體具有： 一集電極以及一發射極耦接於該輸入/輸出墊與該第一電源供應電壓端之間，以及 一基極，經由一基板電阻耦接至一井分接頭，該井分接頭耦接至該第一電源供應電壓端，以及 該第一觸發電流源元件配置以響應於施加至該輸入/輸出墊之一靜電放電電壓而導電，並通過該第一靜電放電保護元件將該輸入/輸出墊上之該靜電放電電壓放電至該第一電源供應電壓端。
  2. 如請求項1所述之積體電路元件，進一步包含： 一限流電阻，耦接於該輸入/輸出墊與一中間節點之間；以及 一第二靜電放電保護元件，耦接於該中間節點與該第一電源供應電壓端之間， 其中該第二靜電放電保護元件具有比該第一靜電放電保護元件更低之一靜電放電觸發電壓。
  3. 如請求項1所述之積體電路元件，進一步包含： 一限流電阻，耦接於該輸入/輸出墊與該中間節點之間， 其中該第一觸發電流源元件經由該中間節點以及該限流電阻耦接至該輸入/輸出墊，並配置為具有比該第一靜電放電保護元件更低之一靜電放電觸發電壓之一第二靜電放電保護元件。
  4. 如請求項1所述之積體電路元件，進一步包含： 一第二電源供應電壓端，配置以接收一第二電源供應電壓； 一電源箝位器，耦接於該第一電源供應電壓端與該第二電源供應電壓端之間；以及 一第二觸發電流源元件，耦接於該第二電源供應電壓端與該輸入/輸出墊之間， 其中該第二觸發電流源元件形成於該半導體基板上方，並且被配置以響應於施加至該輸入/輸出墊之該靜電放電電壓而導電，並依序通過該第一靜電放電保護元件、該第一電源供應電壓端以及該電源箝位器將該輸入/輸出墊上之該靜電放電電壓依序放電至該第二電源供應電壓端。
  5. 如請求項4所述之積體電路元件，進一步包含： 一限流電阻，耦接於該輸入/輸出墊與一中間節點之間；以及 一第二靜電放電保護元件，耦接於該中間節點與該第一電源供應電壓端之間， 其中該第二靜電放電保護元件具有比該第一靜電放電保護元件更低之一靜電放電觸發電壓。
  6. 如請求項4所述之積體電路元件，進一步包含： 一限流電阻，耦接於該輸入/輸出墊以及一中間節點之間， 其中該第一觸發電流源元件以及該第二觸發電流源元件經由該中間節點以及該限流電阻耦接至該輸入/輸出墊，並且配置為具有比該第一靜電放電保護元件更低之一靜電放電觸發電壓之一第二靜電放電保護元件。
  7. 如請求項1所述之積體電路元件，其中： 該第一觸發電流源元件包含依序彼此耦接之一二極體系列， 該二極體系列中之每一二極體包含於該半導體基板上方之一寄生雙極性接面電晶體， 該二極體系列之該些寄生雙極性接面電晶體以一達靈頓組態彼此耦接， 該二極體系列之一第一端耦接 至該輸入/輸出墊，或 至經由一限流電阻耦接至該輸入/輸出墊之一中間節點，以及 該二極體系列之一第二端耦接至該第一電源供應電壓端。
  8. 如請求項7所述之積體電路元件，其中： 該二極體系列包含至少三二極體。
  9. 如請求項7所述之積體電路元件，其中： 該半導體基板包含一P基板， 該二極體系列包含P二極體，以及 該P二極體之該些寄生雙極性接面電晶體包含PNP雙極性接面電晶體。
  10. 如請求項9所述之積體電路元件，其中： 該第一靜電放電保護元件包含於該P基板之一P井上方具有一源極區域、一閘極區域以及一汲極區域之一汲極延伸n通道金屬氧化物半導體電晶體， 該井分接頭包含位於該P井上方之一P井分接頭， 該汲極延伸n通道金屬氧化物半導體電晶體之該源極區域對應於該第一靜電放電保護元件之該寄生雙極性接面電晶體之該發射極，並耦接至該第一電源供應電壓端，以及 該汲極延伸n通道金屬氧化物半導體電晶體之該汲極區域對應於該第一靜電放電保護元件之該寄生雙極性接面電晶體之該集電極，並耦合至該輸入/輸出墊。
  11. 如請求項10所述之積體電路元件，其中： 該汲極延伸n通道金屬氧化物半導體電晶體之該閘極區域耦接至該第一電源供應電壓端。
  12. 如請求項10所述之積體電路元件，其中： 該汲極延伸n通道金屬氧化物半導體電晶體之該閘極區域耦接至一控制電路，並且 該汲極延伸n通道金屬氧化物半導體電晶體配置以於該輸入/輸出墊上不存在該靜電放電電壓之情況下，於該控制電路之控制下與作為一驅動電路之一p通道金屬氧化物半導體電晶體協同運作。
  13. 如請求項9所述之積體電路元件，其中： 該第一靜電放電保護元件包含於該P基板之一P井上方具有一第一N主動區域以及一第二N主動區域之一場氧化物元件， 該井分接頭包含位於該P井上方之一P井分接頭， 該場氧化物元件之該第一N主動區域對應於該第一靜電放電保護元件之該寄生雙極性接面電晶體之該發射極，並耦接至該第一電源供應電壓端，以及 該場氧化物元件之該第二N主動區域對應於該第一靜電放電保護元件之該寄生雙極性接面電晶體之該集電極，並耦合至該輸入/輸出墊。
  14. 如請求項9所述之積體電路元件，其中： 該第一靜電放電保護元件包含一矽控整流器，該矽控整流器具有： 一陽極，包含一P主動區域於該P基板之一N井上方，以及 一陰極，包含一N主動區域於該P基板之一P井上方， 該井分接頭包含位於該P井上方之一P井分接頭， 該矽控整流器之該陽極之該P主動區域耦接至該輸入/輸出墊， 該矽控整流器之該陰極之該N主動區域對應於該第一靜電放電保護元件之該寄生雙極性接面電晶體之該發射極，並耦接至該第一電源供應電壓端， 該N井對應於該第一靜電放電保護元件之該寄生雙極性接面電晶體之該集電極。
  15. 一種積體電路元件，包含： 一P基板，具有一P井； 一靜電放電保護元件，於該P井之一第一部位上方，該靜電放電保護元件包含： 複數個第一導電圖案，於一第一方向上延伸並配置以耦接至一輸入/輸出墊， 複數個第二導電圖案，於該第一方向上延伸並配置以耦接至一第一電源供應電壓端，以及 其中該些第一導電圖案以及該些第二導電圖案於橫向於該第一方向之一第二方向上交替排列； 複數個P二極體，於該P井之一第二部位上方，其中 該些P二極體中之每一P二極體位於該P井之該第二部位中相應之一N井上方，並且包含一寄生PNP雙極性接面電晶體於該P基板上方， 該些P二極體包含具有以一達靈頓組態彼此耦接之對應之該寄生PNP雙極性接面電晶體之依序耦接之一第一系列P二極體， 該第一系列P二極體中之一第一P二極體之該寄生PNP雙極性接面電晶體之一發射極配置以耦接 至該輸入/輸出墊，或 至經由一限流電阻耦接至該輸入/輸出墊之一中間節點，以及 於該第一系列P二極體中之一最後P二極體之該寄生PNP雙極性接面電晶體之一集電極配置以耦接至該第一電源供應電壓端；以及 於該P井上方之一P帶，其中該P帶包含圍繞該P井之該第一部位以及該第二部位延伸並且配置以耦接至該第一電源供應電壓端之複數個第三導電圖案。
  16. 如請求項15所述之積體電路元件，其中： 該些P二極體進一步包含具有在該達靈頓組態中彼此耦接之該對應之該寄生PNP雙極性接面電晶體之依序耦接之一第二系列P二極體， 於該第二系列P二極體中之一第一P二極體之該寄生PNP雙極性接面電晶體之一發射極配置以耦接 至該輸入/輸出墊，或 至該中間節點，以及 於該第二系列P二極體中之一最後P二極體之該寄生PNP雙極性接面電晶體之一集電極配置以耦接至一第二電源供應電壓端。
  17. 如請求項15所述之積體電路元件，其中： 該第一靜電放電保護元件包含一汲極延伸n通道金屬氧化物半導體電晶體，該汲極延伸n通道金屬氧化物半導體電晶體具有： 一汲極區域，對應於該些第一導電圖案，以及 一源極區域，對應於該些第二導電圖案， 該些第一導電圖案以及該些第二導電圖案跨越於該P井之該第一部位中之複數個N主動區域延伸，並且 該些N個主動區域於該第二方向上延伸。
  18. 如請求項15所述之積體電路元件，其中： 該第一靜電放電保護元件包含具有複數個N主動區域於該P井之該第一部位中之一場氧化物元件，以及 每一該些N主動區域沿著該第一方向延伸並且對應於： 於該些第一導電圖案之中之一第一導電圖案，或 於該些第二導電圖案之中之一第二導電圖案。
  19. 如請求項15所述之積體電路元件，其中： 該第一靜電放電保護元件包含一矽控整流器，該矽控整流器具有： 一陽極，包含複數個P主動區域於該P井之該第一部位中之複數個N井上方，以及 一陰極，包含複數個N主動區域於該P井之該第一部位上方， 該些P主動區域對應於該些第一導電圖案， 該些N主動區域對應於該些第二導電圖案，並且 該些N井、該些P主動區域以及該些N主動區域於該第一方向上延伸。
  20. 一種在靜電放電事件中將電路耦合至輸出/輸入墊的保護方法，該方法包含： 響應於施加至該輸入/輸出墊之一靜電放電電壓，導致形成於該電路之一P基板之一P井上方並直接或經由一限流電阻耦接至該輸入/輸出墊之一觸發電流源元件變成導電，其中 於該P井上方之一P井分接頭耦接至一接地電壓端，以及 形成於該P井上方之一靜電放電保護元件具有一寄生NPN雙極性接面電晶體，該寄生NPN雙極性接面電晶體之一集電極耦接至該輸入/輸出墊，以及 響應於變成導電之該觸發電流源元件，通過該靜電放電保護元件將該輸入/輸出墊上之該靜電放電電壓放電至該接地電壓端。
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