KR100612948B1 - 낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터 - Google Patents

낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터 Download PDF

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Abstract

본 발명은 반도체 소자의 정전기 보호회로에 사용되는 게이트 접지 트랜지스터에 관한 것으로, 특히 게이트 접지 트랜지스터의 소스영역과 드레인영역을 비대칭으로 형성하여 정전기 보호회로가 더욱 낮은 전압에서 활성화될 수 있도록 한 발명이다. 이를 위한 본 발명은 정전기 보호회로에 사용되는 게이트 접지 엔모스 트랜지스터에 있어서, p형 기판; 상기 기판 상부에 형성되며 후속 소스영역과 접속되어 접지단에 연결된 게이트 전극; 상기 게이트 전극의 일측면의 기판 내에 형성되고 입출력 패드에 연결되어 있으며, 고농도의 n형 이온주입영역으로 이루어진 드레인 영역; 및 상기 게이트 전극의 타측면의 기판 내에 형성되며, 상기 드레인 영역보다 저농도인 n형 이온주입영역으로 이루어진 소스 영역을 포함하여 이루어진다.
정전기, 브레이크 다운, 게이트 접지, 비대칭, 바이폴라, 이에스디

Description

낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터{TRANSISTOR WITH LOW BREAKDOWN VOLTAGE USED FOR ELECTRO STATIC DISCHARGE CIRCUIT}
도1은 통상적인 정전기 보호회로의 구조를 도시한 단면도,
도2는 정전기 보호회로에 사용되며 종래기술에 따라 형성된 게이트 접지 엔모스 트랜지스터의 구조를 도시한 단면도면,
도3은 본 발명의 일실시예에 따라 형성된 정전기 보호회로의 게이트 접지 엔모스 트랜지스터의 구조를 도시한 단면도면,
도4는 본 발명의 다른 실시예에 따라 형성된 정전기 보호회로의 게이트 접지 엔모스 트랜지스터의 구조를 도시한 단면도면,
도5는 본 발명의 또 다른 실시예에 따라 형성된 정전기 보호회로의 게이트 접지 엔모스 트랜지스터의 구조를 도시한 단면도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 기판 22 : 게이트 산화막
23 : 게이트 폴리실리콘 24 : 스페이서
25 : 드레인영역 26 : 소스영역
27 : p+ 영역 28 : 공핍영역
본 발명은 정전기 보호회로에 사용되는 게이트 접지 트랜지스터에 관한 것으로, 특히 게이트 접지 트랜지스터의 소스영역과 드레인 영역을 비대칭적으로 형성하여 게이트 접지 트랜지스터가 활성화되는 전압을 낮추어 준 발명이다.
정전기는, 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 일컫는다. 따라서, 전원전압이 통상 5V 이하로 설계되어 있는 반도체 내부회로를 통해서 정전기에 의한 전류가 흐르면,각 회로 소자들의 치명적인 손상을 입힐 우려가 있다.
그러므로, 정전기에 의한 전류가 반도체 장치의 내부 회로를 파괴하지 않고 흐를 수 있는 경로를 마련할 필요가 있다. 이러한 정전기에 의한 전류 경로는 또한 전하를 빠른 시간 내에 효과적으로 방전시킬 수 있음이 요구된다.
이러한 정전 방전은 크게 두 가지로 나누어 볼 수 있는데, 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 높은 경우이고, 다른 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 낮은 경우이다. 전자의 경우에 정전 방전에 의한 전류는 외부 물체로부터 반도체 칩으로 흐르고, 후자인 경우에 정전 방전에 의한 전류는 반도체 칩에서 외부 물체로 흐르게 된다. 통상 후자에 비하여 전자에 의한 정전 방전 전류가 반도체 칩 내의 회로 소자들을 크게 열화시키므로, 반도체 장치의 정전기 보호 회로는 축적된 전하를 안정적으로 방전할 수 있도록 설계될 필요가 있다.
정전기 방전(Electro Static Discharge : ESD)에 의한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자를 빠져나가면서 일으키는 주울(joule) 열 로 인해, 취약한 곳에서 정션 스파이킹(junction spiking) 또는 산화막 균열 현상 등을 일으키기 때문이다.
따라서, 반도체 소자의 주변영역에는 정전기로부터 반도체 소자를 보호하기 위하여 정전기 보호회로가 구비되어야 하며, 또한 정전기 보호 회로는 반도체 메모리 소자와 같은 반도체 장치의 설계시, 정전기에 의한 제품 파괴 또는 제품의 열화를 보호하기 위해 칩 내부 회로와 외부 입/출력 핀이 연결되는 패드 사이에 형성됨이 일반적이다.
또한, 최근에는 디바이스의 스피드가 빨라지고 있는 추세이기 때문에 ESD 보호회로는 디바이스의 동작 스피드에 영향을 주지 않는 범위내에서 설계되어야 한다.
도1은 칩 내부 회로와 외부 입/출력 핀이 연결되는 패드 사이에 형성된 일반적인 정전기 보호회로의 구성을 도시한 도면이다.
도1을 참조하면, 외부 입출력 패드와 저항(13)이 연결된 노드에 드레인이 연결되어 있으며, 게이트와 소스는 함께 접지단에 연결된 게이트 접지 엔모스 트랜지스터(Gate Grounded NMOS : GGNMOS)(11) 가 도시되어 있으며, 외부 입출력 패드와 저항(13)이 연결된 노드에 드레인이 연결되어 있으며, 게이트와 소스는 함께 전원 단에 연결된 게이트 접지 피모스 트랜지스터(Gate Grounded PMOS : GGPMOS)(12) 가 도시되어 있다. 그리고, 입출력 패드와 내부회로(14) 사이에는 저항(13)이 연결되어 있다.
종래에는 정전기 보호소자가 BJT(Bipolar Junction Transistor) 또는 다이오드로 구성되었으나, 최근에는 게이트가 접지된 NMOS 트랜지스터(GGNMOS : Grounded Gate NMOS) 가 많이 사용되고 있다.
GGNMOS 트랜지스터는 게이트가 접지된 트랜지스터로서, 통상적인 MOS 트랜지스터처럼 채널형성에 의해 턴온(turn on)되어 동작하는 것이 아니라 브레이크 다운(break down) 현상에 의해 내부 npn 구조가 BJT 처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다.
이때, GGNMOS 의 소스영역은 바이폴라 트랜지스터의 에미터(emmitter)에 해당하며, 기판이 베이스(base)에 해당하며, 드레인 영역이 콜렉터(collector)에 해당한다.
도1에 도시된 정전기 보호회로에서, 패드에 고전압의 정전기 펄스가 인가되면, 전류는 GGNMOS를 통해 접지단으로 빠져나가게 되어 정전기로부터 소자를 보호한다. 그리고, 도1에 도시된 저항의 역할에 대해서는 후술하기로 한다.
도2는 이와같은 정전기 보호회로에 적용되는 GGNMOS 의 상세구조를 도시한 도면으로, 종래기술에 따라 형성된 GGNMOS 의 구조를 도시하고 있다.
먼저, p형 기판(통상적으로 p웰에 해당)(21) 상에는 게이트 절연막(22)과 게이트 폴리실리콘(23)으로 구성된 게이트 전극이 도시되어 있으며, 게이트 전극의 양 측면에는 스페이서(24)가 구비되어 있다.
그리고, 게이트 전극의 일측면에는 고농도의 n형 이온주입영역으로 이루어진 드레인 영역(25)이 구성되어 있으며, 상기 드레인 영역(25)은 입출력 패드에 연결되어 있다.
그리고, 게이트 전극의 타측면에는 고농도의 n형 이온주입영역으로 이루어진 소스 영역이 구성되어 있으며, 상기 소스 영역은 게이트 전극과 함께 묶여서 접지단(VSS)에 연결되어 있다.
이와같은 구조의 GGNMOS 구조에서 패드에 고전압의 정전기 펄스가 인가되었을 때, 게이트 접지 엔모스 트랜지스터의 동작을 살펴보면 다음과 같다.
먼저, 패드에 고전압의 정전기 펄스가 인가되면, 드레인 영역(25)과 p형 기판(21) 사이에 애발랜치 항복(avalanche breakdown)이 있기 전까지는, 드레인 영역(25)에 전하가 모여있게 된다.
도2에 도시되어 있듯이, 드레인 영역(25)의 공핍영역(28)에는 전기장이 강하게 인가되어 있으므로, 기판(21)의 전자가 드레인 영역(25)쪽으로 끌려 들어가면서 2차 전자(secondary electron)를 생성하게 된다.
이 2차 전자의 양이 어느 수준이상이 되면 에발렌치 항복현상이 일어나게 되고, 이때를 GGNMOS가 트리거(triggered)(활성화 또는 턴온)되었다고 말한다. (Ochoa et al, IEEE Nuclear Sci. Trna., p4127-4130)
그런데, 도1에서 보듯이 입출력 패드는 GGNMOS 의 드레인 영역 뿐만 아니라 내부회로에까지 연결되어 있다. 따라서, 정전기 보호회로가 동작을 시작하기 전에 내부회로로 ESD 전류가 들어가는 것을 막기 위하여 저항(13)을 달아준다.
여기서, 패드와 내부회로 사이에 연결된 저항(13)의 값은 디바이스의 스피드와 트레이드 오프(trade off) 관계에 있다.
즉, 칩의 동작속도를 증가시키기 위해서는 저항(13)의 크기를 줄여야 하지만, 정전기 보호회로가 턴온 될 때까지 내부회로로 ESD 전류가 전달되는 것을 지연시키기 위해서는 일정한 값 이상의 저항이 필요하다.
때문에 ESD 펄스가 인가되었을 때, 가능한 빨리 정전기 보호회로가 턴온 되어야만 그에 상응하여 저항의 값을 낮게 설정할 수 있으며, 저항의 값이 낮아지면 소자의 스피드를 저하시키지 않을 수 있다. 이러한 이유 때문에, 정전기 보호회로에 사용되는 GGNMOS 의 애발랜치 항복 전압을 낮추어야 한다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 트랜지스터의 소스 영역과 드레인 영역을 비대칭적으로 구성하여 정전기 보호회로가 낮은 전압에서 턴온되도록 한 정전기 보호회로를 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 정전기 보호회로에 사용되는 게이트 접지 엔모스 트랜지스터에 있어서, p형 기판; 상기 기판 상부에 형성되며 후속 소스영역과 접속되어 접지단에 연결된 게이트 전극; 상기 게이트 전극의 일측면의 기판 내에 형성되고 입출력 패드에 연결되어 있으며, 고농도의 n형 이온주입영역으로 이루어진 드레인 영역; 및 상기 게이트 전극의 타측면의 기판 내에 형성되며, 상기 드레인 영역보다 저농도인 n형 이온주입영역으로 이루어진 소스 영역을 포함하여 이루어진다.
또한, 본 발명은 정전기 보호회로에 사용되는 게이트 접지 엔모스 트랜지스터에 있어서, p형 기판; 상기 기판 상부에 형성되며 후속 소스영역과 접속되어 접지단에 연결된 게이트 전극; 상기 게이트 전극의 일측면의 기판 내에 형성되고 입출력 패드에 연결되어 있으며, 고농도의 n형 이온주입영역으로 이루어진 드레인 영역; 및 상기 게이트 전극의 타측면의 기판 내에 형성되며, 상기 드레인 영역보다 저농도인 n형 이온주입영역과, 상기 저농도인 n형 이온주입영역의 하부에 위치하며 상기 기판보다 저농도인 p형 이온주입영역으로 이루어진 소스 영역을 포함하여 이루어진다.
또한, 본 발명은 정전기 보호회로에 사용되는 게이트 접지 엔모스 트랜지스터에 있어서, p형 기판; 상기 기판 상부에 형성되며 후속 소스영역과 접속되어 접지단에 연결된 게이트 전극; 상기 게이트 전극의 일측면의 기판 내에 형성되고 입출력 패드에 연결되어 있으며, 고농도의 n형 이온주입영역으로 이루어진 드레인 영역; 및 상기 게이트 전극의 타측면의 기판 내에 형성되며, 상기 드레인 영역과 동일한 농도를 갖는 제 1 n형 이온주입영역과, 상기 제 1 n형 이온주입영역의 하부에 위치하며 상기 제 1 n형 이온주입영역보다는 저농도를 갖는 제 2 n형 이온주입영역과, 상기 제 2 n형 이온주입영역의 하부에 위치하며, 상기 기판보다 저농도를 갖는 p형 이온주입영역으로 이루어진 소스 영역을 포함하여 이루어진다.
본 발명에서는 정전기 보호회로에 사용되는 GGNMOS 소자의 소스와 드레인을 비대칭적으로 만들어 줌으로써 GGNMOS 의 바이폴라 턴온 전압을 낮출 수 있었다. 이를 위해 본 발명에서는 소스 영역의 도핑농도를 드레인 영역보다 낮추어 주거나 또는 소스 영역에 반대 타입의 도판트를 추가 이온주입하여 주었다.
도3은 본 발명의 일실시예에 따라 형성된 GGNMOS 의 구조를 도시한 단면도면으로 이를 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.
먼저, 도3에는 게이트 접지 엔모스 트랜지스터를 도시한 도면으로, p웰이 형성된 기판(31), 기판(31) 상에 게이트 절연막(32) 및 게이트 폴리실리콘(33)이 적층된 게이트패턴이 형성되며, 이러한 게이트패턴의 양 측벽에는 스페이서(34)가 구비되어 있다.
또한, 게이트패턴의 일 측면의 기판(31) 내에는 고농도의 n+ 이온주입영역으로 이루어진 드레인 영역(35)이 형성되어 있으며, 게이트패턴의 타측면의 기판(31) 내에는 드레인 영역(35)보다는 저농도인 n- 이온주입영역으로 이루어진 소스영역(36)이 형성되어 있다.
여기서, 드레인 영역(35)의 농도는 1020 ∼ 1022 이며, p웰의 농도는 약 1015 정도이다.
이를 참조하여 본 발명의 일실시예에 따른 GGNMOS 의 동작을 설명하면 다음과 같다.
먼저, 일반적인 GGNMOS 에서 정전기 펄스가 드레인 영역(35)에 인가되었을 경우, GGNMOS 는 npn 바이폴라 트랜지스터처럼 동작하여 정전기 전류를 접지단으로 방전하게 되는데 이때, GGNMOS 의 기판(31)은 바이폴라 트랜지스터의 베이스에 해당하며, 소스 영역(36)은 에미터에 해당하고 드레인 영역(35)은 콜렉터에 해당한다.
이를 참조하여 설명하면, 기판(31)은 소스 영역(36)과 함께 접지단에 연결되어 있어서, 기판(도 3에서는 p웰)(31)과 소스 영역(36)은 같은 전위를 같게 된다.
그렇지만 정전기 펄스가 드레인 영역(35)에 인가되었을 때에는, 드레인 영역(35)의 공핍영역에서 2차 전자가 발생하게 됨은 전술한 바와 같으며, 이에 의해 기판(31)쪽의 전위가 상승하게 된다.
따라서, 기판(31)과 소스 영역(36)이 같은 전위로 묶여있다고 하더라도, 기판(31)과 소스 영역(36) 사이의 접합은 순방향 바이어스(forward bias)이기 때문에, 에미터-베이스 (emmitter - base) 전류가 생기기 시작한다.
이때, 소스영역(36)의 전자는 기판(31)쪽으로 이동하고, 기판(31)의 홀(hole)은 소스영역(36)으로 이동하게 된다.
이러한 에미터-베이스 전류가 2차 전자에 의한 베이스-콜렉터(base-collector) 전류와 합산되어 일정크기 이상이 되면, GGNMOS 의 내부 npn 바이폴라 트랜지스터 동작이 활성화 되어, 정전기 전류를 접지단으로 방전한다.
이상이 일반적인 GGNMOS 의 동작인데, 이때 애발랜치 브레이크 다운 전압을 낮추어 주기 위해서, 본 발명의 일실시예에서는 소스 영역(36)의 도핑농도를 드레인 영역(35)보다 감소시켜 주었다.
이와같이, 소스 영역(36)의 도핑농도를 드레인 영역(35)보다 감소시키게 되면, 기판(31)과 소스 영역(36) 사이의 빌트 인(built-in) 전위가 낮아지게 된다.
따라서, 전술한 에미터-베이스 (emmitter - base) 전류의 양이 일반적인 GGNMOS 보다 많아질 것이고, 결국 본 발명의 일실시예에 따른 GGNMOS 는 더욱 낮은 애발랜치 항복전압에서 트리거(턴온) 될 것이다.
결과적으로 본 발명의 일실시예에 따른 정전기 보호회로는 종래보다 낮은 애발랜치 항복전압에서 트리거 될 수 있으므로, 도1에 도시된 저항의 값을 작게할 수 있어, 소자의 스피드를 저하시키는 것을 방지할 수 있다.
도4는 본 발명의 다른 실시예에 따라 형성된 GGNMOS 소자의 단면구조를 도시한 도면이다. 본 발명의 다른 실시예에 따른 GGNMOS 트랜지스터는, p0 농도를 갖는 기판(41)과, n+ 이온주입영역으로 이루어진 드레인 영역(45)과, 소스 영역으로 구성되어 있다.
이중에서 소스 영역은, 저농도의 n- 이온주입영역(46)과, 그 하부에 위치하고 있으며 기판(41) 보다 저농도인 p- 이온주입영역(47)으로 구성되어 있다.
여기서, 드레인 영역(45)의 농도는 1020 ∼ 1022 이며, p웰의 농도는 약 1017 ∼ 1019 정도이다. 도4에서 미설명 부호 '42', 43', '44' 는 각각 게이트 절연막, 게이트 폴리실리콘, 스페이서를 나타낸다.
이와같은 구성을 갖는 경우에도, 기판과 소스영역 사이의 빌트 인 전위를 낮출 수 있기때문에, GGNMOS 가 활성화되는 애발랜치 항복전압을 낮출 수 있게된다.
도5는 본 발명의 또 다른 실시예에 따라 형성된 GGNMOS 소자의 단면구조를 도시한 도면이다. 본 발명의 또 다른 실시예에 따른 GGNMOS 소자는, p0 농도를 갖는 기판(51)과, n+ 이온주입영역으로 이루어진 드레인 영역(55)과, 소스 영역으로 구성되어 있다.
이중에서 소스 영역은, 드레인 영역(55)과 동일한 농도를 갖는 n+ 이온주입영역(56)과, n+ 이온주입영역(56)의 하부에 위치하며 n+ 이온주입영역(56)보다는 저농도인 n- 이온주입영역(57)과, n- 이온주입영역(57)의 하부에 위치하며, 기판(51)보다 저농도를 갖는 p- 이온주입영역(58)으로 구성되어 있다.
여기서, 드레인 영역(55)의 농도는 1020 ∼ 1022 이며, p웰의 농도는 약 1017 ∼ 1019 정도이다. 그리고, 도5에서 미설명 부호 '52', '53', '54' 는 각각 게이트 절연막, 게이트 폴리실리콘, 스페이서를 나타낸다.
이와같은 구성을 갖는 경우에도, 기판과 소스영역 사이의 빌트 인 전위를 낮출 수 있기때문에, GGNMOS 가 활성화되는 애발랜치 항복전압을 낮출 수 있게된다.
본 발명에서는 소스 영역에 추가로 이온주입하거나 소스 영역의 도핑농도를 드레인 영역과 달리 하여 주어 ESD 보호회로의 면적증가 없이 정전기 보호회로가 빨리 턴온되는 효과를 볼수 있고, 더불어 패드와 내부회로 사이에 있는 저항의 크기를 줄어거나 혹은 제거할 수도 있어, 고속화 되어가는 현재 추세에 대응할 수 있는 장점이 있다.
전술한 본 발명의 각 실시예에서는 엔모스 트랜지스터를 예로 들어 설명하였 지만, 본 발명의 기술적 사상은 엔모스 트랜지스터 외에도 피모스 트랜지스터에도 적용가능하며, 좀더 상세히는 게이트 접지 피모스 트랜지스터(GGPMOS)에도 적용가능하다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에서는 소스 영역에 추가로 이온주입하거나 소스 영역의 도핑농도를 드레인 영역과 달리 하여 주어 ESD 보호회로의 면적증가 없이 정전기 보호회로가 빨리 턴온되는 효과를 볼수 있고, 더불어 패드와 내부회로 사이에 있는 저항의 크기를 줄어거나 혹은 제거할 수도 있어, 고속화 되어가는 현재 추세에 대응할 수 있는 장점이 있다.

Claims (6)

  1. 정전기 보호회로에 사용되는 게이트 접지 엔모스 트랜지스터에 있어서,
    p형 기판;
    상기 기판 상부에 형성되며 후속 소스영역과 접속되어 접지단에 연결된 게이트 전극;
    상기 게이트 전극의 일측면의 기판 내에 형성되고 입출력 패드에 연결되어 있으며, 고농도의 n형 이온주입영역으로 이루어진 드레인 영역; 및
    상기 게이트 전극의 타측면의 기판 내에 형성되며, 상기 드레인 영역보다 저농도인 n형 이온주입영역으로 이루어진 소스 영역
    을 포함하는 게이트 접지 엔모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 드레인 영역의 농도는 1020 ∼ 1022 인 것을 특징으로 하는 게이트 접지 엔모스 트랜지스터.
  3. 정전기 보호회로에 사용되는 게이트 접지 엔모스 트랜지스터에 있어서,
    p형 기판;
    상기 기판 상부에 형성되며 후속 소스영역과 접속되어 접지단에 연결된 게이트 전극;
    상기 게이트 전극의 일측면의 기판 내에 형성되고 입출력 패드에 연결되어 있으며, 고농도의 n형 이온주입영역으로 이루어진 드레인 영역; 및
    상기 게이트 전극의 타측면의 기판 내에 형성되며, 상기 드레인 영역보다 저농도인 n형 이온주입영역과, 상기 저농도인 n형 이온주입영역의 하부에 위치하며 상기 기판보다 저농도인 p형 이온주입영역으로 이루어진 소스 영역
    을 포함하는 게이트 접지 엔모스 트랜지스터.
  4. 제 3 항에 있어서,
    상기 기판의 농도는 1017 ∼ 1019 이고, 상기 드레인 영역의 농도는 1020 ∼ 1022 인 것을 특징으로 하는 게이트 접지 엔모스 트랜지스터.
  5. 정전기 보호회로에 사용되는 게이트 접지 엔모스 트랜지스터에 있어서,
    p형 기판;
    상기 기판 상부에 형성되며 후속 소스영역과 접속되어 접지단에 연결된 게이트 전극;
    상기 게이트 전극의 일측면의 기판 내에 형성되고 입출력 패드에 연결되어 있으며, 고농도의 n형 이온주입영역으로 이루어진 드레인 영역; 및
    상기 게이트 전극의 타측면의 기판 내에 형성되며, 상기 드레인 영역과 동일한 농도를 갖는 제 1 n형 이온주입영역과, 상기 제 1 n형 이온주입영역의 하부에 위치하며 상기 제 1 n형 이온주입영역보다는 저농도를 갖는 제 2 n형 이온주입영역과, 상기 제 2 n형 이온주입영역의 하부에 위치하며, 상기 기판보다 저농도를 갖는 p형 이온주입영역으로 이루어진 소스 영역
    을 포함하는 게이트 접지 엔모스 트랜지스터.
  6. 제 5 항에 있어서,
    상기 기판의 농도는 1017 ∼ 1019 이고, 상기 드레인 영역의 농도는 1020 ∼ 1022 인 것을 특징으로 하는 게이트 접지 엔모스 트랜지스터.
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