KR100932136B1 - 고전압 반도체 소자의 제조방법 - Google Patents

고전압 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 패드 오픈부를 형성할 때 금속배선의 데미지를 방지하여 고전압 소자의 문턱전압이 쉬프트를 방지하도록 한 고전압 반도체 소자의 제조방법에 관한 것으로서, 금속배선을 포함한 반도체 기판의 전면에 패드 산화막을 형성하는 단계; 상기 패드 산화막이 형성된 반도체 기판을 수소 분위기에서 수소이온을 표면까지 확산시키고 신터 처리를 진행하는 단계; 상기 패드 산화막상에 질화막을 형성하는 단계; 상기 금속배선의 표면이 소정부분 노출되도록 상기 질화막과 패드 산화막을 선택적으로 제거하여 패드 오픈부를 형성하는 단계를 포함하여 형성하는 것을 특징으로 한다.
금속배선, 비휘발성, 메모리 소자, 패드, 신터

Description

고전압 반도체 소자의 제조방법{Method of manufacturing a high voltage semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 문턱전압의 쉬프트(shift)를 방지하도록 고전압 반도체 소자의 제조방법에 관한 것이다.
일반적으로 고전압 반도체 소자는 자동차용 반도체 소자나, 네트워크용 또는 디스플레이 구동용 반도체 소자에 핵심 부품으로 사용되고 있다. 고전압 소자 중 예컨대, 15V급 양방향 고전압 소자는 저전압 소자와 동일한 칩 내에 집적하여 액정 디스플레이(LCD:Liquid Crystal Display)나 유기 광다이오드 (OLED: Organic Light Emitting Diode) 디스플레이 장치 등의 데이터 구동 IC (Integrated Circuit) 소자의 출력단에 주로 사용한다.특히 디스플레이용 구동 IC 소자는 하나의 출력단이 적게는 240단에서 많게는 640단으로 이루어져 있기 때문에, 이들 출력단의 균일성이 디스플레이의 화질 균일성에 직접적인 영향을 준다. 따라서, 구동 IC 소자의 출력단이 균일한 전기적 특성을 갖도록 하는 것이 매우 중요하다.
도 1a 내지 도 1f는 종래 기술에 의한 고전압 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이, n형 반도체 기판(11)의 전면에 p형 불순물 이온을 주입하고 열확산 공정을 진행하여 p형 웰(12)을 형성한다.
이어서, 상기 p형 웰(12)이 형성된 반도체 기판(11)에 n형 불순물 이온을 10keV 이내의 에너지와 1E13 ~ 5E14의 도즈(dose)로 주입한 후, 900~1100℃의 열확산 공정을 통해 n형 불순물 이온을 확산시키어 반도체 기판(11)의 표면내에 일정 간격을 갖는 드리프트 영역(13)을 형성한다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)에 소자간 격리를 위해 소자 격리막(14)을 형성한다. 여기서, 상기 소자 격리막(14)은 반도체 기판(11)을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하고, 상기 트렌치 내부에 절연물질을 매립하여 형성한다.
이어서, 상기 반도체 기판(11)상에 게이트 절연막(15) 및 폴리 실리콘막을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 드리프트 영역(13) 사이의 반도체 기판(11)상에 게이트 전극(16)을 형성한다.
그리고 상기 게이트 전극(16)을 포함한 반도체 기판(11)의 전면에 절연막을 형성하고, 전면에 에치백 공정을 실시하여 상기 게이트 전극(16)의 양측면에 절연막 측벽(17)을 형성한다.
도 1c에 도시된 바와 같이, 상기 게이트 전극(16)을 포함한 반도체 기판(11)의 전면에 층간 절연막(18)을 형성하고, 포토 및 식각 공정을 통해 상기 드리프트 영역(13) 및 게이트 전극(16)의 표면이 소정부분 노출되도록 상기 층간 절연막(18)을 선택적으로 제거하여 콘택홀(19)을 형성한다.
도 1d에 도시된 바와 같이, 상기 콘택홀(19)을 포함한 반도체 기판(11)의 전면에 알루미늄과 같은 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 드리프트 영역(13) 및 게이트 전극(16)과 전기적으로 연결되는 금속배선(20)을 형성한다.
도 1e에 도시된 바와 같이, 상기 금속배선(20)을 포함한 반도체 기판(11)의 전면에 10000Å정도의 패드 산화막(21)을 형성한다.
그리고 상기 패드 산화막(21)상에 질화막(22)을 형성한다.
도 1f에 도시된 바와 같이, 상기 금속배선(20)의 표면이 소정부분 노출되도록 상기 질화막(22)와 패드 산화막(21)을 선택적으로 제거하여 패드 오픈부(23)를 형성한다.
그러나 상기와 같은 종래 기술에 의해 고전압 반도체 소자의 제조방법에서 패드 오픈부(23)를 형성하기 위한 질화막(22)과 패드 산화막(21)을 식각할 때 상기 패드 산화막(21)의 두께가 두껍기 때문에 과도한 식각을 실시하게 되면 금속배선(20)에 플라즈마 데미지(damage)를 얻을 수 있다.
도 2는 일반적인 고전압 반도체 소자에서의 ID와 GM과의 특성을 나타낸 그래프이다.
도 2에 도시된 바와 같이, 패드 오픈부를 형성하기 위해 패드 산화막의 과다한 식각에 의해 금속배선에 데미지가 가해져 고전압 소자의 특성 중 문턱전압 쉬프트를 초래하게 된다.
즉, 30V 고전압 소자의 Vt-GM 커브(curve)를 그었을 때의 GM 값과 VG-ID 경향을 동시에 나타낸 그래프이다. 실제 GM 커브의 최대값에서 ID 커브 접선을 그었을 때 접선과 VG(X축)과 만나는 점이 Vt값이다.
도 3a 및 도 3b는 종래 기술에 의한 고전압 반도체 소자의 제조방법시 발생하는 문제점을 설명하기 위한 그래프이다.
도 3a 및 도 3b에 도시된 바와 같이, 패드 산화막의 두께가 10000 이상인 상태에서 질화막이 증착된다. 이후 패드 오픈부를 형성하기 위한 식각공정에서 금속배선의 표면을 오픈시켜주기 위해서 과도한 식각을 하게 되면 금속배선쪽에 플라즈마 데미지를 가할 수 있다.
이로 인하여 고전압 반도체 소자의 특성 중 문턱전압 쉬프트를 초래하게 된다. 특히 스메틱(symmetric) 소자의 경우보다 애스메틱(ashmetric) 소자의 경우가 더욱 영향을 많이 받는다.
따라서 도 3a는 스메틱 소자의 문턱전압 경향(GM 커브 및 VG-ID 커브)이며, 도 3b는 애스메틱 소자의 문턱전압(Vt) 경향(GM 커브 및 VG-ID커브)이다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로 패드 오픈부를 형성할 때 금속배선의 데미지를 방지하여 고전압 소자의 문턱전압이 쉬프트를 방지하도록 한 고전압 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 반도체 소자의 제조방법은 반도체 기판의 표면내에 일정한 간격을 갖는 드리프트 영역을 형성하는 단계; 상기 드리프트 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계; 상기 드리프트 영역 및 게이트 전극의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 통해 상기 드리프트 영역 및 게이트 전극과 전기적으로 연결되는 금속배선을 형성하는 단계; 상기 금속배선을 포함한 반도체 기판의 전면에 패드 산화막을 형성하는 단계; 상기 패드 산화막이 형성된 반도체 기판을 수소 분위기에서 수소이온을 표면까지 확산시키고 신터 처리를 진행하는 단계; 상기 패드 산화막상에 질화막을 형성하는 단계; 상기 금속배선의 표면이 소정부분 노출되도록 상기 질화막과 패드 산화막을 선택적으로 제거하여 패드 오픈부를 형성하는 단계를 포함하여 형성하는 것을 특징으로 한다.
본 발명에 의한 고전압 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 종래에는 패드 오픈부를 형성하기 위한 식각공정시 금속배선의 데미지에 의해 문턱전압이 쉬프트되어 GM 최대값이 나오지 않았는데, 큐어링(curing)이후 고전압 소자의 경우 VG-ID 커브상의 Vt(Gmax)의 커브를 얻을 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 고전압 반도체 소자의 제조방법의 바람직한 실시 예를 자세히 설명한다.
도 4a 내지 도 4g는 본 발명에 의한 고전압 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, n형 반도체 기판(101)의 전면에 p형 불순물 이온을 주입하고 열확산 공정을 진행하여 p형 웰(102)을 형성한다.
이어서, 상기 p형 웰(102)이 형성된 반도체 기판(101)에 n형 불순물 이온을 10keV 이내의 에너지와 1E13 ~ 5E14의 도즈(dose)로 주입한 후, 900~1100℃의 열확산 공정을 통해 n형 불순물 이온을 확산시키어 반도체 기판(101)의 표면내에 일정 간격을 갖는 드리프트 영역(103)을 형성한다.
도 4b에 도시한 바와 같이, 상기 반도체 기판(101)에 소자간 격리를 위해 소자 격리막(104)을 형성한다. 여기서, 상기 소자 격리막(104)은 반도체 기판(101)을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하고, 상기 트렌치 내부에 절연물질을 매립하여 형성한다.
이어서, 상기 반도체 기판(101)상에 게이트 절연막(105) 및 폴리 실리콘막을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 드리프트 영역(103) 사이의 반도체 기판(101)상에 게이트 전극(106)을 형성한다.
그리고 상기 게이트 전극(106)을 포함한 반도체 기판(101)의 전면에 절연막을 형성하고, 전면에 에치백 공정을 실시하여 상기 게이트 전극(106)의 양측면에 절연막 측벽(107)을 형성한다.
한편, 본 발명의 실시예에서 상기 게이트 전극(107) 및 절연막 측벽(107)을 마스크로 이용하여 소오스 및 드레인용 불순물 이온을 주입하여 상기 드리프트 영역(103)에 소오스 및 드레인 영역을 형성할 수도 있다.
도 4c에 도시된 바와 같이, 상기 게이트 전극(106)을 포함한 반도체 기판(101)의 전면에 층간 절연막(108)을 형성하고, 포토 및 식각 공정을 통해 상기 드리프트 영역(103) 및 게이트 전극(106)의 표면이 소정부분 노출되도록 상기 층간 절연막(108)을 선택적으로 제거하여 콘택홀(109)을 형성한다.
도 4d에 도시된 바와 같이, 상기 콘택홀(109)을 포함한 반도체 기판(101) 의 전면에 알루미늄과 같은 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 드리프트 영역(103) 및 게이트 전극(106)과 전기적으로 연결되는 금속배선(110)을 형성한다.
도 4e에 도시된 바와 같이, 상기 금속배선(110)을 포함한 반도체 기판(101)의 전면에 10000Å정도의 패드 산화막(111)을 형성한다.
여기서, 상기 패드 산화막(111)은 상기 금속배선(110)을 보호하며 이후에 형성되는 질화막이 가지고 있는 높은 스트레스를 완화시키기 위해서 형성한다.
이어서, 수소 분위기에서 H+을 상기 반도체 기판(101)의 표면까지 확산시켜 댕글링 본드(dangling bond)를 형성하고 있는 불안정환 실리콘 원자에 수소를 결합시켜 안정화시키며, 소자의 성질을 변하지 않도록 신터(sinter)를 진행한다.
도 4f에 도시된 바와 같이, 상기 신터 처리된 패드 산화막(111)상에 질화막(112)을 형성한다.
도 4g에 도시된 바와 같이, 상기 금속배선(110)의 표면이 소정부분 노출되도록 상기 질화막(112)와 패드 산화막(111)을 선택적으로 제거하여 패드 오픈부(113)를 형성한다.
한편, 본 발명의 다른 실시예에서는 상기 패드 오픈부(113)를 형성한 후 신터처리 공정을 추가로 실시할 수도 있다.
도 5는 본 발명에 의한 고전압 반도체 소자의 효과를 설명하기 위한 그래프이다.
도 5에 도시된 바와 같이, 종래에는 패드 오픈부를 형성하기 위한 식각공 정시 금속배선의 데미지에 의해 문턱전압이 쉬프트되어 GM 최대값이 나오지 않았는데, 큐어링(curing)이후 고전압 소자의 경우 VG-ID 커브상의 Vt(Gmax)의 커브를 얻을 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1a 내지 도 1f는 종래 기술에 의한 고전압 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2는 일반적인 고전압 반도체 소자에서의 ID와 GM과의 특성을 나타낸 그래프
도 3a 및 도 3b는 종래 기술에 의한 고전압 반도체 소자의 제조방법시 발생하는 문제점을 설명하기 위한 그래프
도 4a 내지 도 4g는 본 발명에 의한 고전압 반도체 소자의 제조방법을 나타낸 공정 단면도
도 5는 본 발명에 의한 고전압 반도체 소자의 효과를 설명하기 위한 그래프
*도면의 주요부분에 대한 부호의 설명*
101 : 반도체 기판 103 : 드리프트 영역
106 : 게이트 전극 110 : 금속배선
111 : 패드 산화막 112 : 질화막
113 : 패드 오픈부

Claims (2)

  1. 반도체 기판의 표면내에 일정한 간격을 갖는 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 드리프트 영역 및 게이트 전극의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 상기 드리프트 영역 및 게이트 전극과 전기적으로 연결되는 금속배선을 형성하는 단계;
    상기 금속배선을 포함한 반도체 기판의 전면에 패드 산화막을 형성하는 단계;
    상기 패드 산화막이 형성된 반도체 기판을 수소 분위기에서 수소이온을 표면까지 확산시키고 신터 처리를 진행하는 단계;
    상기 패드 산화막상에 질화막을 형성하는 단계;
    상기 금속배선의 표면이 소정부분 노출되도록 상기 질화막과 패드 산화막을 선택적으로 제거하여 패드 오픈부를 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 패드 오픈부를 형성하고 상기 반도체 기판에 신터 처리를 추가로 실시하는 단계를 더 포함하여 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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KR20070070542A (ko) * 2005-12-29 2007-07-04 동부일렉트로닉스 주식회사 고전압 소자 및 그 제조방법

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