KR19990084763A - 반도체 장치의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 콘택홀의 CD(critical dimension)를 감소시킬 수 있는 반도체 장치의 콘택 형성 방법에 관한 것으로, 제 1 산화막을 식각하여 게이트 전극들 사이의 반도체 기판 상에 반도체 기판과 전기적으로 접속되는 제 1 도전층 패드를 포함하여 제 1 산화막을 완전히 덮도록 제 2 산화막이 형성된다. 제 1 도전층 패드의 표면이 노출될 때까지 제 2 산화막이 식각되어 오프닝이 형성되고, 오프닝이 도전층으로 채워져 제 1 도전층 패드와 전기적으로 접속되는 제 2 도전층 패드와 비트 라인 콘택이 형성된다. 비트 라인 콘택과 전기적으로 접속되는 비트 라인이 형성되고, 비트 라인을 포함하여 제 2 산화막을 완전히 덮도록 제 3 산화막 형성된다. 제 2 도전층 패드의 표면이 노출될 때까지 제 3 산화막이 식각되어 스토리지 노드 콘택홀이 형성된다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 스토리지 노드 콘택홀의 CD를 감소시킬 수 있고, 콘택홀의 낫 오픈(not open)을 방지할수 있으며, 스토리지 노드와 스토리지 노드 콘택홀의 오버랩 마진을 증가시킬 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 콘택 형성 방법에 관한 것이다.
도 1은 종래의 반도체 장치의 콘택 형성 방법에 따른 콘택을 보여주는 도면이다.
도 1을 참조하면, 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막(12)이 형성된다. 상기 소자 격리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성된다.
상기 소자 격리막(12)을 포함하여 상기 반도체 기판(10) 상에 게이트 전극들(14)이 형성된다. 상기 게이트 전극들(14)을 포함하여 상기 반도체 기판(10)을 완전히 덮는 제 1 산화막(15)이 형성된다. 상기 제 1 산화막(15)이 식각되어 상기 게이트 전극들(14) 사이의 반도체 기판(10) 상에 상기 반도체 기판(10)과 전기적으로 접속되는 도전층 패드(16)가 형성된다. 상기 도전층 패드(16)는 자기 정렬 콘택(self-aligned contact) 공정이 적용되어 형성된다. 상기 도전층 패드(16)는 폴리실리콘으로 형성된다.
상기 도전층 패드(16)를 포함하여 상기 제 1 산화막(15)을 완전히 덮는 제 2 산화막(17)이 형성된다. 상기 제 2 산화막(17)을 뚫고 비트 라인 콘택(18)이 형성된다. 상기 비트 라인 콘택(18)이 도전층으로 채워져 비트 라인 콘택이 형성된다. 상기 비트 라인 콘택과 전기적으로 접속되는 비트 라인(20)이 형성된다. 상기 비트 라인(20)을 포함하여 상기 제 2 산화막(17)을 완전히 덮는 제 3 산화막(22)이 형성된다. 상기 도전층 패드(16)가 노출될 때까지 상기 제 3 산화막(22)이 식각되어 스토리지 노드 콘택홀(23)이 형성된다. 상기 스토리지 노드 콘택홀(23)이 도전층으로 채워져 스토리지 노드(24)가 형성된다.
상술한 바와 같은 일반적인 공정에서는 스토리지 노드 콘택홀 식각 공정시 상기 스토리지 노드 콘택홀이 낫 오픈(not open) 되는 것을 방지하기 위한 최소 CD(critical dimension)가 결정된다. 그러나, DRAM 소자가 점점 작아지면서 스토리지 노드 콘택홀과 스토리지 노드의 오버랩 마진(overlap margin)과 스토리지 노드 간의 공간 마진(space margin) 확보를 동시에 하기 위한 여유가 없게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택홀의 낫 오픈을 방지할 수 있고, 스토리지 노드 콘택홀의 CD를 줄일 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 장치의 콘택 형성 방법에 따른 콘택을 보여주는 도면;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정 순서들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12,102 ; 소자 격리막
14, 104 : 게이트 전극 15, 105 : 제 1 산화막
16 : 도전층 패드 106 : 제 1 오프닝
107 : 제 1 도전층 패드 17, 108 : 제 2 산화막
109 : 제 2 오프닝 110 : 제 2 도전층 패드
18, 111 : 비트 라인 콘택 20, 112 : 비트 라인
22, 114 : 제 3 산화막 23, 115 : 스토리지 노드 콘택홀
24, 116 : 스토리지 노드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 활성 영역과 비활성 영역이 정의된 반도체 기판 상에 게이트 전극들을 형성하는 단계와; 상기 게이트 전극들을 포함하여 상기 반도체 기판을 완전히 덮도록 제 1 절연층을 형성하는 단계와; 상기 반도체 기판의 상부 표면이 노출될 때까지 상기 제 1 절연층을 식각하여 제 1 오프닝을 형성하는 단계와; 상기 제 1 오프닝을 도전층으로 채워서 상기 게이트 전극들 사이의 반도체 기판 상에 상기 반도체 기판과 전기적으로 접속되는 제 1 도전층 패드를 형성하는 단계와; 상기 제 1 도전층 패드를 포함하여 상기 제 1 절연층을 완전히 덮도록 제 2 절연층을 형성하는 단계와; 상기 제 1 도전층 패드의 상부 표면이 노출될 때까지 상기 제 2 절연층을 식각하여 제 2 오프닝을 형성하는 단계와; 상기 제 2 오프닝을 도전층으로 채워서 상기 제 1 도전층 패드와 전기적으로 접속되는 제 2 도전층 패드와 비트 라인 콘택을 형성하는 단계와; 상기 비트 라인 콘택과 전기적으로 접속되는 비트 라인을 형성하는 단계와; 상기 비트 라인과 제 2 도전층 패드를 포함하여 상기 제 2 절연층을 완전히 덮도록 제 3 절연층을 형성하는 단계와; 상기 제 2 도전층 패드의 상부 표면이 노출될 때까지 상기 제 3 절연층을 식각하여 스토리지 노드 콘택홀을 형성하는 단계 및; 상기 스토리지 노드 콘택홀을 도전층으로 채워서 스토리지 노드를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 배선이 형성된 반도체 기판의 전면에 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층을 뚫고 상기 반도체 기판과 전기적으로 접속되는 제 1 도전층 패드를 형성하는 단계와; 상기 제 1 도전층 패드를 포함하여 상기 제 1 절연의 전면에 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층을 뚫고 상기 제 1 도전층 패드와 전기적으로 접속되는 제 2 도전층 패드를 형성하는 단계와; 상기 제 2 도전층 패드를 포함하여 상기 제 2 절연층의 전면에 제 3 절연층을 형성하는 단계와; 상기 제 3 절연층을 상기 제 2 도전층 패드의 상부 표면이 노출될 때까지 식각하여 콘택홀을 형성하는 단계 및; 상기 콘택홀을 도전층으로 채워서 콘택을 형성하는 단계를 포함한다.
(작용)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 제 1 산화막을 식각하여 게이트 전극들 사이의 반도체 기판 상에 반도체 기판과 전기적으로 접속되는 제 1 도전층 패드를 포함하여 제 1 산화막을 완전히 덮도록 제 2 산화막이 형성된다. 제 1 도전층 패드의 표면이 노출될 때까지 제 2 산화막이 식각되어 오프닝이 형성되고, 오프닝이 도전층으로 채워져 제 1 도전층 패드와 전기적으로 접속되는 제 2 도전층 패드와 비트 라인 콘택이 형성된다. 비트 라인 콘택과 전기적으로 접속되는 비트 라인이 형성되고, 비트 라인을 포함하여 제 2 산화막을 완전히 덮도록 제 3 산화막 형성된다. 제 2 도전층 패드의 표면이 노출될 때까지 제 3 산화막이 식각되어 스토리지 노드 콘택홀이 형성된다. 이와 같은 반도체 장치의 콘택 형성 방법에 의해서, 스토리지 노드 콘택홀의 CD를 감소시킬 수 있고, 콘택홀의 낫 오픈(not open)을 방지할수 있으며, 스토리지 노드와 스토리지 노드 콘택홀의 오버랩 마진을 증가시킬 수 있다.
(실시예)
이하, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법의 공정 순서들을 순차적으로 보여주는 흐름도.
도 2a를 참조하면, 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막(102)이 형성된다. 상기 소자 격리막(102)은 STI 공정으로 형성된다. 상기 소자 격리막(102)을 포함하여 상기 반도체 기판(100) 상에 게이트 전극들(104)이 형성된다. 상기 게이트 전극들(104)을 포함하여 상기 반도체 기판(100)을 완전히 덮는 제 1 산화막(105)이 형성된다.
상기 반도체 기판(100)의 상부 표면이 노출될 때까지 상기 제 1 산화막(105)이 식각되어 제 1 오프닝(107)이 형성된다. 상기 제 1 오프닝(106)이 도전층으로 채워져 상기 게이트 전극들(104) 사이의 반도체 기판(100) 상에 상기 반도체 기판(100)과 전기적으로 접속되는 제 1 도전층 패드(107)가 형성된다. 상기 제 1 도전층 패드(107)와 비트 라인(112)은 폴리실리콘으로 형성된다.
도 2b에 있어서, 상기 제 1 도전층 패드(107)를 포함하여 상기 제 1 산화막(105)을 완전히 덮는 제 2 산화막(108)이 형성된다. 상기 제 1 도전층 패드(107)의 상부 표면이 노출될 때까지 상기 제 2 산화막(108)이 식각되어 제 2 오프닝(109)이 형성된다.
도 2c를 참조하면, 상기 제 2 오프닝(109)이 도전층으로 채워져 상기 제 1 도전층 패드(107)와 전기적으로 접속되는 제 2 도전층 패드(110)와 비트 라인 콘택(111)이 형성된다. 상기 비트 라인 콘택(111)과 전기적으로 접속되는 비트 라인(112)이 형성된다. 상기 제 2 도전층 패드(110)와 비트 라인 콘택(111)은 폴리실리콘으로 형성된다.
상기 비트 라인(112)과 제 2 도전층 패드(110)를 포함하여 상기 제 2 산화막(108)을 완전히 덮는 제 3 산화막(114)이 형성된다. 상기 제 3 산화막(114)이 상기 제 2 도전층 패드(109)의 상부 표면이 노출될 때까지 식각되어 스토리지 노드 콘택홀(115)이 형성된다. 상기 제 2 도전층 패드(110)가 형성됨으로써 상기 스토리지 노드 콘택홀(115)의 종횡비(aspect ratio)와 CD(Critical Dimension)가 작아진다.
상기 스토리지 노드 콘택홀(115)이 도전층으로 채워져 스토리지 노드(116)가 형성된다.
본 발명은 종래의 반도체 장치의 콘택 형성 방법에서, 도전층 패드를 다층으로 형성함으로써 스토리지 노드 콘택홀의 CD를 감소시킬 수 있고, 콘택홀의 낫 오픈(not open)을 방지할수 있으며, 스토리지 노드와 스토리지 노드 콘택홀의 오버랩 마진을 증가시킬 수 있는 효과가 있다.
Claims (3)
- 활성 영역과 비활성 영역이 정의된 반도체 기판(100) 상에 게이트 전극들(104)을 형성하는 단계와;상기 게이트 전극들(104)을 포함하여 상기 반도체 기판(100)을 완전히 덮도록 제 1 절연층(105)을 형성하는 단계와;상기 반도체 기판(100)의 상부 표면이 노출될 때까지 상기 제 1 절연층(105)을 식각하여 제 1 오프닝(107)을 형성하는 단계와;상기 제 1 오프닝(106)을 도전층으로 채워서 상기 게이트 전극들(104) 사이의 반도체 기판(100) 상에 상기 반도체 기판(100)과 전기적으로 접속되는 제 1 도전층 패드(107)를 형성하는 단계와;상기 제 1 도전층 패드(107)를 포함하여 상기 제 1 절연층(105)을 완전히 덮도록 제 2 절연층(108)을 형성하는 단계와;상기 제 1 도전층 패드(107)의 상부 표면이 노출될 때까지 상기 제 2 절연층(108)을 식각하여 제 2 오프닝(109)을 형성하는 단계와;상기 제 2 오프닝(109)을 도전층으로 채워서 상기 제 1 도전층 패드(107)와 전기적으로 접속되는 제 2 도전층 패드(110)와 비트 라인 콘택(111)을 형성하는 단계와;상기 비트 라인 콘택(111)과 전기적으로 접속되는 비트 라인(112)을 형성하는 단계와;상기 비트 라인(112)과 제 2 도전층 패드(110)를 포함하여 상기 제 2 절연층(108)을 완전히 덮도록 제 3 절연층(114)을 형성하는 단계와;상기 제 2 도전층 패드(110)의 상부 표면이 노출될 때까지 상기 제 3 절연층(114)을 식각하여 스토리지 노드 콘택홀(115)을 형성하는 단계 및;상기 스토리지 노드 콘택홀(115)을 도전층으로 채워서 스토리지 노드(116)를 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 제 1 도전층 패드(107)와 제 2 도전층 패드(109) 그리고, 비트 라인(112)은 폴리실리콘으로 형성되는 반도체 장치의 콘택 형성 방법.
- 배선이 형성된 반도체 기판(100)의 전면에 제 1 절연층(105)을 형성하는 단계와;상기 제 1 절연층(105)을 뚫고 상기 반도체 기판(100)과 전기적으로 접속되는 제 1 도전층 패드(107)를 형성하는 단계와;상기 제 1 도전층 패드(107)를 포함하여 상기 제 1 절연층(105)의 전면에 제 2 절연층(108)을 형성하는 단계와;상기 제 2 절연층(108)을 뚫고 상기 제 1 도전층 패드(107)와 전기적으로 접속되는 제 2 도전층 패드(110)를 형성하는 단계와;상기 제 2 도전층 패드(110)를 포함하여 상기 제 2 절연층(108)의 전면에 제 3 절연층(114)을 형성하는 단계와;상기 제 2 도전층 패드(110)의 상부 표면이 노출될 때까지 상기 제 3 절연층(114)을 식각하여 콘택홀(115)을 형성하는 단계 및;상기 콘택홀(115)을 도전층으로 채워서 콘택 전극(116)을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
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Cited By (1)
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| KR100932136B1 (ko) * | 2007-12-28 | 2009-12-16 | 주식회사 동부하이텍 | 고전압 반도체 소자의 제조방법 |
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1998
- 1998-05-11 KR KR1019980016747A patent/KR19990084763A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR100932136B1 (ko) * | 2007-12-28 | 2009-12-16 | 주식회사 동부하이텍 | 고전압 반도체 소자의 제조방법 |
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