KR100487514B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR100487514B1
KR100487514B1 KR10-1998-0030450A KR19980030450A KR100487514B1 KR 100487514 B1 KR100487514 B1 KR 100487514B1 KR 19980030450 A KR19980030450 A KR 19980030450A KR 100487514 B1 KR100487514 B1 KR 100487514B1
Authority
KR
South Korea
Prior art keywords
bit line
insulating film
storage node
forming
film
Prior art date
Application number
KR10-1998-0030450A
Other languages
English (en)
Other versions
KR20000009813A (ko
Inventor
김시연
장순규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-1998-0030450A priority Critical patent/KR100487514B1/ko
Publication of KR20000009813A publication Critical patent/KR20000009813A/ko
Application granted granted Critical
Publication of KR100487514B1 publication Critical patent/KR100487514B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 스토리지 노드와 비트 라인간의 숏 페일을 방지하는 반도체 장치 및 그의 제조 방법에 관한 것으로, 제 1 절연막 상에 형성된 제 2 절연막 상에 제 2 절연막보다 상대적으로 낮은 식각률을 갖는 물질층이 형성된다. 비트 라인 콘택홀 형성용 마스크를 사용하여 비트 라인 콘택 패드의 표면이 노출될 때까지 제 2 절연막과 물질층을 차례로 식각함으로써 비트 라인 콘택홀이 형성된다. 그런 후, 비트 라인 콘택홀을 통해 상기 비트 라인 콘택 패드와 전기적으로 연결되는 비트 라인이 형성된다. 그리고, 비트 라인 콘택 형성용 마스크를 사용하여 비트 라인 콘택 패드의 표면이 노출될 때까지 제 2 절연막을 식각함으로써 비트 라인 콘택홀이 형성된다. 비트 라인 콘택홀을 포함하여 제 2 절연막 상에 비트 라인 형성용 도전막과 물질층이 차례로 형성된다. 비트 라인 콘택 형성용 마스크를 사용하여 물질층과 도전막을 차례로 식각하여 비트 라인을 형성하되, 이때, 제 2 절연막의 일부 두께가 함께 식각된다. 그리고 나서, 비트 라인과 제 2 절연막의 양측벽에 절연막 스페이서가 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 비트 라인을 산화막보다 상대적으로 식각률이 낮은 질화막으로 완전히 둘러싸도록 하고, 비트 라인 스페이서를 비트 라인과 산화막의 양측벽에까지 형성함으로써, 스토리지 노드 콘택홀의 세정 후 비트 라인 도전막의 일부가 노출되는 것을 방지하여 비트 라인과 스토리지 노드와의 숏 페일을 방지할 수 있다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 좀 구체적으로는 반도체 장치의 배선 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 최소 피쳐(minimum feature) 크기의 감소 및 셀 영역(cell area) 축소에 의해 셀 어레이(cell array) 내에서의 콘택홀(contact hole) 형성시에 인접하는 도전층과의 포토 미스 얼라인(photo mis-aligned) 등에 의해 전기적으로 절연이 되지 못하고 숏 페일(short fail)을 야기하게 된다.
특히, 셀 피치(cell pitch)가 0.2㎛ 이하인 소자로 가면서 게이트와 게이트간의 폭이 감소할 뿐만 아니라 비트 라인(bit line)과 비트 라인 사이의 임계 넓이(critical dimension:CD) 역시 감소하고 있다.
도 1은 일반적인 반도체 메모리 장치의 레이 아웃을 보여주는 도면이고, 도 2a 내지 도 2c는 도 1의 점선들 A-A', B-B' 그리고, C-C'을 따라 각각 절취한 종래의 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 기판(10)에는 복수 개의 게이트 전극 라인(14)이 병렬로 배열되고 그리고, 상기 게이트 전극 라인(14)과 직교하도록 복수 개의 비트 라인(24)이 병렬로 배열되어 있다. 상기 각 게이트 전극 라인(14) 사이에는 도 1에 도시된 바와 같이, 스토리지 노드 형성용 콘택 패드들(contact pads)(또는 랜딩 패드(landing pad) 또는 도전 플러그(conductive plug))(19)과 비트 라인 형성용 콘택 패드들(20)이 배열되어 있다. 상기 스토리지 노드 형성용 콘택 패드들(19)에는 대응하는 스토리지 노드들(30)이 배리드 콘택(buried contact)(28)을 통해서 각각 전기적으로 연결되어 있고, 상기 각 비트 라인(24)은 대응하는 콘택 패드들(20)에 직접 콘택(direct contact:DC)(23)을 통해서 각각 전기적으로 연결되어 있다.
상술한 바와 같이, 도 1에서 하나의 스토리지 노드(30), 하나의 비트 라인 형성용 콘택 플러그(20) 그리고, 그것들 사이에 배열된 게이트 전극 라인(14)은 하나의 메모리 셀을 구성한다.
다음에, 도 2a 내지 도 2c를 참조하면, 종래의 반도체 장치의 제조 방법은, 먼저 반도체 기판(10)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막(11)이 형성된다. 상기 반도체 기판(10) 상에 게이트 산화막(12)을 사이에 두고 게이트 전극층(14)이 형성된다. 상기 게이트 전극층(14)은 도전막(14a)과 질화막(14b)이 적층된 구조를 갖는다. 상기 도전막(14a)은 폴리실리콘막과 실리사이드막이 적층되어 있다.
다음에, 상기 게이트 전극층(14)의 양측벽에 질화막으로 게이트 전극 스페이서(15)가 형성된다. 상기 게이트 전극층(14)과 상기 스페이서(15)를 포함하여 상기 반도체 기판(10) 상에 질화막(16)이 형성된다. 상기 질화막(16)은 후속 공정에서 소자 격리막(11)의 손상을 방지하기 위한 막으로 사용된다. 그리고 나서, 상기 게이트 전극층(14)을 포함하여 상기 반도체 기판(10) 상에 층간 절연을 위한 제 1 산화막(17)이 형성된다.
패드 형성용 마스크를 사용하여 상기 제 1 산화막(17)을 식각함으로써 오프닝이 형성된다.(도면에 미도시) 상기 오프닝을 도전 물질로 채움으로써 스토리지 노드 콘택 형성용 콘택 패드(19)와 비트 라인 형성용 콘택 패드(20)가 동시에 형성된다. 상기 콘택 패드(19)를 포함하여 상기 제 1 산화막(17) 상에 제 2 산화막(22)이 형성된다.
비트 라인 콘택 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(20)가 노출될 때까지 상기 제 2 산화막(22)을 식각함으로써 도 2c에 도시된 바와 같이, 비트 라인 콘택홀(23)이 형성된다. 상기 비트 라인 콘택홀(23)을 포함하여 상기 제 2 산화막(22) 상에 비트 라인 형성용 도전막(24a)이 형성된다. 상기 도전막(24a)은 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다. 다음에 상기 도전막(24a) 상에 질화막(24b)이 형성된다. 비트 라인 형성용 마스크를 사용하여 상기 질화막(24b)과 도전막(24a)을 차례로 식각함으로써, 도 2b 및 도 2c에 도시된 바와 같이, 비트 라인(24)이 형성된다.
그리고 나서, 상기 비트 라인(24)을 포함하여 상기 제 2 산화막(22) 상에 질화막(25)이 형성된다. 에치 백 공정으로 상기 질화막(25)을 전면 식각함으로써 상기 비트 라인(24)의 양측벽에 비트 라인 스페이서(25)가 형성된다. 상기 질화막들(24b 및 25)은 상기 도전막(24a)이 후속 공정에서 형성되는 스토리지 노드 콘택과의 절연을 위한 막으로 사용된다.
상기 비트 라인(24)을 포함하여 상기 제 2 산화막(22) 상에 제 3 산화막(26)이 형성된다. 그리고 나서, 스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(19)가 노출될 때까지 상기 제 3 산화막(26)과 제 2 산화막(22)을 차례로 식각함으로써 스토리지 노드 콘택홀(28)이 형성된다. 다음으로, 세정 공정이 진행된다. 이때, 상기 비트 라인(24) 하부의 제 2 산화막(22)이 함께 세정되어 언더컷(undercut)(29)이 발생하게 된다. 따라서, 상기 비트 라인(24)의 도전막(24a)의 일부가 콘택홀(28) 내에 노출되게 된다.
다음에, 상기 콘택홀(28)을 포함하여 상기 제 3 산화막(26) 상에 스토리지 노드 형성용 도전 물질이 형성된다. 상기 도전 물질은 예를 들어, 폴리실리콘막으로 형성된다. 스토리지 노드 형성용 마스크로 상기 상기 도전 물질을 식각함으로써, 도 2a 및 도 2b에 도시된 바와 같이, 상기 스토리지 노드 콘택 패드(19)와 전기적으로 연결되는 스토리지 노드(30)가 형성된다.
이때, 상기 언더컷 부위(29)에 의해 상기 스토리지 노드(30)와 비트 라인(24)간에 숏 페일(short fail)이 발생하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 노드 콘택과 비트 라인간의 숏 페일(short fail)을 방지할 수 있는 반도체 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결된 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와 상기 콘택 패드들을 포함하여 상기 제 1 절연막 상에 형성된 제 2 절연막을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 제 2 절연막 상에 상기 제 2 절연막보다 상대적으로 낮은 식각률을 갖는 물질층을 형성하는 단계와; 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드의 표면이 노출될 때까지 상기 제 2 절연막과 물질층을 차례로 식각하여 비트 라인 콘택홀을 형성하는 단계와; 상기 비트 라인 콘택홀을 통해 상기 비트 라인 콘택 패드와 전기적으로 연결되는 비트 라인을 형성하는 단계 및; 상기 비트 라인을 포함하여 상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 콘택홀 형성용 마스크를 사용하여 상기 콘택 패드의 표면이 노출될 때까지 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 스토리지 노드 콘택홀을 형성하는 단계 및; 상기 스토리지 노드 콘택홀을 세정하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치는, 반도체 기판 상에 형성된 제 1 절연막과; 상기 제 1 산화막에 의해 서로 절연되어 있는 복수 개의 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와; 상기 제 1 절연막과 스토리지 노드 콘택 패드 상에 형성된 제 2 절연막 및 제 3 절연막과; 상기 제 3 절연막 내에 형성된 비트 라인과; 상기 제 3 절연막과 제 2 절연막을 뚫고 상기 스토리지 노드 콘택 패드와 전기적으로 연결되도록 형성된 스토리지 노드를 포함하되, 상기 비트 라인은 절연막보다 상대적으로 낮은 식각률을 갖는 물질에 의해 완전히 둘러싸여 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결된 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와 상기 콘택 패드들을 포함하여 상기 제 1 절연막 상에 형성된 제 2 절연막을 포함하는 반도체 장치의 제조 방법에 있어서, 비트 라인 콘택 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드의 표면이 노출될 때까지 상기 제 2 절연막을 식각하여 비트 라인 콘택홀을 형성하는 단계와; 상기 비트 라인 콘택홀을 포함하여 상기 제 2 절연막 상에 비트 라인 형성용 도전막과 물질층을 차례로 형성하는 단계와; 비트 라인 콘택 형성용 마스크를 사용하여 상기 물질층과 도전막을 차례로 식각하여 비트 라인을 형성하되, 상기 제 2 절연막의 일부 두께를 함께 식각하는 단계와; 상기 비트 라인과 제 2 절연막의 양측벽에 절연막 스페이서를 형성하는 단계와; 상기 절연막 스페이서를 포함하여 상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 플러그의 표면이 노출될 때까지 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 스토리지 노드 콘택홀을 형성하는 단계 및; 상기 스토리지 노드 콘택홀을 세정하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치는, 반도체 기판 상에 형성된 제 1 절연막과; 상기 제 1 절연막에 의해 서로 절연되어 있는 복수 개의 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와; 상기 제 1 절연막과 스토리지 노드 콘택 패드 상에 형성된 제 2 절연막 및 제 3 절연막과; 상기 제 3 절연막 내에 형성된 비트 라인과; 상기 제 3 절연막과 제 2 절연막을 뚫고 상기 스토리지 노드 콘택 패드와 전기적으로 연결되도록 형성된 스토리지 노드를 포함하되, 상기 비트 라인과 제 2 산화막의 양측벽에 절연막 스페이서가 형성되어 있다.
(작용)
도 4f 및 도 6b를 참조하면, 본 발명의 제 1 실시예에 따른 신규한 반도체 장치 및 그의 제조 방법은, 제 1 절연막 상에 형성된 제 2 절연막 상에 제 2 절연막보다 상대적으로 낮은 식각률을 갖는 물질층이 형성된다. 비트 라인 콘택홀 형성용 마스크를 사용하여 비트 라인 콘택 패드의 표면이 노출될 때까지 제 2 절연막과 물질층을 차례로 식각함으로써 비트 라인 콘택홀이 형성된다. 그런 후, 비트 라인 콘택홀을 통해 상기 비트 라인 콘택 패드와 전기적으로 연결되는 비트 라인이 형성된다. 그리고, 비트 라인 콘택 형성용 마스크를 사용하여 비트 라인 콘택 패드의 표면이 노출될 때까지 제 2 절연막을 식각함으로써 비트 라인 콘택홀이 형성된다. 비트 라인 콘택홀을 포함하여 제 2 절연막 상에 비트 라인 형성용 도전막과 물질층이 차례로 형성된다. 비트 라인 콘택 형성용 마스크를 사용하여 물질층과 도전막을 차례로 식각하여 비트 라인을 형성하되, 이때, 제 2 절연막의 일부 두께가 함께 식각된다. 그리고 나서, 비트 라인과 제 2 절연막의 양측벽에 절연막 스페이서가 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 비트 라인을 산화막보다 상대적으로 식각률이 낮은 질화막으로 완전히 둘러싸도록 하고, 비트 라인 스페이서를 비트 라인과 산화막의 양측벽에까지 형성함으로써, 스토리지 노드 콘택홀의 세정 후 비트 라인 도전막의 일부가 노출되는 것을 방지하여 비트 라인과 스토리지 노드와의 숏 페일을 방지할 수 있다.
(제 1 실시예)
이하, 도 3a 내지 도 3f, 도 4a 내지 도 4f 그리고, 도 5a 내지 도 5f를 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 4a 내지 도 4f 및 도 5a 내지 도 5f에 있어서, 도 3a 내지 도 3f에 도시된 반도체 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
본 발명의 제 1 실시예에 따른 반도체 장치는, 반도체 기판(100)에 제 1 산화막(107)에 의해 서로 절연되어 있는 복수 개의 스토리지 전극 패드(109)가 형성되어 있다. 상기 제 1 산화막(107)과 스토리지 전극 패드(109) 상에 제 2 산화막(112)과 제 3 산화막(116)이 형성되어 있다. 상기 제 3 산화막(116) 내에 비트 라인(114)이 형성되어 있다. 상기 비트 라인(114)은 산화막보다 상대적으로 낮은 식각률을 갖는 물질에 의해 완전히 둘러싸여 있다. 상기 제 3 산화막(116)과 제 2 산화막(112)을 뚫고 상기 스토리지 노드 콘택 패드(109)와 전기적으로 연결되는 스토리지 노드가 형성되어 있다.
상기 반도체 장치의 제조 방법은 다음과 같다.
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 A-A' 라인을 따라 절취한 단면도이고, 도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 B-B' 라인을 따라 절취한 단면도이다. 그리고, 도 5a 내지 도 5f는 본 발명의 제 1 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 C-C' 라인을 따라 절취한 단면도이다.
도 3a 및 도 4a 그리고, 도 5a를 참조하면, 본 발명의 반도체 장치의 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막(101)이 형성된다.
상기 반도체 기판(100) 상에 게이트 산화막(102)을 사이에 두고 도 3a에 도시된 바와 같이, 게이트 전극 형성용 도전막(104a)이 형성된다. 상기 도전막(104a)은 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다. 상기 도전막(104a) 상에 질화막(104b)이 형성된다. 그리고 나서, 게이트 전극 형성용 마스크를 사용하여 상기 질화막(104b)과 도전막(104a)을 차례로 식각함으로써 게이트 전극층(104) 즉, 워드 라인이 형성된다.
다음에, 상기 게이트 전극층(104)을 포함하여 상기 반도체 기판(100) 상에 질화막(105)이 형성된다. 상기 질화막(105)을 에치 백(etch back) 공정으로 전면 식각함으로써 상기 게이트 전극층(104)의 양측벽에 게이트 전극 스페이서(105)가 형성된다. 상기 게이트 전극 스페이서(105)는 상기 도전막(104a)의 절연을 위해 형성된다.
도 3b에 있어서, 상기 게이트 전극층(104)의 질화막(104b) 상부 표면과 스페이서(105)를 포함하여 상기 반도체 기판(100) 상에 질화막(106)이 형성된다. 상기 질화막(106)은 후속 공정에서 산화막의 식각시 상기 소자 격리막(101)을 보호하기 위한 막으로 사용된다. 상기 게이트 전극층(104)을 포함하여 질화막(106) 상에 도 3b 및 도 4b 그리고, 도 5b에 도시된 바와 같이, 층간 절연을 위한 제 1 산화막(107)이 형성된다. 패드 형성용 마스크를 사용하여 상기 제 1 산화막(107)과 질화막(106)을 차례로 식각함으로써 제 1 오프닝이 형성된다.(도면에 미도시)
상기 제 1 오프닝을 도전 물질로 채움으로써 반도체 기판(100)과 전기적으로 연결되는 스토리지 노드 콘택 패드(109)와 비트 라인 콘택 패드(110)가 동시에 형성된다. 상기 콘택 패드들(109 및 110)은 상기 제 1 산화막(107)에 의해서 전기적으로 절연되어 있다.
도 3c 및 도 4c 그리고, 도 5c를 참조하면, 상기 스토리지 노드 콘택 패드(109)와 비트 라인 콘택 패드(110)를 포함하여 상기 제 1 산화막(107) 상에 절연을 위한 제 2 산화막(112)이 형성된다. 이후에, 상기 제 2 산화막(112) 상에 상기 제 2 산화막(112)보다 상대적으로 낮은 식각률을 갖는 질화막(113)이 형성된다. 상기 질화막(113')은 SiN막과 SiON막 중 어느 하나이다.
비트 라인 콘택홀 형성용 마스크를 사용하여 상기 질화막(113)과 제 2 산화막(112)을 차례로 식각함으로써 도 5c와 같이, 비트 라인 콘택홀이 형성된다. 그런 후에, 상기 비트 라인 콘택홀을 포함하여 상기 질화막(113) 상에 비트 라인 형성용 도전막(114a)과 질화막(114b)이 차례로 형성된다. 상기 도전막(114a)은 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다.
다음에는, 비트 라인 형성용 마스크를 사용하여 상기 질화막(114b)과 도전막(114a)을 차례로 식각함으로써 상기 비트 라인 콘택 패드(110)와 전기적으로 연결되는 비트 라인(114)이 형성된다. 상기 비트 라인(114)을 포함하여 상기 제 2 산화막(112) 상에 질화막(115)이 형성된다. 상기 질화막(115)이 에치 백 공정으로 전면 식각되어 도 4c 및 도 5c에 도시된 바와 같이, 상기 비트 라인(114)의 양측벽에 비트 라인 스페이서(115)가 형성된다. 따라서, 상기 도전막(114a)은 질화막들(113 및 114b 그리고, 115)로 둘러싸이게 된다. 상기 질화막들(114b 및 115)은 SiN막과 SiON막 중 어느 하나이다.
도 3d 및 도 4d 그리고, 도 5d에 있어서, 상기 비트 라인(114)을 포함하여 상기 제 2 산화막(112) 상에 제 3 산화막(116)이 형성된다. 스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(109)의 표면이 노출될 때까지 상기 제 3 산화막(116)과 제 2 산화막(112)을 차례로 식각함으로써 스토리지 노드 콘택홀(118)이 형성된다.
상기 스토리지 노드 콘택홀(118)을 세정하면 도 3e 및 도 4e 그리고, 도 5e에 도시된 바와 같이, 상기 제 2 산화막(112)과 제 3 산화막(116)의 일부가 식각되어 비트 라인(114)의 스페이서(115)가 상기 콘택홀(118) 내부에 노출되게 된다. 이때, 상기 질화막들(113 및 114b 그리고, 115)은 상기 제 2 산화막(112)보다 상대적으로 낮은 식각률을 갖기 때문에 거의 제거되지 않는다.
마지막으로, 도 3f 및 도 4f를 참조하면, 상기 콘택홀(118)을 포함하여 상기 제 3 산화막(116) 상에 스토리지 노드 형성용 도전막이 형성된다. 스토리지 노드 형성용 마스크를 사용하여 상기 도전막을 식각함으로써 상기 스토리지 노드 콘택 패드()와 전기적으로 연결되는 스토리지 노드(120)가 형성된다.
상술한 바와 같이, 상기 스토리지 노드 콘택홀(118)의 세정시에 제 2 산화막(112)의 일부가 제거되어도 상기 비트 라인(114)의 도전막(114a)은 상기 질화막들(113 및 114b 그리고, 115)에 의해서 둘러싸여 있기 때문에 상기 스토리지 노드(120)와 전기적으로 절연된다.
(제 2 실시예)
이하, 도 6a 내지 도 6c를 참조하여 본 발명의 제 2 실시예를 상세히 설명한다.
본 발명의 제 2 실시예에 따른 반도체 장치는, 반도체 기판(100)에 제 1 산화막(107)에 의해 서로 절연되어 있는 복수 개의 스토리지 전극 패드(109)가 형성되어 있다. 상기 제 1 산화막과 스토리지 전극 패드(109) 상에 제 2 산화막(112)과 제 3 산화막(116)이 형성되어 있다. 상기 제 3 산화막(116) 내에 비트 라인(114)이 형성되어 있다. 상기 비트 라인(114)과 제 2 산화막(112)의 양측벽에 스페이서(115)가 형성되어 있다. 상기 제 3 산화막(116)과 제 2 산화막(112)을 뚫고 상기 스토리지 노드 콘택 패드(109)와 전기적으로 연결되는 스토리지 노드(120)가 형성되어 있다.
상기 반도체 장치의 제조 방법은 다음과 같다.
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 도 1의 점선들 A-A', B-B' 그리고, C-C'을 따라 각각 절취한 반도체 장치의 단면도이다.
도 6a 내지 도 6c를 참조하면, 본 발명의 반도체 장치의 제조 방법은, 스토리지 노드 콘택 패드(119)와 비트 라인 콘택 패드(120)를 형성하는 공정까지는 제 1 실시예에서 서술한 바와 같으므로 생략한다.
도 6b 및 도 6c에 있어서, 상기 스토리지 노드 콘택 패드(119)와 비트 라인 콘택 패드(120)를 포함하여 상기 제 1 산화막(107) 상에 소정 두께의 제 2 산화막(112)이 형성된다. 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드(120)의 표면이 노출될 때까지 상기 제 2 산화막(112)을 식각함으로써 비트 라인 콘택홀이 형성된다.
다음에, 상기 비트 라인 콘택홀을 포함하여 상기 제 2 산화막(112) 상에 비트 라인 형성용 도전막(114a)과 질화막(114b)이 차례로 형성된다. 상기 도전막(114a)은 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다. 비트 라인 형성용 마스크를 사용하여 상기 질화막(114b)과 도전막(114a)을 차례로 식각함으로써 상기 비트 라인 콘택 패드(110)와 전기적으로 연결되는 비트 라인(114)이 형성된다. 상기 질화막(114b)은 SiN막과 SiON막 중 어느 하나이다.
여기서, 상기 질화막(114b)과 도전막(114a)의 식각시 상기 제 2 산화막(112)의 일부 두께가 함께 식각된다. 즉, 상기 제 2 산화막(112)의 식각시에는 EPD(end point detection)와 무관하게 식각 시간을 과다하게 주어 충분히 식각되도록 한다. 상기 일부 두께는 500Å 이상의 두께를 갖는다.
상기 비트 라인(114)을 포함하여 상기 제 2 산화막(112) 상에 질화막(115)이 형성된다. 상기 질화막(115)은 SiN막과 SiON막 중 어느 하나이다. 상기 질화막(115)을 에치 백 공정으로 전면 식각함으로써 상기 비트 라인 (114)의 양측벽과 제 2 산화막(112)의 양측벽에 비트 라인 스페이서(115)가 형성된다. 상기 비트 라인 스페이서(115)의 길이는 상기 비트 라인 (114)의 두께에 상기 제 2 산화막(112)의 식각된 일부 두께를 더한 만큼의 길이를 갖는다.
다음에는, 상기 비트 라인(114)을 포함하여 상기 제 2 산화막(112) 상에 제 3 산화막(116)이 형성된다. 스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드(109)의 표면이 노출될 때까지 상기 제 3 산화막(116)과 제 2 산화막(112)을 차례로 식각함으로써, 도 6a 및 도 6b에 도시된 바와 같이, 스토리지 노드 콘택홀(118)이 형성된다.
그리고 나서, 상기 스토리지 노드 콘택홀(118)이 세정된다. 이때, 상기 제 2 산화막(112)은 상기 스페이서(115) 아래의 일부분이 제거된다. 마지막으로, 상기 스토리지 노드 콘택홀(118)을 포함하여 상기 제 3 산화막(116) 상에 스토리지 노드 형성용 도전 물질이 형성된다. 스토리지 노드 형성용 마스크를 사용하여 상기 도전 물질을 식각함으로써, 상기 스토리지 노드 콘택 패드(109)와 전기적으로 연결되는 스토리지 노드(120)가 형성된다.
여기서, 상기 스페이서(115)가 비트 라인(114)의 양측벽 뿐만 아니라 상기 제 2 산화막(112)의 양측벽에까지 형성되어 있기 때문에 세정시 비트 라인 도전막(114a)까지 상기 제 2 산화막(112)이 제거되지 않는다. 따라서, 상기 비트 라인(114)은 상기 스토리지 노드(120)와 절연되어 있다.
본 발명은, 비트 라인을 산화막보다 상대적으로 식각률이 낮은 질화막으로 완전히 둘러싸도록 하고, 비트 라인 스페이서를 비트 라인과 산화막의 양측벽에까지 형성함으로써, 스토리지 노드 콘택홀의 세정 후 비트 라인 도전막의 일부가 노출되는 것을 방지하여 비트 라인과 스토리지 노드와의 숏 페일을 방지할 수 있는 효과가 있다.
도 1은 일반적인 반도체 메모리 장치의 레이 아웃을 보여주는 도면;
도 2a 내지 도 2c는 도 1의 점선들 A-A', B-B' 그리고, C-C'을 따라 각각 절취한 종래의 반도체 장치의 단면도;
도 3a 내지 도 3f는 본 발명의 제 1 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 A-A' 라인을 따라 절취한 단면도;
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 B-B' 라인을 따라 절취한 단면도;
도 5a 내지 도 5f는 본 발명의 제 1 실시예에 따른 반도체 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 도 1의 C-C' 라인을 따라 절취한 단면도;
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 도 1의 점선들 A-A', B-B' 그리고, C-C'을 따라 각각 절취한 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 14, 104 : 게이트 전극
17, 107 : 제 1 산화막 19, 109 : 스토리지 노드 콘택 패드
20, 110 : 비트 라인 콘택 패드 22, 112 : 제 2 산화막
113 : 질화막 24, 114 : 비트 라인
15, 115 : 비트 라인 스페이서 26, 116 : 제 3 산화막
28, 118 : 스토리지 노드 콘택홀 30, 120 : 스토리지 노드

Claims (11)

  1. 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결된 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와 상기 콘택 패드들을 포함하여 상기 제 1 절연막 상에 형성된 제 2 절연막을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 제 2 절연막 상에 상기 제 2 절연막보다 상대적으로 낮은 식각률을 갖는 물질층을 형성하는 단계와;
    비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드의 표면이 노출될 때까지 상기 제 2 절연막과 물질층을 차례로 식각하여 비트 라인 콘택홀을 형성하는 단계와;
    상기 비트 라인 콘택홀을 통해 상기 비트 라인 콘택 패드와 전기적으로 연결되는 비트 라인을 형성하는 단계 및;
    상기 비트 라인을 포함하여 상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 장치의 제조 방법은,
    스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드의 표면이 노출될 때까지 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 스토리지 노드 콘택홀을 형성하는 단계 및;
    상기 스토리지 노드 콘택홀을 세정하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 물질층은 실리콘 질화막인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 비트 라인은 도전막과 절연막이 적층된 구조를 가지며, 양측벽에 절연막 스페이서를 갖는 반도체 장치의 제조 방법.
  5. 반도체 기판 상에 형성된 제 1 절연막과;
    상기 제 1 산화막에 의해 서로 절연되어 있는 복수 개의 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와;
    상기 제 1 절연막과 스토리지 노드 콘택 패드 상에 형성된 제 2 절연막 및 제 3 절연막과;
    상기 제 3 절연막 내에 형성된 비트 라인과;
    상기 제 3 절연막과 제 2 절연막을 뚫고 상기 스토리지 노드 콘택 패드와 전기적으로 연결되도록 형성된 스토리지 노드를 포함하되,
    상기 비트 라인은 절연막보다 상대적으로 낮은 식각률을 갖는 물질에 의해 완전히 둘러싸여 있는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 절연막 및 제 2 절연막 그리고, 제 3 절연막은 산화막이고, 상기 물질은 실리콘 질화막인 반도체 장치.
  7. 반도체 기판 상에 형성된 제 1 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결된 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와 상기 콘택 패드들을 포함하여 상기 제 1 절연막 상에 형성된 제 2 절연막을 포함하는 반도체 장치의 제조 방법에 있어서,
    비트 라인 콘택홀 형성용 마스크를 사용하여 상기 비트 라인 콘택 패드의 표면이 노출될 때까지 상기 제 2 절연막을 식각하여 비트 라인 콘택홀을 형성하는 단계와;
    상기 비트 라인 콘택홀을 포함하여 상기 제 2 절연막 상에 비트 라인 형성용 도전막과 물질층을 차례로 형성하는 단계와;
    비트 라인 형성용 마스크를 사용하여 상기 물질층과 도전막을 차례로 식각하여 비트 라인을 형성하되, 상기 제 2 절연막의 일부 두께를 함께 식각하는 단계와;
    상기 비트 라인과 제 2 절연막의 양측벽에 절연막 스페이서를 형성하는 단계와;
    상기 절연막 스페이서를 포함하여 상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체 장치의 제조 방법은,
    스토리지 노드 콘택홀 형성용 마스크를 사용하여 상기 스토리지 노드 콘택 패드의 표면이 노출될 때까지 상기 제 3 절연막과 제 2 절연막을 차례로 식각하여 스토리지 노드 콘택홀을 형성하는 단계 및;
    상기 스토리지 노드 콘택홀을 세정하는 단계를 더 포함하는 반도체 장치의 제조 방법
  9. 제 7 항에 있어서,
    상기 물질층과 절연막 스페이서는, 실리콘 질화막인 반도체 장치의 제조 방법
  10. 제 7 항에 있어서,
    상기 제 2 절연막의 식각된 일부 두께는 500Å 이상인 반도체 장치의 제조 방법.
  11. 반도체 기판 상에 형성된 제 1 절연막과;
    상기 제 1 절연막에 의해 서로 절연되어 있는 복수 개의 비트 라인 콘택 패드 및 스토리지 노드 콘택 패드와;
    상기 제 1 절연막과 스토리지 노드 콘택 패드 상에 형성된 제 2 절연막 및 제 3 절연막과;
    상기 제 3 절연막 내에 형성된 비트 라인과;
    상기 제 3 절연막과 제 2 절연막을 뚫고 상기 스토리지 노드 콘택 패드와 전기적으로 연결되도록 형성된 스토리지 노드를 포함하되,
    상기 비트 라인과 제 2 산화막의 양측벽에 절연막 스페이서가 형성되어 있는 반도체 장치.
KR10-1998-0030450A 1998-07-28 1998-07-28 반도체 장치 및 그의 제조 방법 KR100487514B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0030450A KR100487514B1 (ko) 1998-07-28 1998-07-28 반도체 장치 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0030450A KR100487514B1 (ko) 1998-07-28 1998-07-28 반도체 장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20000009813A KR20000009813A (ko) 2000-02-15
KR100487514B1 true KR100487514B1 (ko) 2005-09-02

Family

ID=19545481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0030450A KR100487514B1 (ko) 1998-07-28 1998-07-28 반도체 장치 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR100487514B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010076A (ko) * 1993-09-03 1995-04-26 김주용 반도체소자의 디램셀 제조방법
JPH09260605A (ja) * 1996-03-26 1997-10-03 Oki Electric Ind Co Ltd トランジスタの製造方法とそのトランジスタ
KR20000008404A (ko) * 1998-07-13 2000-02-07 윤종용 반도체 장치의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010076A (ko) * 1993-09-03 1995-04-26 김주용 반도체소자의 디램셀 제조방법
JPH09260605A (ja) * 1996-03-26 1997-10-03 Oki Electric Ind Co Ltd トランジスタの製造方法とそのトランジスタ
KR20000008404A (ko) * 1998-07-13 2000-02-07 윤종용 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
KR20000009813A (ko) 2000-02-15

Similar Documents

Publication Publication Date Title
US5284787A (en) Method of making a semiconductor memory device having improved electrical characteristics
KR100282704B1 (ko) 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device)
KR20000015029A (ko) 반도체 메모리 장치의 콘택 형성 방법
KR19990080562A (ko) 커패시터 및 그의 제조 방법
KR100439034B1 (ko) 누설전류를 방지할 수 있는 반도체 장치의 비트라인구조및 그의 형성방법
KR100398304B1 (ko) 반도체 장치의 제조 방법
KR100258578B1 (ko) 반도체 메모리 장치의 콘택 형성 방법
JP2003023109A (ja) 集積回路メモリ素子及びその製造方法
KR100487514B1 (ko) 반도체 장치 및 그의 제조 방법
KR100285698B1 (ko) 반도체장치의제조방법
KR100303059B1 (ko) 디램셀커패시터의제조방법
KR100906646B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100195234B1 (ko) 반도체장치의 제조방법
KR100289661B1 (ko) 반도체 소자의 제조방법
KR100583640B1 (ko) 디램 셀 커패시터의 제조 방법_
KR100356776B1 (ko) 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
KR20000007644A (ko) 반도체 장치의 제조 방법
KR100505101B1 (ko) 반도체 장치의 콘택 형성 방법
KR100557644B1 (ko) 반도체장치의 캐패시터 제조방법_
KR100268806B1 (ko) 반도체소자및그제조방법
KR100745063B1 (ko) 반도체장치의 랜딩 플러그 제조 방법
KR100744659B1 (ko) 반도체 소자의 비트라인패턴 제조방법
KR20040008622A (ko) 더미 스토리지노드를 구비한 반도체소자의 제조 방법
KR100804147B1 (ko) 커패시터의 형성방법
KR100349345B1 (ko) 반도체 장치의 비트라인 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee