KR100557644B1 - 반도체장치의 캐패시터 제조방법_ - Google Patents

Abstract

본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 스토리지노드와 스토리지노드 플러그 콘택 사이에 스토리지노드패드를 더 형성하는 공정을 이용하여 스토리지노드를 형성함으로써, 스토리지노드의 쓰러짐 및 스토리지노드간의 브릿지(bridge)를 방지할 수 있으며, 추가적으로 셀부와 주변부간의 단차를 줄임과 동시에 비트라인의 용량을 줄일 수 있는 발명에 관한 것이다.

Description

반도체장치의 캐패시터 제조방법

본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 캐패시터에 있어서의 스토리지노드의 쓰러짐을 방지하고, 제조공정을 단순화시키므로써 고집적 반도체소자에 적합하도록한 스토리지노드를 구비한 반도체장치의 캐패시터 제조방법에 관한 것이다.

종래기술에 따른 반도체장치의 캐패시터 제조방법을 도 1 내지 도 5 를 참조하여 설명하면 다음과 같다.

도 1 는 종래기술에 따른 캐패시터의 스토리지노드용 전도체를 형성한 단면도이며, 도 2 는 종래기술에 따른 캐패시터의 스토리지노드사이에 재매립산화막(Refilling Oxide)을 증착한 단면도이다.

또한, 도 3 은 종래기술에 따른 재매립산화막을 부분식각하여 스토리지노드용 전도체층을 개구시킨 상태의 단면도이며, 도 4 는 종래기술에 따른 스토리지노드용 전도체를 전면식각하여 셀간을 절연시킨 상태의 단면도이다.

그리고, 도 5 는 종래기술에 따른 재매립산화막과 스토리지노드용 산화막을 제거한후의 단면도이다.

종래기술에 따른 반도체장치의 캐패시터는, 먼저 도 1 에 도시된 바와같이, 실리콘기판(1)상에 제1층간절연막(2)을 형성한후 이를 패터닝하여 플러그콘택홀(3)을 형성한다.

그다음, 상기 플러그콘택홀(3)내에 전도성 물질을 증착하여 플러그콘택(4)을 형성한다.

이어서, 전체 구조의 상부에 절연막(5)과, 비트라인전도체층(6)과, 비트라인상부절연층(7) 및 질화막으로 된 비트라인스페이서(8)을 순차적으로 적층한다.

그다음, 상기 전체구조의 상부에 전하저장전극형성을 위한 절연물질을 증착하여 제2 층간절연막(9)을 형성한다.

이어서, 상기 제2층간절연막(9)을 선택적으로 제거하여 상기 플러그콘택(4)의 상부면의 일부를 노출시킨다.

그다음, 상기 플러그콘택(4)을 포함한 전체구조의 노출된 표면상에 스토리지노드용 다결정실리콘층(10)을 형성한다.

이어서, 도 2 에 도시된 바와같이, 상기 다결정실리콘층(10)상에 스토리지노드용 재매립산화막(refilling oxide)(11)을 형성한다.

그다음, 도 3 에 도시된 바와같이, 상기 스토리지노드용 재매립산화막(11)을 전면식각을 통해 일부분을 제거한다.

이어서, 도 4 에 도시된 바와같이, 상기 부분적으로 남아 있는 재매립산화막(11a)과 다결정실리콘층(10)의 일부분을 다시 선택적으로 식각한다.

그다음, 도 5 에 도시된 바와같이, 상기 식각공정을 통해 남아 있는 재매립산화막(11b)과 함께 제2층간절연막(9)을 완전히 제거하여 다결정실리콘층(10a)으로 된 스토리지노드를 완성한다.

상기한 바와같이, 종래기술에 따른 캐패시터 제조방법에 있어서는 다음과 같은 문제점이 있다.

종래기술에 있어서는, 도면에는 도시하지 않았지만, 플러그패드(Plug Pad)위에 스토리지노드를 형성하는 경우에 플러그패드개구영역이 매우 좁아 스토리지노드형성을 위한 마스크 작업시 정렬(Align)에 어려움이 따른다.

또한, 플러그패드위 상부까지 식각하는데 어려움이 있으며, 스토리지노드 형성후 스토리지노드간의 격리(Isolation)을 위하여 실시하는 식각공정에서 내부의 단락을 방지하기 위하여 재매립산화막(Refilling Oxide)를 증착하고 이를 부분적으로 남기고 나서 식각을 하는 방법이 있다.

그러나, 이는 공정의 복잡화로 인하여 반도체소자 생산의 수율을 낮추는 원인이 되고 있다.

또한, 상기 공정후 다시 재매립산화막을 제거하는 과정에서 스토리지노드를 형성하기 위한 셀지역에서의 산화막까지 제거가 되므로 스토리지노드가 쓰러지고(Collapse), 이로 인해 스토리지노드간의 브릿지(Bridge)가 발생하여 반도체소자 불량의 큰 원인이 되고 있다.

이와 같이, 종래의 발명은 공정이 복잡할 뿐만 아니라 비트라인스페이서에 질화막(Nitride)를 사용해야 하는 단점이 있어 비트라인의 캐패시턴스(Capacitance)가 증가하는 문제가 있다.

또한, 주변(Peri) 지역에 남아 있는 질화막(Nitride)은 후속 공정에서 열스트레스(Thermal Stress)를 받아 크랙(Crack)의 염려가 있으므로 제거해야 하는 문제가 있다.

이에, 본 발명은 상기 종래기술의 제반 문제점을 해소하기 위하여 안출한 것으로서, 캐패시터의 스토리지노드가 쓰러지는 것을 방지하고, 공정을 단순화시킬 수 있는 반도체장치의 캐패시터 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명의 다른 목적은 캐패시터 특성의 안정화를 통해 제품의 수율을 향상시키므로써 생산성을 증가시킬 수 있는 반도체장치의 캐패시터 제조방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은, 실리콘기판을 제공하는 공정과;

상기 실리콘기판상에 제1층간절연막을 형성하고 이를 선택적으로 패터닝하여 플러그콘택홀을 형성하는 공정과;

상기 플러그콘택홀내에 플러그콘택을 형성하는 공정과;

상기 전체구조의 상부에 절연물질과 비트라인용 전도체층과 상부절연층을 순차적으로 형성하고 상기 플러그콘택이 노출되도록 이들을 선택적으로 제거하여 절연층과 비트라인 및 비트라인상부절연층을 형성하는 공정과;

상기 절연층과 비트라인 및 비트라인상부절연층의 측면에 비트라인스페이서를 형성하는 공정과;

전체 구조의 노출된 표면상에 제1다결정실리콘층을 형성하고, 그 상부에 스토리지노드패드용 마스크로 제1감광막패턴을 형성하는 공정과;

상기 제1감광막패턴을 마스크로 상기 제1다결정실리콘층을 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 제1다결정실리콘층패턴을 형성하는 공정과;

상기 제1감광막패턴을 제거하고, 전체구조의 노출된 표면상에 제2 층간절연막을 형성하고 그 상부에 스토리지노드용 마스크로 제2감광막패턴을 형성하는 공정과;

상기 제2감광막패턴을 마스크로 상기 제2층간절연막을 노광 및 현상공정을 진행한 후 이를 선태적으로 제거하여 상기 제1다결정실리콘층패턴을 노출시키는 콘택홀을 형성하는 공정과;

상기 제2감광막패턴을 제거하고, 상기 콘택홀을 포함한 상기 제2층간절연막의 노출된 표면상에 제2다결정실리콘층을 형성하는 공정과;

상기 제2다결정실리콘층을 전면건식식각공정에 의해 선택적으로 제거하여 제2다결정실리콘층패턴을 형성하는 공정을 포함하여 구성됨을 그 특징으로한다.

본 발명의 기술적 원리는 간단한 공정으로 스토리지노드가 그 스노리지노드 플러그 콘택과 자동으로 연결되도록 하고, 스토리지노드 형성을 위한 산화막이 셀 지역에서는 남아 있게 되어 스토리지노드가 무너지는 것을 방지하는 것이다.

이하, 본 발명에 따른 반도체장치의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 6 내지 도 13 는 본 발명에 따른 반도체장치의 캐패시터에 있어서의 스토리지노드 형성 공정도이다.

본 발명에 따른 반도체장치의 캐패시터는, 도 6 에 도시된 바와같이, 종래와 동일한 공정을 통해 형성하되, 먼저 실리콘기판(21)상에 제1층간절연막(22)을 형성한후 이를 패터닝하여 플러그콘택홀(23)을 형성한다.

그다음, 상기 플러그콘택홀(23)내에 전도성 물질을 증착하여 플러그콘택(24)을 형성한다.

이어서, 전체 구조의 상부에 절연물질층과 전도체층 및 상부절연층을 순차적으로 적층한다.

또한, 순차적인 적층공정후 상기 플러그콘택(24)이 노출되도록 이 층들을 선택적으로 패터닝하여 절연층(25)과, 비트라인전도체층(26)과, 비트라인상부절연층(27)을 순차적으로 형성한다.

그다음, 도 7 에 도시된 바와같이, 상기 절연층(25)과, 비트라전도체층(26)과 비트라인상부절연층(27)의 측면에 질화막 또는 산화막을 사용하여 비트라인스페이서(28)을 형성한다.

이어서, 도 8 에 도시된 바와같이, 상기 전체 구조의 노출된 표면상에 스토리지노드패드용 제1다결정실리콘층(29)을 형성한다.

그다음, 상기 제1다결정실리콘층(29)상에 스토리지노드패드부분을 제외한 나머지 부분을 노출시키는 제1감광막패턴(30)을 형성한다. 이때, 스토리지노드패드부분은 비트라인상부절연층(27)과 소정부분 오버랩되도록 한다.

이어서, 도 9 에 도시된 바와같이, 상기 제1감광막패턴(30)을 스토리지노드패드용 마스크로 이용하여 상기 제1다결정실리콘층(29)을 노광 및 현상공정을 진행한후 이를 선택적으로 제거하므로써 스토리지노드패드(29a)를 형성한다.

그다음, 상기 제1감광막패턴(30)을 제거하고, 전체 구조의 노출된 표면상에 스토리지노드 형성용 제2층간절연막(31)을 형성한다.

이때, 상기 제2층간절연막(31)의 물질로는 BPSG, PSG, PE-USG 중에서 어느 하나를 선택적으로 사용한다.

이어서, 도 10 에 도시된 바와같이, 상기 제2층간절연막(31)상에 스토리지노드용 마스크로 사용하기 위한 제2감광막패턴(32)을 형성한다.

그다음, 도 11 에 도시된 바와같이, 상기 제2감광막패턴(32)을 스토지노드용 마스크로 사용하여 상기 제2층간절연막(31)을 노과 및 현상공정을 진행한후 이를 선택적으로 제거하므로써 상기 스토리지노드패드(29a)를 노출시키는 스토리지노드 콘택홀(33)을 형성한다.

이어서, 도 12 에 도시된 바와같이, 상기 제2감광막패턴(32)을 제거하고, 상기 스토리지노드콘택홀(33)을 포함한 상기 제 2 층간절연막(31)의 노출된 표면상에 스토리지노드용 제 2 다결정실리콘층(34)을 형성한다.

그다음, 도 13 에 도시된 바와같이, 상기 스토리지노드용 제 2 다결정실리콘층(34)을 셀과 셀간의 절연을 위하여 전면 건식식각공정을 진행하여 스토리지노드(34a)를 형성한다.

이때, 상기 제 2 다결정실리콘층(34)의 전면건식식각공정후에 캐패시터의 용량을 증가시키기 위해 스토리지노드용 제2층간절연막을 전부 식각하여 스토리지노드의 면적을 증가시키는 방법을 사용할 수도 있다.

상기에서 설명한 바와같이, 본 발명에 따른 반도체장치의 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.

본 발명에 있어서는 스토리지노드와 플러그콘택사이의 접촉이 용이하게 되며, 스토리지노드 형성을 위한 스토리지노드 마스크작업에서 스토리지노드패드위에 정렬하는데 공정상의 마진(Margin)이 증가된다.

또한, 스토리지노드 형성을 위한 식각작업에서 질화막을 이용한 자기정렬(Self Align)방식을 이용한 콘택식각방법을 사용하지 않고서도 반도체소자의 고집적화가 가능하다.

그리고, 스토리지노드 형성을 위한 공정이 완료된 후에도 제2층간절연막이 스토리지노드로 작용하는 이외의 부분에는 남아 있게 됨으로써 스토리지노드의 무너지는 (Collapse) 문제를 미연에 방지할 수 있다.

한편, 셀과 주변부간의 단차를 줄일 수가 있어, 셀과 셀의 절연을 위한 식각시에 스토리지노드의 내부를 보호하기 위한 층의 증착과 그 층의 부분식각공정의 생략이 가능하므로 공정이 단순화된다.

또한, 캐패시터 특성의 안정화를 통하여 제품의 수율을 향상시킬 수 있으므로 생산성을 높일 수 있으며, 금속배선 형성이 용이해진다.

도 1 는 종래기술에 따른 캐패시터의 스토리지노드용 전도체를 형성한 단면도,

도 2 는 종래기술에 따른 캐패시터의 스토리지노드사이에 재매립산화막(Refilling Oxide)을 증착한 단면도,

도 3 은 종래기술에 따른 재매립산화막을 부분식각하여 스토리지노드용 전도체를 개구시킨 상태의 단면도,

도 4 는 종래기술에 따른 스토리지노드용 전도체를 전면식각하여 셀간을 절연시킨 상태의 단면도,

도 5 는 종래기술에 따른 재매립산화막과 스토리지노드용 산화막을 제거한후의 단면도,

도 6 내지 도 13 는 본 발명에 따른 반도체장치의 캐패시터에 있어서의 스토리지노드 형성공정도이다.

<도면의 주요부분에 대한 부호 설명>

1,21 : 실리콘 기판 2.22 : 제1층간절연층

3,23 : 플러그콘택홀 4,24 : 플러그콘택

5,25 : 절연층 6,26 : 비트라인전도체층

7,27 : 비트라인상부절연층 8,28 : 비트라인 스페이서

9 : 제2층간절연층 10.10a : 다결정실리콘층

11,11a,11b : 재매립산화막

29 : 제1다결정실리콘층 29a : 스토리지노드패드

30 : 제1감광막패턴 31 : 제2층간절연층

32 : 제2감광막패턴 33 : 스토리지노드콘택홀

34 : 제2다결정실리콘층 34a : 스토리지노드

Claims (6)

1. 실리콘기판을 제공하는 공정과;

   상기 실리콘기판상에 제1층간절연막을 형성하고 이를 선택적으로 패터닝하여 플러그콘택홀을 형성하는 공정과;

   상기 플러그콘택홀내에 플러그콘택을 형성하는 공정과;

   상기 전체구조의 상부에 절연물질과 비트라인용 전도체층과 상부절연층을 순차적으로 형성하고 상기 플러그콘택이 노출되도록 이들을 선택적으로 제거하여 절연층과 비트라인 및 비트라인상부절연층을 형성하는 공정과;

   상기 절연층과 비트라인 및 비트라인상부절연층의 측면에 비트라인스페이서를 형성하는 공정과;

   전체 구조의 노출된 표면상에 제1다결정실리콘층을 형성하고, 그 상부에 스토리지조드패드용 마스크로 제1감광막패턴을 형성하는 공정과;

   상기 제1감광막패턴을 마스크로 상기 제1다결정실리콘층을 노광 및 현상공정을 진행한후 이를 선택적으로 제거하여 제1다결정실리콘층패턴을 형성하는 공정과;

   상기 제1감광막패턴을 제거하고, 전체구조의 노출된 표면상에 제2 층간절연막을 형성하고 그 상부에 스토리지노드용 마스크로 제2감광막패턴을 영성하는 공정과;

   상기 제2감광막패턴을 마스크로 상기 제2층간절연막을 노광 및 현상공정을 진행한 후 이를 선택적으로 제거하여 상기 제1다결정실리콘층패턴을 노출시키는 콘택홀을 형성하는 공정과;

   상기 제2감광막패턴을 제거하고, 상기 콘택홀을 포함한 상기 제2층간절연막의 노출된 표면상에 제2다결정실리콘층을 형성하는 공정과;

   상기 제2다결정실리콘층을 전면건식식각공정에 의해 선택적으로 제거하여 제2다결정실리콘층패턴을 형성하는 공정을 포함하여 구성되는 것을 특징으로하는 반도체장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 비트라인스페이서로는 질화막 또는 산화막을 사용하는 것을 특징으로하는 반도체장치의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   제1다결정실리콘층패턴은 스토리지노드패드로 사용하며, 스토리지노드패드의 상부가 비트라인상부절연층과 오버랩되는 것을 특징으로하는 반도체장치의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   제2다결정실리콘층패턴은 스토리지노드로 사용하는 것을 특징으로하는 반도체장치의 캐패시터 제조방법.
5. 제 1 항에 있어서,

   제2층간절연막은 BPSG, PSG 또는 PE-USG 중에서 하나를 선택적으로 사용하는 것을 특징으로하는 반도체장치의 캐패시터 제조방법.
6. 제 1 항에 있어서,

   상기 제2단결정실리콘층의 전면시각공정후 남아 있는 제2 층간절연층부를 전부 식각하는 공정을 더 포함하는 것을 특징으로하는 반도체장치의 캐시패시터 제조방법.