JPH08162616A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は充分なキャパシタ容量を確保し、プレ
ート電極の配線抵抗を減少させノイズ問題を緩和させる
とともに、プレート電極とビット線接続路との間の耐圧
が充分確保できるメモリセル構造を提供する。 【構成】スタック型キャパシタとＭＯＳトランジスタか
らなるＤＲＡＭセルにおいて、ビット線コンタクト１３
上部にキャパシタの蓄積電極９と同様のパッド１５を形
成してビット線接続路１４ｐを構成し、キャパシタのプ
レート電極１１の少なくとも表面部とビット線接続路１
４ｐとは、キャパシタ絶縁膜１０とこれよりもビット線
接続路側に形成されたキャパシア絶縁膜以外の他の絶縁
膜１６との少なくとも２層の絶縁膜によって絶縁されて
いることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特にトランジスタとキャパシタからなるメモリセルを有
するダイナミック型の半導体記憶装置（ＤＲＡＭ）に関
する。

【０００２】

【従来の技術】ＤＲＡＭなどの半導体記憶装置は、微細
加工技術の進歩により、高集積化の一途を辿り、これに
伴い情報（電荷）を蓄積するキャパシタの面積も微細化
が進められている。キャパシタ面積の微細化に伴い、キ
ャパシタ容量が減少し、この結果メモリ内容が誤って読
み出されたり、あるいはα線等によりメモリ内容が破壊
されるソフトエラー等が問題になっている。

【０００３】このような問題を解決し、高集積化、大容
量化を図る為の方法の１つとして、ＭＯＳキャパシタを
メモリセル領域上に積層し、このキャパシタの１電極と
半導体基板上に形成されたトランジスタの１電極とを導
通させることにより、実質的にキャパシタの占有面積を
拡大し、ＭＯＳキャパシタの静電容量を増大させるよう
にした積層型メモリセルと呼ばれるメモリセル構造が提
案されている。

【０００４】このような積層型のキャパシタでは、電荷
蓄積層である蓄積電極を素子分離領域の上まで拡大する
ことができ、また蓄積電極の膜厚を厚くしてその側壁を
キャパシタ面積の一部として使用できることから、キャ
パシタ容量を平面だけで構成した場合の数倍に高めるこ
とができる。

【０００５】しかしながら、このような積層型メモリセ
ル構造のＤＲＡＭにおいても、高集積化に伴う素子の微
細化が進むにつれて、メモリセル占有面積が縮小され、
充分なキャパシタ容量を確保するためには、蓄積電極の
実効的な高さを高くして側面をキャパシタとして利用す
ることが要求される。このために、キャパシタの上部に
形成される上層配線と半導体基板上の下層配線とを接続
するための配線コンタクトを深く形成しなければなら
ず、コンタクトホールの形成が困難になったり、オーバ
ーエッチングにより下層配線周辺のショートが起き易く
なる等の問題があった。

【０００６】このため図１３に示すように蓄積電極と同
一工程で形成した導体層からなるパッドもしくはプラグ
型の電極を、コンタクト形成領域に形成（この図ではビ
ット線コンタクト部）するようにした提案がある。図１
３はＭＯＳトランジスタと積層型キャパシタからなるＤ
ＲＡＭメモリセル２ビット分を示したものである。図に
おいて（ａ）は模式的な平面図で、工程で使用するマス
ク図面を重ね合わせてレイアウト関係を示したものであ
り、（ｂ）は（ａ）の矢視Ａ−Ａ’線に沿った断面図で
ある。素子分離領域１０２によって囲まれた半導体基板
１０１の表面の素子領域１０３にはゲート絶縁膜１０４
を介してゲート電極１０５が形成されている。ゲート電
極１０５の両側の基板表面には基板１０１とは反対の導
電型の拡散層１０６が形成され、ソース、ドレイン領域
を形成している。ゲート電極１０５は層間絶縁膜１０７
で保護され、ソース、ドレイン領域と共にトランジスタ
を形成している。

【０００７】ソース、ドレイン領域の一方はキャパシタ
の蓄積電極とのコンタクト領域となっており、その上に
は箱型の電荷蓄積層１０９が形成されている。ソース、
ドレイン領域の他方はビット線とのコンタクト領域１１
３となっており、その上には蓄積電極１０９と同時に形
成された箱型のプラグ電極１１５が形成されている。蓄
積電極１０９の表面からプラグ電極１１５の側面にかけ
てキャパシタ絶縁膜１１０が形成され、その上にプレー
ト電極１１１が形成されている。

【０００８】プレート電極１１１の上には層間絶縁膜１
１２を介してビット線１１４が形成され、層間絶縁膜１
１２に開口されたコンタクトホール内に形成されたビッ
ト線短接続路１１４ｐ’により、プラグ電極１１５と接
続されている。因みにビット線１１４の水平部とビット
線コンタクト１１３の間の垂直配線部をビット線接続路
１１４ｐと定義すると、本例ではビット線接続路１１４
ｐはビット線短接続路１１４ｐ’とプラグ電極１１５と
で構成されている。

【０００９】プレート電極１１１のビット線接続路１１
４ｐ周りはショートを避けるために深く掘り下げられて
いる。この掘り下げ加工の際、プレート電極１１１をプ
ラグ電極１１５から充分に遠ざけようとすると、隣接の
蓄積電極１０９の一部が露出してキャパシタ容量が減少
することがある。

【００１０】また前記プレート電極１１１の掘り下げ加
工の際、図１４に示すように掘り下げが不充分で、プレ
ート電極１１１の表面ががキャパシタ絶縁膜１１０を介
してプラグ電極１１５の下部に接するように加工される
ことも考えられる。この場合プレート電極１１１とプラ
グ電極１１５は薄いキャパシタ絶縁膜１１０によって絶
縁されていることになる。この接触面におけるプレート
電極１１１の表面のエッジ部には電界が集中するので、
ここでキャパシタ絶縁膜の耐圧劣化が生じる可能性があ
る。

【００１１】また図１３のようにビット線コンタクト周
辺でプレート電極１１１を掘り下げ加工し、かつ複数の
ビット線コンタクト１１３が近接して形成される状態に
おいては、この近接によって生じるビット線コンタクト
列を境界にしてプレート電極が分断され、各プレート電
極の配線抵抗が増大しプレート電極内の配線遅延時間が
長くなってしまう。このためプレート電極に誘起された
ノイズが長い時間残留することにより、それぞれの領域
が異なる電位を持つ状態が発生する。このような状態
は、特にＮＡＮＤ型ＤＲＡＭのようなオープンビット線
方式のＤＲＡＭセルの場合において、データの書き込
み、読出し時にプレート電極に大きなノイズを発生し、
これによる誤動作を引き起こす。

【００１２】またプラグ電極１１５とプレート電極１１
１との間の耐圧を薄いキャパシタ絶縁膜１１０で持たせ
る状態では、この耐圧が劣化するとプラグ電極１１５と
プレート電極１１１とがショートすることになり、メモ
リセル部の広い領域で動作不能あるいは動作マージンの
減少を招いたり、消費電力の増大を招くことになる。特
にコンタクトホール側壁のキャパシタ絶縁膜１１０にプ
レート電極１１１が面接触する所よりも、プレート電極
１１１の表面が絶縁膜１１０に接触するエッジ部に電界
が集中し、耐圧が劣化することが予想される。

【００１３】以上のようにスタック型キャパシタを用い
たメモリセル構造には、プレート電極の分断による誤動
作や、プレート電極とビット線接続路における絶縁性の
劣化の可能性があった。

【００１４】

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、その目的とするところはメモリ
セル占有面積のさらなる縮小化に際して、充分なキャパ
シタ容量を確保し、プレート電極の配線抵抗を減少させ
ノイズ問題を緩和させるとともに、プレート電極とビッ
ト線コンタクト部のパッド電極との耐圧が充分確保でき
るメモリセル構造を提供することにある。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に本発明の半導体記憶装置においては、半導体基板と、
この半導体基板上に形成されたゲート電極と、このゲー
ト電極の両側の前記半導体基板表面に形成されたソー
ス、ドレイン領域とを有するＭＯＳトランジスタと、前
記ＭＯＳトランジスタに乗り上げるように隣接して前記
半導体基板上に形成され、前記ＭＯＳトランジスタのソ
ース、ドレイン領域の一方に接続された蓄積電極と、こ
の蓄積電極上に形成されたキャパシタシタ絶縁膜と、こ
のキャパシタ絶縁膜を介して前記蓄積電極に対向して形
成されたプレート電極とからなるキャパシタと、前記半
導体基板上に形成され、前記ＭＯＳトランジスタのソー
ス、ドレイン領域の内前記蓄積電極に接続されない方の
領域に形成されたビット線コンタクトと、少なくとも前
記トランジスタと前記キャパシタを覆うように形成され
た層間絶縁膜と、前記層間絶縁膜上に形成されたビット
線と、前記層間絶縁膜と前記プレート電極を絶縁的に貫
く様に形成され、前記ビット線コンタクトと前記ビット
線とを接続するビット線接続路とを含み、前記プレート
電極の少なくとも前記ビット線接続路側のパターンエッ
ジと前記ビット線接続路とは、前記キャパシタ絶縁膜と
これよりも前記ビット線接続路側に形成された前記キャ
パシタ絶縁膜以外の他の絶縁膜との少なくとも２層の絶
縁膜によって絶縁されていることを特徴としている。

【００１６】また本発明の半導体記憶装置の他の特徴
は、半導体基板と、前記半導体基板上にマトリックス状
に配設されたＭＯＳトランジスタとキャパシタからなる
複数のメモリセルと、前記メモリセルの各々を選択する
複数のビット線と複数のワード線とを有する半導体記憶
装置であって、前記ＭＯＳトランジスタは前記半導体基
板上に形成され前記ワード線に接続されるゲート電極
と、このゲート電極の両側の前記半導体基板表面に形成
されたソース、ドレイン領域とを有し、前記キャパシタ
は前記ＭＯＳトランジスタに乗り上げるように隣接して
前記半導体基板上に形成され、前記ＭＯＳトランジスタ
のソース、ドレイン領域の一方に接続された蓄積電極
と、この蓄積電極上に形成されたキャパシタ絶縁膜と、
このキャパシタ絶縁膜を介して前記蓄積電極に対向して
形成されたプレート電極とからなり、前記ビット線は前
記ＭＯＳトランジスタと前記キャパシタの上に形成され
た層間絶縁膜上に形成され、この層間絶縁膜と前記プレ
ート電極を絶縁的に貫いて形成されたビット線接続路に
よって前記ＭＯＳトランジスタの前記蓄積電極が接続さ
れない方のソース、ドレイン領域に接続され、前記プレ
ート電極は所定領域に形成された複数の前記キャパシタ
に共通に使用され、対応する前記トランジスタを覆い、
対応する前記ビット線接続路を通過させる為に前記ビッ
ト線接続路毎に独立に形成された開口部を有し、その表
面は前記ビット線接続路と前記蓄積電極よりも高い位置
で対向するように形成された一枚板であることである。

【００１７】本発明は前記ビット線がオープンビット方
式で接続された場合、とりわけ前記メモリセルが直列接
続されたＮＡＮＤ型ＤＲＡＭである場合に好ましい効果
が得られる。

【００１８】

【作用】本発明の第１の態様においては、ビット線接続
路とこれに隣接したプレート電極表面のエッジ部とは、
キャパシタ絶縁膜およびこれよりもビット線接続路側に
形成されたキャパシタ絶縁膜以外の他の絶縁膜の２層の
絶縁膜によって絶縁されているので、例えキャパシタ絶
縁膜が絶縁性を失っても、ビット線接続路とプレート電
極とはショートすることはない。従ってビット線接続路
側壁のキャパシタ絶縁膜と接しないようにプレート電極
を形成する必要がなくなるため、プレート電極の掘り下
げを従来より少なくできる。このため隣接の蓄積電極の
１部が露出してしまう心配がない。

【００１９】またこのように従来よりもプレート電極の
掘り下げ量を低減できるため、オープンビット線方式に
見られるようなビット線コンタクトが列状に隣接して形
成される場合でも、各ビット線コンタクト間でプレート
電極が分断されることはなく１枚板に形成できる。これ
によりプレート電極の配線抵抗を増大させることがない
ので、オープンビット線方式で顕著になるプレートノイ
ズのアンバランスによる誤動作を防ぐことができる。

【００２０】また本発明の第２の態様においては、プレ
ート電極がビット線接続路部のみを開口し、ビット線接
続路周辺も厚膜に形成された一枚板状であるので、プレ
ート電極上の電位は場所によらず実質的に一定であり、
オープンビット方式のビット線接続であっても、データ
読みだし、書き込み時の電位変動に基づく誤動作がさら
に発生しにくい。

【００２１】

【実施例】以下、図面を参照しながら実施例を説明す
る。 （実施例１）本発明の第１の実施例に係るＮＡＮＤ型Ｄ
ＲＡＭについて説明する。図１はメモリセル部のレイア
ウトをマスク図面を重ね合わせた形で表現した模式的な
平面図、図２（ａ），（ｂ）は図１の矢視Ａ−Ａ’線、
Ｂ−Ｂ’線にそれぞれ沿った断面図である。ｐ型半導体
基板１上にトレンチ分離領域２により分離されたストラ
イプ状の素子領域３が形成されている。その上にゲート
絶縁膜４を介してトランジスタのゲート電極５が形成さ
れ、これが連続的に延在してワード線となる。ゲート電
極５の両側の基板１表面には、ソース、ドレイン領域と
なるｎ型拡散層６が形成されている。その上にゲート電
極５を覆うように層間絶縁膜７が形成された後、各ソー
ス、ドレイン領域に蓄積電極用コンタクト８が開口され
（図１では□に／が付されている部分）、キャパシタの
蓄積電極９が形成されている。

【００２２】さらに素子領域全体を覆うように形成され
たキャパシタ絶縁膜１０を介してキャパシタのプレート
電極１１が全面に形成されている。プレート電極１１の
上には層間絶縁膜１２が形成され、ビット線コンタクト
１３（図１では□に×が付してある領域）まで貫通する
ビット線コンタクトホール１４ｈが開口されている。コ
ンタクトホール１４ｈの内壁は絶縁膜１６で被覆されて
いる。そして層間絶縁膜１２の上にビット線１４を形成
すると共に、コンタクトホール１４ｈの中にも一体的に
ビット線接続路１４ｐを形成してビット線コンタクト１
３と接続している。ここでビット線接続路１４ｐは、ビ
ット線１４の水平部とビット線コンタクト１３の間の垂
直導体部と定義する。

【００２３】ここではこのようなメモリセルが４個直列
に接続されており、ビット線コンタクトから５つ目のゲ
ート電極は、右隣に同様にして形成された直列接続ユニ
ットとの素子分離のための分離用ワード線５’として働
き、常にそのトランジスタをオフ状態とするようにバイ
アスされている。

【００２４】ここでビット線コンタクトホール１４ｈは
蓄積電極９と同一層で形成されたパッド１５を貫くよう
に形成されており、このコンタクトホール１４ｈの側壁
には前述の側壁絶縁膜１６が窒化シリコン膜等によって
形成されている。一方パッド１５の外壁はキャパシタ絶
縁膜１０を介してプレート電極と接している。ビット線
接続路１４ｐ周りのプレート電極１１の表面は、ショー
トを防止するためにエッチバックされているが、そのエ
ッチバックの量はプレート電極１１の表面のエッジ部分
がパッド側面の比較的上部に位置するように止められて
おり、この部分のプレート電極が充分な膜厚を有し、電
気抵抗が増大しないように考慮されている。このエッチ
バックは図１に１１ｐと表示したマスクを用いて、等方
性エッチングにて行うが、このマスク１１ｐは隣接する
ビット線コンタクト１３上部を連続してエッチバックす
るようにストライプ状に開口されている。隣接するビッ
ト線接続路１４ｐの間は、図２（ｂ）に示すようにプレ
ート電極１１によって充分な厚さで埋められている。

【００２５】この構成ではプレート電極１１とビット線
接続路１４ｐとはキャパシタ絶縁膜１０と側壁絶縁膜１
６の２層によって絶縁分離されていることになる。従っ
て例えばパッド１５外壁部でプレート電極１１とパッド
１５とがショートしてもプレート電極１１とビット線接
続路１４ｐとがショートすることはない。

【００２６】この場合パッド１５はフローティング状態
で、電極としては機能しない。しかしこれがあるため
に、プレート電極１１を形成直後はその表面がほぼ平坦
であり、後にビット線接続路１４ｐが形成される領域の
プレート電極を、ショートを避けるため予めエッチバッ
クする際の加工を容易にしている。さらにビット線コン
タクトホール１４ｈを開ける際に、一度に深く形成せず
パッド１５の上面で一度止めて形成でき、コンタクトホ
ール１４ｈの形成をも容易にしている。

【００２７】つぎにこのメモリセルアレイの製造方法に
ついて図３、図４を参照して説明する。なお両図の
（ａ）、（ｂ）は図１のＡ−Ａ’線、Ｂ−Ｂ’線にそれ
ぞれ沿った断面図に相当し、途中工程の態様を表してい
る。まず比抵抗５Ω・ｃｍ程度のｐ型シリコン基板１の
表面にトレンチ分離層２を形成した後、熱酸化法により
膜厚１０ｎｍ程度の酸化シリコン膜からなるゲート絶縁
膜４を形成する。この後ゲート電極材料としての多結晶
シリコン膜を全面に１５０ｎｍ程度堆積し、リソグラフ
ィ技術および異方性エッチング技術を用いてゲート電極
５をパターニングする。そしてこのゲート電極５をマス
クとしてＡｓもしくはＰイオンをイオン注入し、ソー
ス、ドレイン領域となるｎ型拡散層６を形成し、このソ
ース、ドレイン領域を隣接するもの同士で共有する形で
直列に接続されたＭＯＳトランジスタのアレイを構成す
る。この拡散層６の深さは例えば８０ｎｍ程度とする。

【００２８】この後ゲート絶縁膜の耐圧を向上させるた
めに必要であれば熱酸化を行い、さらにＣＶＤ法により
膜厚５００ｎｍ程度の酸化シリコン層からなる層間絶縁
膜７を全面に堆積し、反応性イオンエッチング（ＲＩ
Ｅ）法により、ｎ型拡散層６上の層間絶縁膜７を除去
し、キャパシタ形成用の蓄積電極コンタクト８を開口す
る。ただしビット線コンタクトが形成される予定のｎ型
拡散層６上の層間絶縁膜７は除去せずにそのままにして
おく。

【００２９】次に全面に多結晶シリコン膜を４００〜１
０００ｎｍ堆積し、これにＰまたはＡｓをドーピング
し、フォトリソグラフィとＲＩＥによりパターン形成し
て蓄積電極９およびパッド１５を形成する。そしてＣＶ
Ｄ法により膜厚１０ｎｍ程度以下の窒化シリコン膜を堆
積した後８００〜９００℃の酸素と塩酸の雰囲気中で３
０分程度酸化し、酸化シリコン膜を形成し、窒化シリコ
ン膜と酸化シリコン膜との２層構造のキャパシタ絶縁膜
１０を形成する。さらにこの上層に多結晶シリコン膜を
堆積し、例えばＰをドーピングしてプレート電極１１を
形成する。

【００３０】続いてフォトリソグラフィ技術および等方
性ドライエッチング技術により、プレート電極１１のビ
ット線コンタクト領域のパッド１５周りをエッチング除
去してパッド１５の上部を露出させる（図３（ａ））。
このとき図３（ｂ）から分かる様に隣接するパッド電極
１５の間はプレート電極１１で埋められた形になってい
る。この時プレート電極１１の表面は、パッド１５の表
面にできるだけ近くなるようにしてプレート電極の膜厚
を厚くすることが望ましい。プレート電極１１は、上か
ら見たとき図５に示すようにパッド１５の部分が開口し
た開口部２２を有する一枚板状になっている。点線２３
で挟まれた領域がエッチバックされた領域である。この
ことはプレート電極１１へ重乗するノイズの影響を削減
する上で重要で、特にＮＡＮＤ型ＤＲＡＭのようなオー
プンビット線方式の構成では、このようにプレート電極
の電位が場所に依らずに一定になる構造が必須である。

【００３１】次に全面に層間絶縁膜１２を形成後、図４
に示すようにビット線コンタクトホール１４ｈを開口
し、ビット線コンタクト１３を形成する。コンタクトホ
ール１４ｈはリソグラフィ技術によりレジストパターン
を形成後、層間絶縁膜１２をＲＩＥでエッチングし、次
にパッド１５を貫く様にＲＩＥでエッチングし、さらに
層間絶縁膜７をもＲＩＥでエッチングして形成する。そ
れぞれの層に最適なエッチング条件を設定できるので、
コンタクトホールの形成が容易になる。

【００３２】この後必要ならば軽く酸化を行った後、シ
リコン窒化膜やシリコン酸化膜等から成る絶縁膜をコン
タクトホール内に堆積する。この絶縁膜をＲＩＥでエッ
チングすることにより、コンタクトホールの側壁に残し
側壁絶縁膜１６とする。その後層間絶縁膜１２の上にビ
ット線１４を堆積し、コンタクトホール１４ｈを埋めて
ビット線接続路１４ｐを形成することにより、図２のメ
モリセル構造が完成する。このとき前記側壁絶縁膜１６
により、パッド１５とビット線接続路１４ｐとが絶縁分
離される。

【００３３】ここでビット線コンタクト部にパッド１５
を使用するのは、プレート電極１１の加工マージンを向
上させるためである。図６はこの理由を説明するための
図で、プレート電極１１の加工のためにレジストマスク
１１ｐを塗布し、パターニングを行った状態を示す。パ
ッド１５があると、図６（ａ）に示すようにプレート電
極１１をパッド１５上で加工することになり、レジスト
マスク１１ｐの膜厚はほぼ一様になっている。これに対
し図６（ｂ）に示す様に、パッドがない場合にはプレー
ト電極１１の開口部でレジストマスク１１ｐの膜厚が厚
くなってしまい、リソグラフィの解像度が落ちてしま
う。これによりパッド１５は、プレート電極１１の形成
およびビット線コンタクトホールの形成を行う上で重要
な役割を果たしている。 （実施例２）次に本発明の第２の実施例に関わるＮＡＮ
Ｄ型ＤＲＡＭのメモリセル構造について説明する。本実
施例は第１の実施例の変形例であり、平面図は第１の実
施例と同じなので省略する。図７（ａ）はビット線に沿
った断面図であり、図７（ｂ）はビット線コンタクト部
においてビット線に直交する方向の断面図である。

【００３４】第１の実施例と同様にパッド１５を貫く様
にビット線コンタクトホール１４ｈを形成するものであ
る。第１の実施例では拡散層６に至るまでコンタクトホ
ール１４ｈを開口してから側壁絶縁膜１６を形成してい
たが、本実施例ではパッド１５を貫いた時点で側壁絶縁
膜を形成しており、酸化工程によりパッド１５の内側壁
に酸化膜１７を形成して、その後側壁膜１８を形成して
いる。側壁膜１８を絶縁膜で形成すれば、ビット線接続
路路１４ｐとプレート電極１１とは、キャパシタ絶縁膜
１０、側壁絶縁膜１７、１８の３層で絶縁されることに
なる。このとき酸化膜１７により充分な耐圧が得られれ
ば側壁膜１８としては絶縁膜でなくてもよく、ドーピン
グした多結晶シリコン等の導電性膜でもかまわない。こ
の場合でもキャパシタ絶縁膜１０を含めた２層の絶縁層
が存在する。

【００３５】このようにビット線コンタクト部の形成に
際しては、種々の変形が考えられ、セルフアライン的に
コンタクトホールを形成したり、第１、第２の実施例を
組み合わせることもできる。 （実施例３）本発明の第３の実施例に関わるＮＡＮＤ型
ＤＲＡＭのメモリセル構造について説明する。本実施例
の平面図は基本的には図１と同様になるので省略する。
図８（ａ）は、ビット線に沿った方向の断面図、図８
（ｂ）はビット線コンタクト領域においてビット線に直
交する方向の断面図である。この実施例の基本的な構成
は実施例１と同様なので、同一部分には同一番号を付し
て重複する説明は省略する。

【００３６】本実施例のメモリセル構造では、ビット線
接続路１４ｐがビット線コンタクト１３上に形成された
プラグ電極２５と、これとビット線１４とを接続するビ
ット線短接続路１４ｐ’とで構成されている。即ちビッ
ト線コンタクト１３の上に蓄積電極９と同一層で同時に
形成されプラグ電極２５が形成され、これらの間で第１
のビット線コンタクトを形成しており、さらにプラグ電
極２５の上に絶縁膜１９を乗せ、プレート電極１１のエ
ッジがキャパシタ絶縁膜１０を介してこの絶縁膜１９の
側面にくるようにしている。この絶縁膜１９の中心部は
開口されてビット線１４から垂直分岐したビット線短接
続路１４ｐ’がプラグ電極２５の上面と第２のビット線
コンタクトを形成している。

【００３７】このときビット線短接続路１４ｐ’とプレ
ート電極１１のエッジ部との距離はキャパシタ絶縁膜の
膜厚より大きく設定することが可能なので、キャパシタ
絶縁膜１枚の場合より耐圧が大幅に向上し、このエッジ
部での耐圧劣化を防止している。また絶縁膜１９の垂直
方向の膜厚は厚い方がプレート電極１１をエッチバック
加工する際のマージンが大きくなる。

【００３８】またプレート電極１１のビット線接続路１
４ｐ周りは、第１の実施例と同様に掘り下げられるが、
プレート電極１１の表面のエッジ部は、前述のようにプ
ラグ電極２５より上部で、換言すれば蓄積電極９よりも
高い位置で、キャパシタ絶縁膜１０と絶縁膜１９を介し
てビット線短接続路１４ｐ’に接しているので、耐圧的
に問題ないばかりでなくプレート電極の１１のビット線
接続路１４ｐ周りでの膜厚も充分に確保される。従って
プレート電極１１を上から見た場合には、やはり図５の
ように一枚板になっており、配線抵抗が低いプレート電
極１１が実現されている。

【００３９】図９はこの実施例の製造法を説明するため
の図で、（ａ）はビット線に沿った断面図、（ｂ）はビ
ット線コンタクトにおいてビット線に直交する方向の断
面図である。トランジスタおよびキャパシタの蓄積電極
９とプラグ電極２５の形成が終了したのち、蓄積電極９
およびプラグ電極２５の上にシリコン窒化膜やシリコン
酸化膜等の絶縁膜１９をＣＶＤ法等により堆積加工し、
プラグ電極２５のみ保護するレジストパターン２０によ
り蓄積電極９上の絶縁膜１９を選択的に除去する。この
後はレジストパターン２０を除去し層間絶縁膜１２を堆
積および加工してビット線１４およびビット線短接続路
１４ｐ’を形成することにより、図８のメモリセル構造
が完成する。

【００４０】図１０はレジストパターン２０の変形例を
示す。蓄積電極９上の絶縁膜１９と層間絶縁膜７とが同
一膜だと絶縁膜１９の除去とともに層間絶縁膜７も除去
されてしまうので、何等かのストッパ膜が必要になる。
勿論ストッパ膜を層間絶縁膜７の少なくとも一部に用い
てもよいが、図１０ではレジストパターン２０を蓄積電
極９上の絶縁膜１９部分のみを開口した穴開きパターン
にすることにより、層間絶縁膜７は保護される様にして
いる。この場合絶縁膜１９の除去はレジストパターン２
０が一部肩に懸かっているので等方性エッチングで行う
のが望ましい。この場合絶縁膜１９の膜厚は厚い方がレ
ジストパターン２０の合わせずれに対して有利である。

【００４１】また絶縁膜１９は蓄積電極９のリソグラフ
ィ工程における反射防止膜として用いることも可能で、
目的に応じて種々な材料をそれぞれ適した膜厚に設定し
て使用することができる。

【００４２】またこの実施例ではプラグ電極２５の上面
にのみ絶縁膜を介在させたが、例えばプラグ電極加工後
に全面に絶縁膜を堆積あるいは酸化膜を形成して、その
後図９のレジストパターン２０等で蓄積電極９上の絶縁
膜を除去することにより、プラグ電極２５の上面および
側面にも絶縁膜を介在させる様にしてもよい。この場合
プレート電極１１とプラグ電極２５の耐圧は表面のエッ
ジ部分のみならず接触面の全領域で向上される。 （実施例４）本発明の第４の実施例に係わるＮＡＮＤ型
ＤＲＡＭのメモリセル構造について説明する。本実施例
の平面図も基本的には第１の実施例と同じなので省略す
る。図１１（ａ）は本実施例のメモリセルアレイのビッ
ト線に沿った断面図であり、図１１（ｂ）はビット線コ
ンタクト領域においてビット線に直交する方向の断面図
である。本実施例ではキャパシタの容量を増大させるた
めに円筒型（いわゆるクラウン型）の電極９’をプラグ
型の電極９の頭側部に付加して蓄積電極を形成してい
る。ビット線接続路１４ｐのプラグ電極２５にも円筒型
電極９’が付加されている。その他の構成は第３の実施
例と類似しており、プラグ電極２５の上には絶縁膜１９
を形成しておき、プレート電極１１の表面のエッジがこ
の絶縁膜１９の側面にくる様にしている。従ってプレー
ト電極１１の表面のエッジは、キャパシタ絶縁膜１０と
絶縁膜１９の２層を介してビット線短接続路１４ｐ’と
接しているので充分な耐圧が確保されている。またプレ
ート電極１１は、やはり図５に示すような一枚板構造に
なっており、ビット線接続路１４ｐ周りのプレート電極
１１の膜厚は充分厚く形成されて、配線抵抗の低いプレ
ート電極１１を実現している。

【００４３】次に図面を参照して本実施例の製造方法を
説明する。本実施例の製造方法は、プラグ電極２５と蓄
積電極９を形成してそれぞれの上に絶縁膜１９を形成す
るところまでは、第３の実施例と同じである。図１２に
おいてレジストパターン２０が無い状態から例えば蓄積
電極９と同じドープドポリシリコンを堆積し、異方性エ
ッチングにより蓄積電極９とプラグ電極２５およびそれ
ぞれの上部の絶縁膜１９の側壁に側壁電極９’を円筒形
に残置する。このときオーバエッチングにより側壁電極
９’の高さは絶縁膜１９の上表面よりも低くなるように
形成する。これにより後工程でプレート電極１１のエッ
ジが絶縁膜１９の側壁に位置するように形成することが
できる。この後実施例３の図９や図１０に示した方法等
でプラグ電極２５の上以外の絶縁膜１９を取り去ること
により、円筒状の側壁電極９’を有する蓄積電極９と、
上部に絶縁膜１９を頂き側面に側壁電極９’を有するプ
ラグ電極２５が同時に形成される。その後キャパシタ絶
縁膜１０の形成からビット線１４形成までは、実施例３
と同様に行われる。

【００４４】以上本発明を実施例に基づき説明したが、
本発明は上記実施例に限られるものではなく、発明の要
旨を逸脱しない範囲で種々の変形を採り得る。例えば蓄
積電極の構造は、上記の他フィン構造でも構わない。ま
たＮＡＮＤ型ＤＲＡＭでなくとも一般のスタック型ＤＲ
ＡＭにも適用できことは、基本的なメモリセルの構造や
ビット線コンタクト部の構造が同じであることから自明
である。さらに本発明の主旨はＤＲＡＭのビット線に限
定されず、一般の多層配線の半導体素子のコンタクト部
にも適用することもできる。

【００４５】

【発明の効果】以上説明したように、パッドもしくはプ
ラグ電極を利用したビット線接続方式のＤＲＡＭセルに
おいて、プレート電極の表面部エッジとビット線接続路
とがキャパシタ絶縁膜とこれよりもビット線接続路側に
形成されたキャパシタ絶縁膜以外の絶縁膜の少なくとも
２層を介在させて分離されているため、これらの間の耐
圧劣化を防止できる。パッドまたはプラグ電極を使用し
ているのでプレート電極を厚く形成、加工するのが容易
で、ビット線のコンタクト形成も容易である。またプレ
ート電極がビット線接続路のための開口部のみを有する
一枚板で、ビット線接続路周辺の膜厚を厚く形成できる
ので、オープンビット方式のメモリセルにおいても誤動
作が生じにくい。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＮＡＮＤ型ＤＲＡ
Ｍセルの模式的な平面図。

【図２】（ａ），（ｂ）は図１のＡ−Ａ’線、Ｂ−Ｂ’
線に夫々沿った断面図。

【図３】第１の実施例の製造工程を説明するための図面
で（ａ）はビット線に沿った断面図、（ｂ）はビット線
コンタクト部においてビット線に直交する方向の断面
図。

【図４】図３の次の段階を示すメモリセルの断面図。

【図５】第１の実施例におけるプレート電極の平面図。

【図６】ビット線接続領域に蓄積電極と同一形状のパッ
ドもしくはプラグを形成することの利点を説明する図
で、（ａ）はパッドが有る場合、（ｂ）はパッドが無い
場合の断面図。

【図７】本発明の第２の実施例に関わるＮＡＮＤ型ＤＲ
ＡＭセルを説明する図面で、（ａ）はビット線に沿った
断面図、（ｂ）はビット線コンタクト部においてビット
線に直交する方向の断面図。

【図８】本発明の第３の実施例に関わるＮＡＮＤ型ＤＲ
ＡＭセルを説明する図面で、（ａ）はビット線に沿った
断面図、（ｂ）はビット線コンタクト部においてビット
線に直交する方向の断面図。

【図９】第３の実施例の製造工程を説明するための図面
で（ａ）はビット線に沿った断面図、（ｂ）はビット線
コンタクト部においてビット線に直交する方向の断面
図。

【図１０】第３の実施例の他の製造工程を説明するため
の図面で（ａ）はビット線に沿った断面図、（ｂ）はビ
ット線コンタクト部においてビット線に直交する方向の
断面図。

【図１１】本発明の第４の実施例に関わるＮＡＮＤ型Ｄ
ＲＡＭセルを説明する図面で、（ａ）はビット線に沿っ
た断面図、（ｂ）はビット線コンタクト部においてビッ
ト線に直交する方向の断面図。

【図１２】第４の実施例の製造工程を説明するための図
面で（ａ）はビット線に沿った断面図、（ｂ）はビット
線コンタクト部においてビット線に直交する方向の断面
図。

【図１３】従来技術によるＤＲＡＭセル構造を説明する
図で、（ａ）は模式的な平面図、（ｂ）はＡ−Ａ’線に
沿った断面図。

【図１４】図１３のＤＲＡＭセルにおいて、プレート電
極の加工が不十分な場合の問題点を説明するためのメモ
リセルの断面図。

【符号の説明】

１…ｐ型半導体基板、２…素子分離領域、３…素子領
域、４…ゲート絶縁膜、５…ゲート電極、６…ｎ型拡散
層、７…層間絶縁膜、８…蓄積電極コンタクト、９…蓄
積電極、９’…円筒型電極、１０…キャパシタ絶縁膜、
１１…プレート電極、１１ｐ…プレート電極加工マス
ク、１２…層間絶縁膜、１３…ビット線コンタクト、１
４…ビット線、１４ｈ…ビット線コンタクトホール、１
４ｐ…ビット線接続路、１４ｐ’…ビット線短接続路、
１５…パッド、１６、１７…側壁絶縁膜、１８…側壁
膜、１９…絶縁膜、２０…レジスト、２２…ビット線接
続路用開口部、２３…プレート電極加工境界部、２５…
プラグ電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成されたゲート電極と、このゲー
   ト電極の両側の前記半導体基板表面に形成されたソー
   ス、ドレイン領域とを有するＭＯＳトランジスタと、 前記ＭＯＳトランジスタに乗り上げるように隣接して前
   記半導体基板上に形成され、前記ＭＯＳトランジスタの
   前記ソース、ドレイン領域の一方に接続された蓄積電極
   と、この蓄積電極上に形成されたキャパシタシタ絶縁膜
   と、このキャパシタ絶縁膜を介して前記蓄積電極に対向
   して形成されたプレート電極とからなるキャパシタと、 前記半導体基板上に形成され、前記ＭＯＳトランジスタ
   のソース、ドレイン領域の内前記蓄積電極に接続されな
   い方の領域に形成されたビット線コンタクトと、 少なくとも前記トランジスタと前記キャパシタを覆うよ
   うに形成された層間絶縁膜と、 前記層間絶縁膜上に形成されたビット線と、 前記層間絶縁膜と前記プレート電極を絶縁的に貫く様に
   形成され、前記ビット線と前記ビット線コンタクトとを
   接続するビット線接続路とを含み、 前記プレート電極の前記ビット線接続路側のパターンエ
   ッジと前記ビット線接続路とは、前記キャパシタ絶縁膜
   とこれよりも前記ビット線接続路側に形成された前記キ
   ャパシタ絶縁膜以外の他の絶縁膜との少なくとも２層の
   絶縁膜によって絶縁されていることを特徴とする半導体
   記憶装置。
2. 【請求項２】 前記半導体基板上にマトリックス状に配
   置された前記ＭＯＳトランジスタと前記キャパシタから
   なる複数のメモリセルと、 前記メモリセルの各々を選択するために設けられた複数
   の前記ビット線および前記ゲート電極に接続された複数
   のワード線を有し、 前記プレート電極は所定領域に形成された複数の前記キ
   ャパシタに共通に使用され、対応する前記トランジスタ
   を覆い、対応する前記ビット線を通過させるために前記
   ビット線接続路毎に独立に形成された開口部を持つよう
   に形成された１枚板であることを特徴とする請求項１に
   記載の半導体記憶装置。
3. 【請求項３】 半導体基板と、 前記半導体基板上にマトリックス状に配設されたＭＯＳ
   トランジスタとキャパシタからなる複数のメモリセル
   と、 前記メモリセルの各々を選択するための複数のビット線
   と複数のワード線とを有する半導体記憶装置であって、 前記ＭＯＳトランジスタは、前記半導体基板上に形成さ
   れ前記ワード線に接続されるゲート電極と、このゲート
   電極の両側の前記半導体基板表面に形成されたソース、
   ドレイン領域とを有し、 前記キャパシタは前記ＭＯＳトランジスタに乗り上げる
   ように隣接して前記半導体基板上に形成され、前記ＭＯ
   Ｓトランジスタのソース、ドレイン領域の一方に接続さ
   れた蓄積電極と、この蓄積電極上に形成されたキャパシ
   タ絶縁膜と、このキャパシタ絶縁膜を介して前記蓄積電
   極に対向して形成されたプレート電極とからなり、 前記ビット線は前記ＭＯＳトランジスタと前記キャパシ
   タの上に形成された層間絶縁膜上に形成され、この層間
   絶縁膜と前記プレート電極を絶縁的に貫いて形成された
   ビット線接続路によって前記ＭＯＳトランジスタの前記
   蓄積電極が接続されない方のソース、ドレイン領域に接
   続され、 前記プレート電極は所定領域に形成された複数の前記キ
   ャパシタに共通に使用され、対応する前記トランジスタ
   を覆い、対応する前記ビット線接続路を通過させる為に
   前記ビット線毎に独立に形成された開口部を有し、前記
   プレート電極の表面が前記ビット線接続路と前記蓄積電
   極よりも高い位置で対向する様に形成された一枚板であ
   ることを特徴とする半導体記憶装置。
4. 【請求項４】 前記プレート電極の少なくとも前記ビッ
   ト線接続路側のパターンエッジと前記ビット線接続路と
   は、前記キャパシタ絶縁膜とこれよりも前記ビット線接
   続路側に形成された前記キャパシタ以外の絶縁膜との少
   なくとも２層の絶縁膜によって絶縁されていることを特
   徴とする請求項３に記載の半導体記憶装置。
5. 【請求項５】 前記ビット線がオープンビット方式で接
   続されていることを特徴とする請求項２または３に記載
   の半導体記憶装置。
6. 【請求項６】 複数の前記トランジスタが、前記ソー
   ス、ドレイン領域の一方を隣接する前記トランジスタ同
   士で共有する形で直列接続され、前記トランジスタの各
   々に対応する前記キャパシタの前記蓄積電極が、前記ト
   ランジスタの対応するソース、ドレイン領域に接続さ
   れ、前記ビット線は直列接続された前記トランジスタの
   一方の末端のソース、ドレイン領域に接続されることを
   特徴とする請求項１、２および３のいずれかに記載の半
   導体記憶装置。