JPH0766297A

JPH0766297A - 半導体記憶装置

Info

Publication number: JPH0766297A
Application number: JP5162286A
Authority: JP
Inventors: Toru Ozaki; 徹尾崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-30
Filing date: 1993-06-30
Publication date: 1995-03-10
Anticipated expiration: 2016-03-26
Also published as: JP3150496B2

Abstract

(57)【要約】【目的】本発明は、セル部にコンケーブトランジスタ
を用いる場合に、工数を増大させることなく、周辺回路
部のトランジスタを高速デバイスとして形成することを
目的とする。【構成】本発明では、セル部のトランスファゲートに
は埋め込み電極型コンケーブトランジスタを形成して、
セル部を完全に平坦にし、メモリセルのビット線９Ｂと
同じ配線層で周辺回路のゲート電極９Ｇを形成したトラ
ンジスタを形成し、ビット線に自己整合的にストレージ
ノードコンタクト１１を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にダイナミック型ＲＡＭ（ＤＲＡＭ）を用いた半
導体記憶装置の構造に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は高集積化、大容
量化の一途を辿っており、ＭＯＳＦＥＴとＭＯＳキャパ
シタから構成されるＭＯＳダイナミックＲＡＭ（ＤＲＡ
Ｍ）においても、そのメモリセルの微細化への研究が進
められている。

【０００３】このようなメモリセルの微細化に伴い、情
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラ−などが問
題になっている。

【０００４】このような問題を解決し、高集積化、大容
量化をはかるための方法の１つとして、占有面積を増大
することなく、実質的にキャパシタの占有面積を拡大
し、キャパシタ容量を増やし、蓄積電荷量を増大させる
ためにいろいろな方法が提案されている。

【０００５】その１つに６４メガ以降のＤＲＡＭを実現
する方法としてビット線の上に蓄積電極を形成し、キャ
パシタ面積を確保することのできるスタック型ＤＲＡＭ
メモリセルが提案されているしかし１Ｇ以降の大容量化
には、ビット線コンタクトの形成と、ストレージノード
コンタクトの形成との２回にわたるセルフアライン工程
を用いなければならず、これに伴い、側壁絶縁膜の形成
など工数が大幅に増大すること、およびそれに伴う熱工
程によるトランジスタの拡散層の伸びを抑制することが
できず、最悪の場合には、トランジスタを動作すること
ができなくなることもあった。

【０００６】この問題を解決する方法として、基板表面
にトレンチを形成し、このトレンチ内にトランジスタを
形成する埋め込み電極型（以下コンケーブ）トランジス
タが提案されている。このコンケーブトランジスタを用
いた場合、コンタクトの形成は容易になるが、チャネル
が長くなることによるチャネル抵抗の増大によって、ト
ランジスタの駆動能力が低いという問題がある。このた
め高速化には不向きであり、周辺の駆動回路あるいは信
号処理回路など高速化の必要な回路には、従来型の平面
トランジスタを用いなければならない。しかしながら、
ただセル部と周辺回路部のトランジスタを単純に変えた
だけでは工程数の増大につながるという問題があった。

【０００７】

【発明が解決しようとする課題】このように従来のＤＲ
ＡＭのセル構造においては、セル部にコンケーブトラン
ジスタを用いる場合に、周辺回路部のトランジスタを従
来型の平面トランジスタで構成しようとすると、工数が
増大し実用的には不向きであるという問題があった。

【０００８】本発明は、前記実情に鑑みてなされたもの
で、セル部にコンケーブトランジスタを用いる場合に、
工数を増大させることなく、周辺回路部のトランジスタ
を高速デバイスとして形成することを目的とする。

【０００９】

【課題を解決するための手段】そこで本発明では、セル
部のトランスファゲートにはコンケーブトランジスタを
形成して、セル部を完全に平坦にし、メモリセルのビッ
ト線と同じ配線層で周辺回路のゲート電極を形成したト
ランジスタを形成し、ビット線に自己整合的にストレー
ジノードコンタクトを形成するようにしている。

【００１０】望ましくは、セル部のキャパシタのプレー
ト電極を周辺回路の配線層と同一層で構成している。

【００１１】望ましくはビット線と通過ワード線を、拡
散層形成領域を避けて形成するようにしている。

【００１２】

【作用】上記構成によれば、セル部にはコンケーブトラ
ンジスタを用いて拡散層の延びに対しても信頼性の向上
をはかると共に、セル部のビット線を周辺回路部ではゲ
ート電極として用いているため、工数を増大することな
く、周辺回路部は高速化を阻むことのない平面形トラン
ジスタとすることができる。

【００１３】また、セル部のキャパシタのプレート電極
を周辺回路の配線層と同一層で構成すれば、さらに周辺
回路の形成工数が低減される。

【００１４】さらに、ビット線と通過ワード線を、拡散
層形成領域を避けて形成するようにすれば、ビット線先
作り方式で形成する場合にもストレージノードコンタク
トの形成が容易となる。

【００１５】また、素子領域を、コンタクト領域以外は
ビット線と交差しないように形成すれば、ビット線と拡
散層との間に容量が形成されるのを防止することが可能
となる。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１７】本発明の半導体記憶装置の実施例として、
コンケーブトランジスタを用いたＤＲＡＭについて説明
する。図１、図２(a) 、図２(b) および図２(c) は、本
発明実施例のＤＲＡＭの平面図、そのＡ−Ａ断面図、Ｂ
Ｂ断面図および周辺回路の断面図を示す。

【００１８】このＤＲＡＭは、ｎシリコン基板１表面
に、コンケーブトランジスタとこの上層に形成されるキ
ャパシタとで構成されるメモリセルを形成するととも
に、このメモリセル部のビット線９Ｂと同一工程で形成
されたポリサイド層９で周辺回路部のゲート電極９Ｇを
形成したことを特徴とするものである。

【００１９】すなわちこのＤＲＡＭは、内部に酸化シリ
コン膜の充填されたトレンチ２によって絶縁分離せしめ
られＬ字状をなすように形成された素子領域３内に、浅
いトレンチ４が形成され、このトレンチ４内に、ゲート
絶縁膜５を介してゲート電極６が充填され、このトレン
チ４に自己整合的に、ソース・ドレインとしてのｐ型拡
散層７が形成され、ＭＯＳＦＥＴを構成するとともに、
このｐ型拡散層７の一方に接続するようにビット線コン
タクト８が形成され、多結晶シリコン膜９ａとタングス
テンシリサイド９ｂとからなるポリサイド構造のビット
線９Ｂが形成され、一方ビット線９Ｂの側壁を覆う側壁
絶縁膜１０を介してビット線９Ｂに自己整合的にストレ
ージノードコンタクト１１が形成され、ビット線９Ｂの
上層にストレージノード電極１２、キャパシタ絶縁膜１
３、プレート電極１４からなるキャパシタが構成されて
メモリセルが構築されている。一方、周辺回路部では図
２(c) に示すように前記メモリセル部のトランジスタの
ビット線９Ｂと同一の工程で形成されたポリサイド配線
がゲート電極９Ｇを構成し、このゲート電極９Ｇと、自
己整合的にソース・ドレインとしてのｐ型拡散層１７が
形成され、ＭＯＳＦＥＴを構成している。ここでメモリ
セル部のプレート電極１４を構成するタングステン膜は
配線層１４Ｃとして用いられている。

【００２０】次に、このＤＲＡＭの製造工程について説
明する。以下の工程において(a) はメモリセル部の断面
図を示し、(b) は周辺回路部の断面図を示す。

【００２１】先ず、図３(a) および図３(b) に示すよう
に比抵抗５Ωcm程度のｎ型シリコン基板１表面に酸化シ
リコン膜ｓを形成した後、ＣＶＤ法により形成した窒化
シリコン膜パターンをマスクとして、反応性イオンエッ
チング法によりエッチングして各メモリセル領域内にト
レンチ２を形成する。そしてこの内部に酸化シリコン膜
を充填し素子分離領域を形成する。ここでこのトレンチ
の深さは５μｍ程度とする。そして新たにトレンチマス
クを形成して反応性イオンエッチング法によりエッチン
グして各メモリセル領域内にコンケーブトレンチ４を形
成する。

【００２２】次いで、図４(a) および図４(b) に示すよ
うに、コンケーブトレンチ４の表面処理を行った後、表
面酸化を行いゲート絶縁膜５を形成し、さらにこの上層
に多結晶シリコン膜からなるゲート電極６を埋め込む。
ここでゲート電極の高さは基板表面よりも低くなるよう
にして完全に埋め込まれた形状となるようにする。そし
てこの上層にＣＶＤ法により酸化シリコン膜１２を形成
するこの後、マスクＭを剥離し、表面に酸化シリコン膜
を形成し、周辺回路部ではこれをゲート絶縁膜１５とし
て用いる。そしてこの周辺回路部のゲート絶縁膜１５を
保護するために、全面に多結晶シリコン膜１６を形成
し、さらに表面の酸化シリコン膜１２とともにこれをパ
ターニングしたのち拡散層７を形成する。この後、さら
にこの多結晶シリコン膜１６にビット線コンタクト８を
形成し、多結晶シリコン９ａとタングステンシリサイド
膜９ｂとからなるポリサイド層９を形成する。これは後
に、メモリセル部ではビット線９Ｂとして用い、周辺回
路部ではゲート電極９Ｇとして用いる（図５(a) および
図５(b) ）。

【００２３】さらに、図６(a) ，(b) および図６(c) に
示すように、ＣＶＤ法により酸化シリコン膜２０を全面
に堆積し、レジストパターンをマスクとしてビット線９
Ｂをパターニングするとともに周辺回路部のゲート電極
をパターニングし、周辺回路部に拡散層１７を形成す
る。この後、表面を窒化シリコン膜１０で被覆し、異方
性エッチングにより、周辺回路部ではゲート電極の側壁
に窒化シリコン膜１０を残留させるようにパターニング
し、側壁絶縁膜を形成する。そして拡散を行いメモリセ
ル部および周辺回路部に再び拡散を行いＬＤＤ構造のｐ
型拡散層１７を形成する。

【００２４】この後さらに、図７(a) ，(b) および図７
( c) に示すように、ＣＶＤ法を行い、表面に酸化シリ
コン膜２０、窒化シリコン膜２０ｓを形成して、エッチ
バックを行い表面の平坦化を行う。そしてストレージノ
ードコンタクト１１を開口する。

【００２５】そして、図８(a) ，(b) および図８( c)
に示すように、多結晶シリコン膜からなるストレージノ
ード電極１２を形成し、さらにこの上層に窒化シリコン
膜からなるキャパシタ絶縁膜１３を形成し、さらに全面
にタングステン膜を約６００nm堆積し、これをフォトリ
ソ法によりエッチングして、パターニングし、セルプレ
ートとなるプレート電極１４を形成するとともに周辺回
路部では配線層１４Ｃとする。なお、キャパシタ絶縁膜
としては、窒化シリコン膜１層に限定されることなく、
窒化シリコンと酸化シリコンの積層構造の他、酸化シリ
コン膜、Ｔａ₂Ｏ₅等の金属酸化物膜や窒化シリコン膜
あるいはこれらの組み合わせを用いることもできる。

【００２６】さらに図９(a) ，(b) および図９(c) に示
すように、層間絶縁膜２２を形成する。この後、周辺回
路部のソース・ドレインにコンタクトするようにコンタ
クト２１を形成し、周辺回路部のアルミニウム配線２３
を形成するとともに、メモリセル部でのプレート配線２
３Ｐを形成する。そして表面保護膜を形成して図２に示
したＤＲＡＭが完成する。

【００２７】このようにして、コンケーブトランジスタ
をメモリセル部に形成する際、周辺回路部では、工数を
増大することなく平面型トランジスタを形成することが
できる。

【００２８】なお、前記実施例では、セル部のプレート
電極と周辺回路の拡散層へのコンタクト配線とを同一工
程で形成したが、別の構成で形成してもよいことはいう
までもない。

【００２９】なお、前記実施例では素子領域はＬ字型を
なすように形成されているが、ビット線との交差領域が
素子領域の２／３を占めることになり、容量をもってし
まうという問題がある。そこで図１０に示すように、斜
めに素子領域３を形成しビット線コンタクト領域でのみ
交差するようにしてもよい。また図１１に示すようにＳ
字型に形成したり、図１２に示すように階段状に形成し
たりしてもよい。

【００３０】素子領域を図１１に示すように斜めに形成
する際のビット線９Ｂのレイアウトは図１３，図１４に
概念図、図１５および図１６にその平面パターンおよび
断面図の一例を示すようにすれば入出力が同じ位置にく
るようにすることができる。このようにすれば微細化に
際しても、特性が良好で信頼性の高いＤＲＡＭを形成す
ることができる。ここでは６Ｆ²（２Ｆ×３Ｆ）（Ｆ：
最小デザインルール）のセルサイズのパターン例につい
て示している。

【００３１】このように素子領域とビット線とが重なら
ないように形成することにより、容量も低減され、微細
でかつ特性の良好なＤＲＡＭを提供することが可能とな
る。

【００３２】

【発明の効果】以上説明してきたように、本発明によれ
ば、高速で信頼性の高い半導体装置を工数を増大するこ
となく容易に形成することができる。

【図面の簡単な説明】

【図１】本発明の実施例のＤＲＡＭを示す平面図。

【図２】本発明の実施例のＤＲＡＭの断面図。

【図３】本発明の実施例のＤＲＡＭの製造工程図。

【図４】本発明の実施例のＤＲＡＭの製造工程図。

【図５】本発明の実施例のＤＲＡＭの製造工程図。

【図６】本発明の実施例のＤＲＡＭの製造工程図。

【図７】本発明の実施例のＤＲＡＭの製造工程図。

【図８】本発明の実施例のＤＲＡＭの製造工程図。

【図９】本発明の実施例のＤＲＡＭの製造工程図。

【図１０】本発明の変形例を示す図。

【図１１】本発明の変形例を示す図。

【図１２】本発明の変形例を示す図。

【図１３】本発明の変形例を示す図。

【図１４】本発明の変形例を示す図。

【図１５】本発明の変形例を示す図。

【図１６】本発明の変形例を示す図。

【符号の説明】

１シリコン基板２素子分離領域３素子領域、４トレンチ５ゲート絶縁膜６ゲート電極７拡散層８ビット線コンタクト９Ｂビット線９Ｇゲート電極１１ストレージノードコンタクト１２ストレージノード電極１３ゲート絶縁膜。１４プレート電極

Claims

【特許請求の範囲】

【請求項１】基板表面に形成されたトレンチにトラン
スファゲートを形成した埋め込み電極型トランジスタ
と、このトランジスタの拡散層の一方に接続されたキャ
パシタとからなるセルを配列してなるメモリセル部と前
記メモリセル部を駆動すべくこれに接続された平面形ト
ランジスタを有する周辺回路部とを具備し、前記メモリセル部のビット線が、周辺回路のゲート電極
と同一導体層で構成され、前記ビット線に自己整合的に
ストレージノードコンタクトを形成してなることを特徴
とする半導体装置。