JP2002270797A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭにおいて、ワード線の低抵抗化、接
合リークの抑制、拡散層と取り出し電極との接触面積の
増大によるコンタクト抵抗の低減とＤＲＡＭセルの縮小
化、ワード線・取り出し電極間の耐圧確保を図り、実効
チャネル長を延ばすことで短チャネル効果を抑制しトラ
ンジスタ特性の安定化を図る。 【解決手段】 半導体基板１１表面に形成した拡散層１
３と、拡散層１３を含む半導体基板１１に形成された溝
１４内にワード線１６と、第１の絶縁膜１９を介してワ
ード線１６上にオーバラップする状態で拡散層１３に接
続される取り出し電極２１とを備えたメモリ素子のトラ
ンジスタと、拡散層５５、６５上層にシリサイド層５
８、６８を形成したロジック素子のトランジスタとが同
一半導体基板１１に形成され、ロジック素子のトランジ
スタの少なくとも一つは、半導体基板１１に形成された
溝１４内にゲート電極５１が形成されたものからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくはＤＲＡＭ（Dynamic Rand
om Access Memory）とロジック素子とを混載した半導体
装置およびその製造方法に関する。

【０００２】

【従来の技術】年々加速される微細化競争によって、特
に大容量のＤＲＡＭと高速ロジック素子とを１チップに
搭載する複合デバイスの開発が行われている。その構成
の一例としては、ＤＲＡＭのメモリセルゲートを基板の
上に積み上げ、メモリセルトランジスタの拡散層の取り
出しには、いわゆるセルフアラインコンタクトを用い、
一方、ロジック素子はセルフアラインコンタクトを用い
ずに形成するという構成のものである。

【０００３】

【発明が解決しようとする課題】しかしながら、積み上
げ型のＤＲＡＭもさまざまな問題が顕在化してきてい
る。

【０００４】トランジスタ性能を維持するため、ＤＲＡ
Ｍメモリセルの縮小とともに基板濃度はますます高くな
ってきていて、ＤＲＡＭ領域の接合リークも厳しい状態
に近づいている。このため、メガビット級のＤＲＡＭで
の接合リークの抑制が困難になってきている。すなわ
ち、従来は余裕を持って制御可能であったＤＲＡＭのデ
ータ保持特性の維持が困難なものとなってきている。こ
のままでは世代ごとにキャパシタ容量を増大させていく
しか有効な手段が見当たらない。

【０００５】また、ＤＲＡＭセルの縮小化にともない、
拡散層と取り出し電極との接触面積が狭くなり、世代ご
とに２倍の勢いでコンタクト抵抗が上昇するようになっ
ている。０．１μｍ以降の世代では、このコンタクト抵
抗が数キロΩになることが予想され、メモリセルのワー
ドトランジスタのオン抵抗に匹敵してくるようになると
予想される。したがって、セルトランジスタのみなら
ず、このコンタクト抵抗のばらつきがＤＲＡＭ動作に厳
しく影響してくるようになり、製造上、一層の精密性が
要求されるようになって来ている。

【０００６】また、ＤＲＡＭセルの縮小化にともない、
ワード線とその脇に形成される拡散層の取り出しコンタ
クトとの層間絶縁距離は世代ごとに近づきつつある。メ
ガビット級のＤＲＡＭを製造する上で、この耐圧を確保
するためには２０ｎｍ〜３０ｎｍが限界の距離といわれ
ている。そのため、０．１μｍ以降の世代のＤＲＡＭで
は、この耐圧限界距離以下の距離で拡散層の取り出しコ
ンタクトを形成することが必要になってしまう。

【０００７】従来は、タングステンシリサイド（ＷＳｉ
₂ ）／ドープトポリシリコンのポリサイド構造の採用で
遅延を押さえてきたＤＲＡＭのワード線も、近年の微細
化とともに、アスペクト比も厳しくなり、また、ワード
線の遅延を抑えるための十分な低抵抗を得ることが困難
となってきた。特に高速動作を要求される積み上げＤＲ
ＡＭなどでは、このワード線遅延がＤＲＡＭのアクセス
タイムに影響する深刻な問題となる。ゲートの抵抗を下
げる技術として、サリサイドによる配線の低抵抗化が実
用化されている。しかしながら、ＤＲＡＭメモリセルの
ゲートに適用するためには、オフセット酸化シリコン膜
を使えなくなることによるＤＲＡＭメモリセル縮小化の
障害とデータ保持特性の維持のために、ＤＲＡＭの拡散
層にはサリサイドを形成しないプロセスを必要とするな
どの困難から通常は採用できない。

【０００８】一方、ロジック部のトランジスタ性能の向
上も目覚しく、０．１μｍ以降の世代のロジックトラン
ジスタでは、そのゲート長が５０ｎｍ〜７０ｎｍ、ゲー
ト絶縁膜が１．５ｎｍ以下の極薄膜を形成することが要
求されるようになると予想される。この厚さ以下から、
従来から用いられてきた良質な絶縁膜である酸化シリコ
ン（ＳｉＯ₂ ）の適用が限界となり、酸化ジルコニウ
ム、酸化ハフニウム、酸化タンタル、酸化アルミニウ
ム、ＢＳＴ（ＢａＴｉＯ₃ とＳｒＴｉＯ₃ との混晶）等
の新たな絶縁膜の適用が不可欠になると予想されてい
る。

【０００９】上記酸化ジルコニウム、酸化ハフニウム、
酸化タンタル、酸化アルミニウム、ＢＳＴ等の絶縁材料
からなるゲート絶縁膜は、拡散層の活性化に必要な熱処
理を避けるため、またゲート電極を形成する際のプラズ
マダメージを回避するために、拡散層を形成した後にダ
ミーゲートを置き換えるリプレースメントゲート電極が
提案されている。このリプレースメントゲート電極構造
であっても、従来のポリシリコンゲート電極で問題とな
る空乏化抑制のために、比較的耐熱性の低い上記材料の
採用が必要となってくると予想される。

【００１０】また、上記リプレースメントゲートの製造
プロセスでは、ダミーゲート上を化学的機械研磨（以下
ＣＭＰという、ＣＭＰはChemical Mechanical Polishin
g ）によって露出させる工程をともなうため、ゲート電
極上部にセルフアラインコンタクトとキャパシタを形成
するスタック型のＤＲＡＭセルとは整合性が良くなく、
また、ＤＲＡＭのコンタクト活性化に必要な熱処理に対
しても整合性が良くない。

【００１１】また、この世代でもアナログ回路、外部と
の高電圧インターフェイス（Ｖpp；１．５Ｖ〜２．５
Ｖ）、ＤＲＡＭ動作に必要なワード線昇圧用の回路等に
は、その電圧ゆえに、上記新材料による高誘電体ゲート
絶縁膜以外の従来の酸化シリコン系のロジック回路も同
一チップに混載する必要があった。

【００１２】このように、現在の０．１８μｍ世代で
は、何とか許容できている技術であっても、今後の０．
１μｍ世代以降では、何らかの対策が必要となり、チッ
プの性能トレンドを維持するためには、積み上げ型のＤ
ＲＡＭ構造の抜本的な改良が必要となると予想される。

【００１３】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【００１４】本発明の半導体装置は、メモリ素子とロジ
ック素子とを同一半導体基板上に形成した半導体装置に
おいて、前記メモリ素子のトランジスタは、半導体基板
および該半導体基板に形成された素子分離領域に形成さ
れた溝内にゲート絶縁膜を介して埋め込まれたワード線
と、前記溝の側壁の前記半導体基板表面側に形成した拡
散層と、前記ワード線上層に形成されたシリサイド層
と、前記ワード線上に絶縁膜を介して前記ワード線にオ
ーバラップする状態で前記拡散層に接続される取り出し
電極とを備えたもので、前記ロジック素子のトランジス
タは、このトランジスタの拡散層上層にシリサイド層を
備えたもので、前記ロジック素子のトランジスタの少な
くとも一つは、前記半導体基板に形成された溝内にゲー
ト電極が形成されたものからなる。また、前記拡散層は
深さ方向に不純物濃度が薄くなるものからなる。

【００１５】上記半導体装置では、ワード線上層にシリ
サイド層が形成されていることから、ワード線の抵抗が
低減され、遅延の問題が回避される。また、ロジック素
子の拡散層上にシリサイド層が形成されていることか
ら、この拡散層へのコンタクト抵抗が低減される。

【００１６】また、半導体基板表面側に拡散層が形成さ
れ、その半導体基板に形成された溝内にゲート絶縁膜を
介してワード線が埋め込まれていることから、チャネル
はワード線が形成されている溝底部側の半導体基板を廻
り込むように形成される。そのため、実効的なチャネル
長が十分に確保されるため、バックバイアスを印加し
て、短チャネル効果が厳しいメモリ素子（例えばＤＲＡ
Ｍ）のトランジスタ特性が安定化される。

【００１７】また、ゲート絶縁膜を介して半導体基板に
形成された溝内に埋め込まれたワード線上に、絶縁膜を
介してこのワード線にオーバラップする状態で、半導体
基板表面に形成した拡散層に接続される取り出し電極が
形成されていることから、ワード線上の絶縁膜を２０ｎ
ｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能に
なる。それによって、拡散層に接続される取り出し電極
との耐圧が確保される。そのため、メモリ素子の拡散層
上の全面がコンタクトに使用されるので、実効面積を有
効に使用できる。よって、セルデザインで実現可能な最
低の抵抗値が実現されるので、コンタクト抵抗の低減が
図れる。

【００１８】また、メモリ素子領域の拡散層は、その深
さ方向に不純物濃度が薄くなっていることから、メモリ
素子領域の拡散層下部の半導体基板濃度をセルトランジ
スタに要求されるほどに濃くしなくともよいので、接合
の電界が緩和され、メモリ素子のセル縮小化にともない
厳しくなるデータ保持特性の性能が維持される。

【００１９】また、ロジック領域の高駆動力トランジス
タを実現するためのリプレースメントゲート電極を有す
るロジックトランジスタとメモリ素子との１チップ化が
実現される。これによって、ロジック領域のゲートは、
熱処理に対するケアが不要となり、ゲート絶縁膜に高誘
電率材料を用いることが可能となり、ゲート電極をポリ
メタル構造または金属材料で形成することが可能にな
る。

【００２０】また、アナログ回路や外部インターフェイ
ス、メモリ素子のワード線昇圧に必要な高電圧動作を可
能にする高電圧ロジック素子を標準電圧ロジック素子と
ともに一つの半導体基板に混載することが可能になる。

【００２１】本発明の半導体装置の製造方法は、メモリ
素子とロジック素子とを同一半導体基板上に形成する半
導体装置の製造方法において、半導体基板に素子分離領
域を形成した後、該半導体基板表面側にメモリ素子領域
の拡散層を形成する工程と、半導体基板および前記素子
分離領域におけるメモリ素子領域および第１のロジック
素子領域の所定位置に溝を形成する工程と、前記溝内に
ゲート絶縁膜を形成する工程と、メモリ素子領域の前記
溝の上部を残した状態で溝内を埋め込むワード線を形成
する工程と、前記ワード線と同一層で第２のロジック素
子領域の前記半導体基板上にダミーゲートを形成すると
ともに、第１のロジック素子領域の溝内にゲート電極を
形成する工程と、前記第１、第２のロジック素子領域の
前記半導体基板にロジックトランジスタの拡散層を形成
する工程と、前記ワード線上の前記溝側壁にサイドウォ
ール絶縁膜を形成する工程と、前記ワード線上層および
前記第１、第２のロジック素子領域の拡散層上層にシリ
サイド層を形成する工程と、前記溝の上部を埋め込むと
ともに前記ダミーゲートを覆うように絶縁膜を形成する
工程と、前記ワード線上に前記絶縁膜を介して前記ワー
ド線にオーバラップする状態で前記拡散層に達する接続
孔を形成する工程と、前記接続孔内に取り出し電極を形
成する工程と、前記絶縁膜表面を平坦化するとともに前
記ダミーゲートの上部を露出させる工程と、前記取り出
し電極を活性化する熱処理を行う工程と、前記ダミーゲ
ートを除去してゲート溝を形成する工程と、前記ゲート
溝にゲート絶縁膜を介してゲート電極を形成する工程と
を備えている。また、前記拡散層は深さ方向に不純物濃
度が薄くなるように形成する。

【００２２】上記半導体装置の製造方法では、ワード線
上層にシリサイド層を形成することから、ワード線の抵
抗が低減され、遅延の問題が回避される。また、ロジッ
ク素子の拡散層上にシリサイド層を形成することから、
この拡散層へのコンタクト抵抗が低減される。

【００２３】また、半導体基板表面側にメモリ素子領域
の拡散層を形成し、この半導体基板にゲート絶縁膜を介
してワード線を埋め込むように形成することから、チャ
ネルはワード線（ゲート電極）が形成されている溝底部
側の半導体基板を廻り込むように形成される。そのた
め、実効的なチャネル長が十分に確保されるため、バッ
クバイアスを印加して、短チャネル効果が厳しいメモリ
素子（例えばＤＲＡＭ）のトランジスタ特性が安定化さ
れる。

【００２４】また、ゲート絶縁膜を介して半導体基板に
形成された溝内に埋め込まれたワード線上に、絶縁膜を
介してこのワード線にオーバラップする状態で、半導体
基板表面に形成した拡散層に接続される取り出し電極を
形成することから、ワード線上の絶縁膜は２０ｎｍ〜３
０ｎｍ以上の十分な膜厚が確保される。それによって、
拡散層に接続される取り出し電極との耐圧が確保され
る。そのため、メモリ素子の拡散層上の全面をコンタク
トに使用できるようになるので、実効面積を有効に使用
できる。よって、セルデザインで実現可能な最低の抵抗
値を実現することができ、コンタクト抵抗の低減が図れ
る。

【００２５】また、メモリ素子領域の拡散層は、その深
さ方向に不純物濃度が薄くなるように形成されているこ
とから、メモリ素子領域の拡散層下部の半導体基板濃度
をセルトランジスタに要求されるほどに濃くしなくとも
よいので、接合の電界が緩和され、メモリ素子のセル縮
小化にともない厳しくなるデータ保持特性の性能が維持
される。

【００２６】また、ロジック領域の高駆動力トランジス
タを実現するためのリプレースメントにより形成される
ゲート電極を有するロジックトランジスタとメモリ素子
との１チップ化が実現される。これによって、ロジック
領域のゲートは、熱処理に対するケアが不要となり、ゲ
ート絶縁膜に高誘電率材料を用いることが可能となり、
ゲート電極をポリメタル構造または金属材料で形成する
ことが可能になる。

【００２７】また、上記製造方法によって、アナログ回
路や外部インターフェイス、メモリ素子のワード線昇圧
に必要な高電圧動作を可能にする高電圧ロジック素子を
標準電圧ロジック素子とともに一つの半導体基板に混載
することが可能になる。

【００２８】

【発明の実施の形態】本発明の半導体装置に係る一実施
の形態を、図１の概略構成断面図によって説明する。

【００２９】図１に示すように、半導体基板１１には、
メモリ素子領域（以下ＤＲＡＭ領域として説明し、図面
ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高
電圧ロジック領域等を分離する素子分離領域１２が形成
されている。この素子分離領域１２は、例えばＳＴＩ
（Shallow Trench Isolation ）技術によって、例えば
０．１μｍ〜０，２μｍ程度の深さに形成されている。
上記半導体基板１１上のＤＲＡＭ領域には、バッファ層
７２が例えば酸化シリコン膜で２０ｎｍ〜３０ｎｍの厚
さに形成されている。

【００３０】上記半導体基板１１の上層には、ＤＲＡＭ
のメモリセルトランジスタのソース・ドレインとなる第
１の拡散層（拡散層）１３が形成されている。この拡散
層１３は、一例として、不純物にリンを用い、ドーズ量
を１×１０¹³／ｃｍ² 〜５×１０¹³／ｃｍ² 、加速電圧
を１０ｋｅＶ〜４０ｋｅＶに設定したイオン注入により
形成される。

【００３１】上記バッファ層７２、半導体基板１１およ
び上記素子分離領域１２には、溝１４が例えば５０ｎｍ
〜１００ｎｍ程度の深さに形成されている。その溝１４
内にはゲート絶縁膜１５を介してワード線（ゲート電極
も含む）１６が形成されている。上記ワード線１６は、
下層をポリシリコン層で形成され、上層がシリサイド
（例えばサリサイド）層１８で形成されている。少なく
とも後に説明する取り出し電極２１との耐圧が確保され
る距離として、その表面が溝１４の上部の半導体基板１
１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ま
しくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成
されている。この実施の形態では、例えば５０ｎｍ程度
下がった状態に形成されている。なお、半導体基板１１
に形成された溝１４の深さと素子分離領域１２に形成さ
れた溝１４の深さに多少の差を生じていても差し支えは
ない。

【００３２】さらに上記ワード線１６（ポリシリコン
層）上の溝１４の側壁には、サイドウォール絶縁膜１７
が例えば窒化シリコン膜で形成されている。さらに、上
記ポリシリコン層１６ｐの上層には上記シリサイド層１
８が形成されている。このシリサイド層１８としては、
例えばコバルトシリサイド（ＣｏＳｉ₂ ）、チタンシリ
サイド（ＴｉＳｉ₂ ）ニッケルシリサイド（ＮｉＳ
ｉ₂ ）等を用いることができる。なお、半導体基板１１
に形成された溝１４の深さと素子分離領域１２に形成さ
れた溝１４の深さに多少の差を生じていても差し支えは
ない。

【００３３】さらに、上記溝１４の底部における半導体
基板１１にはチャネル拡散層（図示せず）が形成されて
いる。上記チャネル拡散層は、高濃度（例えば１．０×
１０ ¹⁸／ｃｍ³ 〜１．０×１０¹⁹／ｃｍ³ ）にしなけれ
ばならないが、半導体基板１１を掘り下げた溝１４底部
の半導体基板１１部分に形成されているものであり、溝
１４の側壁や上部はほとんど基板濃度としてよく、その
領域は極めて低濃度（例えば１．０×１０¹⁶／ｃｍ³ 〜
１．０×１０¹⁸／ｃｍ³ ）となっている。

【００３４】上記ゲート絶縁膜１５は、最先端のロジッ
クのトランジスタよりもやや厚めの膜厚を有し、またゲ
ート長もやや長く形成されるため、この世代であって
も、熱酸化による酸化シリコン膜の適用が可能である。
したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、
例えば１．５ｎｍ〜５ｎｍ程度の厚さの酸化シリコン膜
で形成されている。

【００３５】したがって、上記溝１４の側壁上部におけ
る半導体基板１１表面側には、ＤＲＡＭ領域の拡散層１
３が形成されている。この拡散層１３の底部はでき得る
限り薄い濃度に設定され、半導体基板１１との電界を緩
和させることが望ましい。もともと半導体基板１１側
は、この拡散層１３の接合部では低濃度に設定されてい
るため、拡散層１３とともに、低電界強度の接合が形成
されている。この接合によってＤＲＡＭデータ保持特性
が維持される。

【００３６】上記説明したように、半導体基板１１にゲ
ート絶縁膜１５を介してワード線（ゲート電極）１６が
埋め込まれ、第１の拡散層１３が半導体基板１１表面側
に形成されていることから、チャネルはワード線（ゲー
ト電極）１６が形成されている溝１４底部側の半導体基
板１１を廻り込むように形成されている。そのため、実
効的なチャネル長を確保することもでき、バックバイア
スを印加して短チャネル効果が厳しいＤＲＡＭセルのト
ランジスタ特性を安定化させることもできる。

【００３７】一方、標準電圧ロジック領域の半導体基板
１１上には、側壁にサイドウォール５４を有するダミー
ゲートと置き換えて形成されたゲート電極５１がゲート
絶縁膜８２を介して形成されている。したがって、この
ゲート電極５１の側壁にはゲート絶縁膜８２を介して上
記サイドウォール５４が形成されている。上記サイドウ
ォール５４下部における半導体基板１１には低濃度拡散
層５２、５２が形成され、この低濃度拡散層５２、５２
を介したゲート電極５１の両側の半導体基板１１には拡
散層５５、５５が形成されている。さらに、上記拡散層
５５、５５の上層には上記シリサイド層５８が形成され
ている。このシリサイド層５８としては、例えばコバル
トシリサイド（ＣｏＳｉ₂ ）、チタンシリサイド（Ｔｉ
Ｓｉ₂ ）ニッケルシリサイド（ＮｉＳｉ₂ ）等を用いる
ことができる。

【００３８】また、ロジック領域の素子分離領域１２上
には、上記ゲート電極５１と同様な構造のゲート電極
（ゲート配線）５１が形成されている。

【００３９】また、上記高電圧ロジック領域の半導体基
板１１には、ＤＲＡＭ領域と同様に溝１４が形成され、
その溝１４の内部にはゲート絶縁膜１５を介してゲート
電極６１が形成されている。このゲート電極６１は、例
えばワード線１６と同一層からなり、少なくとも後に説
明する取り出し電極１２６との耐圧が確保される距離と
して、その表面が溝１４の上部の半導体基板１１表面よ
り少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４
０ｎｍ以上５０ｎｍ以下、下がった状態に形成されてい
る。この実施の形態では、例えば５０ｎｍ程度下がった
状態に形成されている。

【００４０】上記ゲート電極６１の両側における半導体
基板１１表面には拡散層６５が形成され、その下部に低
濃度拡散層６２が形成されている。上記拡散層６５の上
層には上記シリサイド層５８が形成されている。このシ
リサイド層５８としては、例えばコバルトシリサイド
（ＣｏＳｉ₂ ）、チタンシリサイド（ＴｉＳｉ₂ ）ニッ
ケルシリサイド（ＮｉＳｉ₂ ）等を用いることができ
る。また、上記ゲート電極６１上の溝１４側壁には酸化
シリコンからなるサイドウォール６４が形成されてい
る。さらに、上記ゲート電極６１上部には例えばコバル
トシリサイド（ＣｏＳｉ₂ ）からなるシリサイド層６９
が形成されている。上記サイドウォール６４はシリサイ
ド層６９と拡散層６５との間の耐圧を確保する機能を有
する。

【００４１】上記半導体基板１１上の全面には、上記Ｄ
ＲＡＭ領域のトランジスタ２、高電圧ロジック領域のト
ランジスタ６を覆い、上記標準電圧ロジック領域のゲー
ト電極５１の頂部が露出するように、第１の絶縁膜（絶
縁膜）１９が形成されている。この第１の絶縁膜１９表
面は平坦化されている。上記第１の絶縁膜１９にはＤＲ
ＡＭ領域の拡散層１３に達する接続孔２０が形成されて
いる。上記接続孔２０内には、例えばリンドープトポリ
シリコンで形成される取り出し電極２１が形成されてい
る。

【００４２】上記接続孔２０は、拡散層１３の表面全面
で取り出し電極をコンタクトさせることが可能なよう
に、接続孔２０の開口径をでき得る限り大きく形成する
ことが望ましい。それによってコンタクト抵抗の低減が
図られる。また、図面では、多少アライメントずれを起
こした状態をわざと記載したが、接続孔２０開口時に過
剰なオーバエッチングを施さなければ、接続孔２０内に
形成されるワード線１６に接続される上記取り出し電極
２１の物理的な距離を確保することが可能となる。な
お、上部からみた投影デザインでは、この接続孔２０が
完全にワード線（ゲート電極）１６にオーバラップする
形となっている。

【００４３】さらに、上記第１の絶縁膜１９上には、Ｄ
ＲＡＭ領域の取り出し電極２１上およびロジック領域の
ゲート電極５１上を覆う第２の絶縁膜（キャップ絶縁
膜）２２が形成されている。

【００４４】上記第２の絶縁膜２２には、所定の上記取
り出し電極２１に接続するビットコンタクトホール２３
が形成されている。また、上記第２の絶縁膜２２上に
は、上記ビットコンタクトホール２３を通じて取り出し
電極２１に接続するビット線２４が例えば金属電極で形
成されている。このビット線２４は、その下部に密着層
が形成され、その上部にオフセット絶縁膜２５が形成さ
れている。

【００４５】上記第２の絶縁膜２２上には、上記ビット
線２４を覆うエッチングストッパ層２６および第３の絶
縁膜２７が形成されている。この第３の絶縁膜２７表面
は平坦化されている。上記第３の絶縁膜２７には、上記
取り出し電極２１に接続する接続孔２８を自己整合コン
タクトを形成する技術によって形成されている。この接
続孔２８内にはビット線２４との絶縁を図るためにサイ
ドウォール絶縁膜２９が形成されている。

【００４６】上記第３の絶縁膜２７上には、熱処理が不
要なＭＩＭ（Metal/insulator/Metal）構造のキャパシ
タ３１が形成されている。このキャパシタの下部電極３
２は接続孔２８を通じて上記取り出し電極２１に接続さ
れている。ＭＩＭ構造のキャパシタ３１は０．１μｍ以
降のＤＲＡＭでは必須になると予想され、現在では、一
例として、上部、下部電極３４，３２にルテニウム（Ｒ
ｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、キ
ャパシタ３１の誘電体膜３３にはＢＳＴ（ＢａＴｉＯ₃
とＳｒＴｉＯ₃ との混晶）系の膜が採用されている。

【００４７】上記第３の絶縁膜２７上には、上記ＭＩＭ
構造のキャパシタ３１を覆う第４の絶縁膜３５が形成さ
れている。この第４の絶縁膜３５表面は平坦化されてい
る。上記第４の絶縁膜３５ないし第１の絶縁膜１９に
は、キャパシタ取り出し電極、ワード線取り出し電極、
ビット線取り出し電極、標準電圧ロジック領域の拡散層
取り出し電極、ロジック領域のゲート取り出し電極、高
電圧ロジック領域の拡散層取り出し電極等を形成するた
めの接続孔１１１、１１２、１１３、１１４ａ,１１４
ｂ、１１５、１１６ａ,１１６ｂが形成されている。

【００４８】さらに、上記接続孔１１１〜１１６ｂに
は、キャパシタ取り出し電極１２１、ワード線取り出し
電極１２２、ビット線取り出し電極１２３、標準電圧ロ
ジック領域の拡散層取り出し電極１２４、ロジック領域
のゲート取り出し電極１２５、高電圧ロジック領域の拡
散層取り出し電極１２６等が形成されている。さらに、
第４の絶縁膜３５上には第５の絶縁膜３６が形成されて
いる。この第５の絶縁膜３６には各取り出し電極１２１
〜１２６に達する各配線溝１３１が形成され、配線溝１
３１には第１の配線１４１が例えば銅配線により形成さ
れている。この第１の配線４１には、図示はしないが、
必要に応じて、銅の拡散を防止するバリア層、密着層が
形成されている。また、さらに必要に応じて上層配線が
形成される。

【００４９】なお、上記キャパシタ３１は、上記ＭＩＭ
構造に限定されることはなく、例えばポリシリコンの結
晶粒を利用したＨＳＧの記憶ノード電極もしくはシリン
ダ形状の記憶ノード電極を適用することも可能であり、
絶縁膜に従来から用いられている酸化シリコン膜と窒化
シリコン膜と酸化シリコン膜との積層膜（ＯＮＯ膜）、
酸化タンタル膜、酸化アルミニウム膜等を用いることが
できる。

【００５０】上記半導体装置１では、ゲート絶縁膜１５
を介して半導体基板１１に埋め込まれたゲート電極１６
上に第１の絶縁膜（絶縁膜）１８を介してこのゲート電
極１５にオーバラップする状態で拡散層１７に接続され
る取り出し電極２０を備えていることから、ゲート電極
１６上の第１の絶縁膜１８を２０ｎｍ〜３０ｎｍ以上の
十分な膜厚を確保することが可能になり、それによっ
て、ゲート電極（ワード線）１６と拡散層１７に接続さ
れる取り出し電極２０との耐圧が確保されるようにな
る。

【００５１】また、半導体基板１１にゲート絶縁膜１５
を介してゲート電極１６が埋め込まれ、拡散層１７が半
導体基板１１表面側に形成されていることから、チャネ
ルはゲート電極１６が形成されている溝１３底部側の半
導体基板１１を廻り込むように形成されている。そのた
め、実効的なチャネル長が十分に確保されるため、バッ
クバイアスを印加して、短チャネル効果が厳しいＤＲＡ
Ｍのトランジスタ特性が安定化される。さらに、取り出
し電極２０は拡散層１７の半導体基板１１表面側全域に
接続させることが可能になり、コンタクト抵抗の低減が
図れる。

【００５２】また、ワード線１６（１６ｗ）は、半導体
基板１１および素子分離領域１２に形成した溝１３にゲ
ート電極に接続されるように形成されていることから、
ゲート電極１６との同時形成を可能としている。また、
拡散層１７は深さ方向に不純物濃度が薄くなっているこ
とから、接合の電界を緩和することが可能になり、デー
タ保持特性の性能が維持される。

【００５３】本発明の半導体装置の製造方法に係る実施
の形態の一例を、図２〜図２２の概略構成断面図によっ
て説明する。図２〜図２２では、前記図１によって説明
したのと同様なる構成部品には同一符号を付与する。

【００５４】図２の（１）に示すように、例えばＳＴＩ
（Shallow Trench Isolation ）技術によって、半導体
基板１１に、メモリ素子領域（以下ＤＲＡＭ領域として
説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジ
ック領域、高電圧ロジック領域等を分離する素子分離領
域１２を形成する。

【００５５】さらに半導体基板１１上にレジスト膜９１
を形成した後、リソグラフィー技術に用いてＤＲＡＭ領
域となる部分のレジスト膜９１を除去し、ロジック領域
上にレジスト膜９１を残す。図面では酸化シリコンから
なるバッファ層７１を形成した半導体基板１１を示して
いるが、場合によっては、上記バッファ層７１は必要と
しない。また上記素子分離領域１２は０．１μｍ〜０，
２μｍ程度の深さに形成される。

【００５６】その後、上記レジスト膜９１をマスクにし
てＤＲＡＭ領域の半導体基板１１にソース・ドレインを
形成するためのイオン注入を行い、拡散層１３を形成す
る。このイオン注入条件としては、一例として、イオン
注入する不純物にリンを用い、ドーズ量を１×１０¹³／
ｃｍ² 〜５×１０¹³／ｃｍ² 、加速電圧を１０ｋｅＶ〜
４０ｋｅＶに設定する。その後、上記レジスト膜９１を
除去する。このイオン注入では、後のＤＲＡＭ領域のゲ
ート形成に係る熱処理による拡散を考慮して、やや浅め
にイオン注入を行うが、ＤＲＡＭのゲートが基板埋め込
み型であるため、ＤＲＡＭ領域のチャネルは埋め込みゲ
ートを形成する溝の底部に形成されるので、何ら問題は
ない。また、後の熱処理によって活性化されるため、特
にこの段階で熱処理を行う必要もない。

【００５７】次いで、図３の（２）に示すように、半導
体基板１１上にバッファ層７２を例えば酸化シリコン膜
で、２０ｎｍ〜３０ｎｍの厚さに形成する。続いて、レ
ジスト膜９２を形成した後、リソグラフィー技術に用い
て、ＤＲＡＭ領域上に上記レジスト膜９２を残し、標準
電圧ロジック領域および高電圧ロジック領域となる部分
のレジスト膜９２を除去する。

【００５８】その後、このレジスト膜９２をエッチング
マスクに用いて、上記バッファ層７２をエッチング加工
する。すなわち、ＤＲＡＭ領域上にバッファ層７２を残
し、標準電圧ロジック領域および高電圧ロジック領域上
のバッファ層７２をエッチング除去する。このエッチン
グ加工は、酸化シリコン膜をエッチングする周知のドラ
イエッチングもしくはウエットエッチングのいずれかの
方法で行うことが可能である。その後、上記レジスト膜
９２を除去する。

【００５９】上記プロセスにおいて、ＤＲＡＭ領域上に
残したバッファ層７２は、後にＤＲＡＭ領域のワード線
上にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層
をこのサリサイド形成から保護する機能を有する。

【００６０】さらに、図４の（３）に示すように、半導
体基板１１上にレジスト膜９３を形成した後、リソグラ
フィー技術によりＤＲＡＭ領域のワード線（ゲート電
極）となる領域上および高電圧ロジック領域のゲート電
極となる領域上のレジスト膜９３に開口部９４を形成す
る。

【００６１】次いで、図５の（４）に示すように、上記
レジスト膜９３をエッチングマスクに用いて、バッファ
層７２、素子分離領域１２および半導体基板１１をエッ
チング（例えば連続的にエッチング）して素子分離領域
１２（フィールド）および半導体基板１１に、ＤＲＡＭ
領域のワード線(ゲート電極も含む)および高電圧ロジッ
ク領域のゲート電極が形成される溝１４を形成する。こ
の溝１４の深さは、例えば５０ｎｍ〜１００ｎｍ程度で
あり、半導体基板１１に形成された溝１４の深さと素子
分離領域１２に形成された溝１４の深さとが多少の差を
生じてもよい。なお、ＤＲＡＭ領域に形成されているバ
ッファ層７２は素子分離領域１２をエッチングする際に
同時にエッチングされる。その後、上記レジスト膜９３
を通常の除去技術によって除去する。

【００６２】上記工程で形成した溝１４には、後にワー
ド線およびゲート電極を埋め込むので、例えばＤＲＡＭ
昇圧電位用のＭＯＳキャパシタ等の幅の広い配線は形成
できない。ＤＲＡＭの昇圧用に実効面積の広いＭＯＳキ
ャパシタが必要な場合は、くし型のＭＯＳキャパシタを
設置する。なお、この世代で想定している電圧として
は、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロ
ジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワー
ド線昇圧は１．５Ｖ〜２．５Ｖである。

【００６３】次いで、図示はしないが、ＤＲＡＭ領域お
よびロジック領域のウエル・チャネルドーズを例えばレ
ジストマスクを用いてイオン注入法によって行い、半導
体基板１１にチャネル拡散層、ウエル領域等を形成す
る。

【００６４】ＤＲＡＭ領域のワードトランジスタの上記
チャネル拡散層として、高濃度（例えば１．０ラ１０¹⁸
／ｃｍ³ 〜１．０ラ１０¹⁹／ｃｍ³ ）にしなければなら
ない領域は、半導体基板１１を掘り下げた溝１４底部の
半導体基板部分であり、溝１４の側壁や上部における半
導体基板１１には基板濃度としてのイオン注入をほとん
ど行う必要はない。したがって、後述する拡散層１３
（図７参照）下部の半導体基板部分は、極めて低濃度
（例えば１．０ラ１０¹⁷／ｃｍ³ 〜１．０ラ１０¹⁸／ｃ
ｍ³ ）での形成が可能になる。

【００６５】その後、図６の（５）に示すように、上記
溝１４の内面および半導体基板１１、素子分離領域１２
上にＤＲＡＭ領域、高電圧ロジック領域（例えばワード
線昇圧部等）等のゲート絶縁膜１５を形成する。この世
代では、ゲート絶縁膜を膜厚に応じて作り分けるのが一
般的ではあり、レジストプロセスを用いて作り分けを行
う。ゲート絶縁膜には酸化シリコンもしくは耐熱性が必
要な場合には窒化シリコンを用いる。ただし、低コスト
の汎用ＤＲＡＭの場合には作り分けは必ずしも必要な措
置ではない。

【００６６】ＤＲＡＭセルは、最先端のロジックのトラ
ンジスタよりもやや厚めのゲート絶縁膜を有し、またゲ
ート長もやや長く形成されるため、この世代であって
も、熱酸化による酸化シリコン膜の適用が可能である。
したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、
例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜
で形成される。また、高電圧ロジック部のゲート絶縁膜
にもこの酸化シリコン膜を用いる必要がある。

【００６７】さらに、溝１４を埋め込むように、半導体
基板１１、素子分離領域１２上に上記ゲート絶縁膜１５
を介してゲート電極形成膜７３を例えばポリシリコンで
形成する。なお、上記ゲート絶縁膜１５と上記ゲート電
極形成膜７３は、ロジック領域のダミーゲートとして用
いることができる。したがって、このゲート電極形成膜
７３の膜厚は合計で１５０ｎｍ〜２００ｎｍ程度が必要
になる。次いで、上記ゲート電極形成膜７３上にバッフ
ァ層７４を例えば酸化シリコン膜で形成する。

【００６８】次に、上記バッファ層７４上の全面にレジ
スト膜９５を形成した後、リソグラフィー技術によっ
て、ＤＲＡＭ領域のワード線（ゲート電極も含む）を形
成するためにロジック領域のみを上記レジスト膜９５で
覆うようにパターニングを行う。

【００６９】次いで、図７の（６）に示すように、上記
レジスト膜９５をマスクに用いてＤＲＡＭ領域の上記バ
ッファ層７４、上記ゲート電極形成膜７３のエッチバッ
クを行う。そして、ＤＲＡＭ領域の溝１４内にのみ、上
記ゲート電極形成膜７３を残すようにして、ワード線
（一部がゲート電極となる）１６を形成する。その際、
ＤＲＡＭ領域のワード線１６を形成するためのエッチバ
ックは半導体基板１１よりも例えば５０ｎｍ程度低くな
るように行い、後に形成される拡散層取り出し電極との
耐圧距離を確保する。

【００７０】上記エッチバックでは、ロジック領域上は
レジスト膜９５に覆われているためバッファ層７４とゲ
ート電極形成膜７３は残される。このバッファ層７４
は、レジスト膜９５をマスクに用いて、ゲート電極形成
膜７３をエッチバックする際にパターニングを行ってい
るが、これは、後のロジック領域の拡散層にサリサイド
を形成する際に、ダミーゲート上のサリサイド形成を抑
制するためのもので、汚染等の問題が生じない場合には
不要として形成しない場合もある。その後、上記レジス
ト膜９５を除去する。

【００７１】ここまでの形成プロセスで、最初にイオン
注入によって形成したＤＲＡＭ領域における拡散層１３
中のリンが熱拡散し、拡散層１３の底部は、濃度が薄く
なり、半導体基板１１との電界を緩和させることが可能
となる。もともと、半導体基板１１側は、この拡散層１
３の接合部では低濃度に設定されているため、拡散層１
３とともに、低電界強度の接合が形成される。この接合
がＤＲＡＭデータ保持特性の傾向を維持する。

【００７２】上記説明したように、半導体基板１１にゲ
ート絶縁膜１５を介してワード線（ゲート電極）１６が
埋め込まれ、拡散層１３が半導体基板１１表面側に形成
されていることから、チャネルはワード線（ゲート電
極）１６が形成されている溝１４底部側の半導体基板１
１を廻り込むように形成される。そのため、実効的なチ
ャネル長を確保することもでき、バックバイアスを印加
して短チャネル効果が厳しいＤＲＡＭセルのトランジス
タ特性を安定化させることもできる。

【００７３】次いで、図８の（７）に示すように、ＤＲ
ＡＭ領域のゲートを保護する保護膜７５を例えば薄い窒
化シリコン膜（例えば厚さが１０ｎｍ〜５０ｎｍ）で全
面に形成する。この保護膜７５は、後にＤＲＡＭ領域の
ワード線１６上の側壁にサイドウォール状に形成され、
サリサイド形成時に、ワード線１６側壁の耐圧確保に寄
与する。

【００７４】続いて、図９の（８）に示すように、標準
電圧ロジック領域のダミーゲートのパターニングを行
う。まず全面にレジスト膜９６を形成し、例えばリソグ
ラフィー技術によってレジスト膜９６を標準電圧ロジッ
ク領域のゲート電極パターンに加工する。その際、ＤＲ
ＡＭ領域はレジスト膜９６で被覆保護し、高電圧ロジッ
ク領域上のレジスト膜９６は除去する。

【００７５】図１０の（９）に示すように、上記レジス
ト膜９６をエッチングマスクにして保護膜７５、バッフ
ァ層７４およびゲート電極形成膜７３をエッチング加工
して標準電圧ロジック領域にダミーゲート７６を形成す
る。このエッチバック加工では、ゲート絶縁膜１５とし
て形成した酸化シリコン膜をエッチングストッパとして
用いている。また、このエッチングでは、高電圧ロジッ
ク領域ではエッチバック加工が行われ、高電圧ロジック
領域に形成されている溝１４内にゲート電極形成膜７３
がゲート絶縁膜１５を介して埋め込まれ、ゲート電極６
１が形成される。その後、上記レジスト膜９６を除去す
る。

【００７６】次いで、図１１の（１０）に示すように、
標準電圧ロジック領域のｎチャネルトランジスタの形成
領域上を開口したレジスト膜（図示せず）を形成し、続
いてそのレジスト膜およびダミーゲート７６をマスクに
用いて半導体基板１１にイオン注入を行い、ｎチャネル
トランジスタの低濃度拡散層５２、５２を形成する。そ
の後、上記レジスト膜を除去する。同様にして、標準電
圧ロジック領域のｐチャネルトランジスタの形成領域上
を開口したレジスト膜（図示せず）を形成し、続いてそ
のレジスト膜およびダミーゲート（図示せず）をマスク
に用いて半導体基板１１にイオン注入を行い、ｐチャネ
ルトランジスタの低濃度拡散層（図示せず）を形成す
る。その後、上記レジスト膜を除去する。

【００７７】さらに、同様にして、高電圧ロジック領域
のｎチャネルトランジスタの形成領域上を開口したレジ
スト膜（図示せず）を形成し、続いてそのレジスト膜お
よびゲート電極６１をマスクに用いて半導体基板１１に
イオン注入を行い、ｎチャネルトランジスタの低濃度拡
散層６２、６２を形成する。その後、上記レジスト膜を
除去する。同様にして、高電圧ロジック領域のｐチャネ
ルトランジスタの形成領域上を開口したレジスト膜（図
示せず）を形成し、続いてそのレジスト膜およびゲート
電極（図示せず）をマスクに用いて半導体基板１１にイ
オン注入を行い、ｐチャネルトランジスタの低濃度拡散
層（図示せず）を形成する。この高電圧ロジック領域の
イオン注入では、ゲート電極６１が半導体基板１１に形
成された溝１４にそって形成されているので、比較的高
エネルギーでのイオン注入が必要になる。その後、上記
レジスト膜を除去する。

【００７８】次いで、図１２の（１１）に示すように、
サイドウォール形成膜７７を全面に形成する。このサイ
ドウォール形成膜７７は、窒化シリコンよりも低応力で
ウエット処理による剥離性のよい酸化シリコンで形成す
ることが好ましい。または、酸化シリコン膜と窒化シリ
コン膜の積層膜もしくは酸化窒化シリコン膜で形成する
ことも可能である。その後、全面にレジスト膜９７を形
成し、例えばリソグラフィー技術によってロジック領域
のレジスト膜９７を除去し、ＤＲＡＭ領域のレジスト膜
９７は残して、ＤＲＡＭ領域を保護しておく。その状態
で、上記サイドウォール形成膜７７をエッチバックす
る。

【００７９】その結果、図１３の（１２）に示すよう
に、標準電圧ロジック領域のダミーゲート７６の側壁に
サイドウォール形成膜７７でサイドウォール５４が形成
される。その際、高電圧ロジック領域の溝１４の側壁に
もサイドウォール６４が形成される。このサイドウォー
ル６４はゲートの側壁を保護する機能を有する。

【００８０】次いで、標準電圧ロジック領域のｎチャネ
ルトランジスタの形成領域上を開口したレジスト膜（図
示せず）を形成し、続いてそのレジスト膜およびダミー
ゲート７６、サイドウォール５４をマスクに用いて半導
体基板１１にイオン注入を行い、ダミーゲート７６側に
低濃度拡散層５２を残すようにｎチャネルトランジスタ
の拡散層５５、５５を形成する。その後、上記レジスト
膜を除去する。同様にして、標準電圧ロジック領域のｐ
チャネルトランジスタの形成領域上を開口したレジスト
膜（図示せず）を形成し、続いてそのレジスト膜および
ダミーゲート（図示せず）、サイドウォール（図示せ
ず）をマスクに用いて半導体基板１１にイオン注入を行
い、ダミーゲート側に低濃度拡散層（図示せず）を残す
ようにｐチャネルトランジスタの拡散層（図示せず）を
形成する。その後、上記レジスト膜を除去する。

【００８１】さらに、同様にして、高電圧ロジック領域
のｎチャネルトランジスタの形成領域上を開口したレジ
スト膜（図示せず）を形成し、続いてそのレジスト膜お
よびゲート電極６１をマスクに用いて半導体基板１１に
イオン注入を行い、下層に低濃度拡散層６２を残すよう
にしてｎチャネルトランジスタの拡散層６５、６５を形
成する。その後、上記レジスト膜を除去する。同様にし
て、高電圧ロジック領域のｐチャネルトランジスタの形
成領域上を開口したレジスト膜（図示せず）を形成し、
続いてそのレジスト膜およびゲート電極（図示せず）を
マスクに用いて半導体基板１１にイオン注入を行い、下
層に低濃度拡散層（図示せず）を残すようにしてｐチャ
ネルトランジスタの拡散層（図示せず）を形成する。そ
の後、上記レジスト膜を除去する。

【００８２】次いで、図１４の（１３）に示すように、
全面にレジスト膜９８を形成した後、リソグラフィー技
術によって、ＤＲＡＭ領域のレジスト膜９８を除去し、
上記レジスト膜９８でロジック領域を覆うようにパター
ニングを行う。次いで、上記レジスト膜９８をマスクに
用いて例えばウエット処理によって、ＤＲＡＭ領域の酸
化シリコンからなるサイドウォール形成膜７７のエッチ
バックを行う。このエッチングでは、先に形成されてい
るＤＲＡＭのワード線１６直上に形成されている窒化シ
リコンからなる保護膜７５がエッチングストッパとな
る。

【００８３】また、上記レジスト膜９３をそのまま利用
して、ＤＲＡＭ領域の保護膜７５を例えば反応性イオン
エッチング（ＲＩＥ）によりエッチングしてＤＲＡＭ領
域のワード線１６を露出させる。この結果。ワード線線
１６上の溝１４の側壁に保護膜７５からなるサイドウォ
ール１７が形成される。このサイドウォール１７は側壁
保護の機能を有する。なお、上記反応性イオンエッチン
グでは、ＤＲＡＭ領域の拡散層１３が露出しないように
すること、すなわち、拡散層１３上にバッファ層７２を
残すようにすることが重要である。その後、上記レジス
ト膜９８を除去する。

【００８４】さらに、図１５の（１４）に示すように、
通常のシリサイド化技術を用いて、上記ロジック領域の
各拡散層５５、６５上、高電圧ロジック領域のゲート電
極６１上、ＤＲＡＭ領域のワード線１６上に、シリサイ
ド層５８、６８、６９、１８を選択的に形成する。この
とき、ダミーゲート７６の頂上部には、酸化シリコン膜
からなるバッファ層７４が形成されているので、シリサ
イド層は形成されない。このようにして、低抵抗を実現
する必要が有るロジック領域の各拡散層５５、６５上、
高電圧ロジック領域のゲート電極６１上、ＤＲＡＭ領域
のワード線１６上に選択的にシリサイド層５８、６８、
６９、１８が形成される。このシリサイド層としては、
例えばコバルトシリサイド（ＣｏＳｉ₂ ）、チタンシリ
サイド（ＴｉＳｉ₂ ）ニッケルシリサイド（ＮｉＳ
ｉ₂ ）等を用いることができる。

【００８５】その後、全面にキャップ絶縁膜７８を例え
ば窒化シリコン膜で形成する。このキャップ絶縁膜７８
はサリサイド形成部の接合リークを抑制するのに効果的
であるが、不要であれば形成する必要はない。

【００８６】次いで、図１６の（１５）に示すように、
全面に第１の絶縁膜（絶縁膜）１９を形成した後、ＣＭ
Ｐによって、第１の絶縁膜１９表面を平坦化する。上記
第１の絶縁膜１９表面を平坦化する方法は、平坦化を実
現することができる方法であればＣＭＰに限定されるこ
とはなく、例えばエッチバック法等を用いることも可能
である。その後、上記第１の絶縁膜１９上にレジスト膜
９９を形成した後、リソグラフィー技術によって、上記
レジスト膜９９にＤＲＡＭ領域の拡散層取り出しコンタ
クト用の接続孔パターン１００を形成する。

【００８７】次いで、図１７の（１６）に示すように、
上記レジスト膜９９〔図９の（１５）参照〕をエッチン
グマスクに用いて、第１の絶縁膜１９を貫通してＤＲＡ
Ｍ領域の拡散層１３に達する接続孔２０を形成する。こ
のとき、ＤＲＡＭ領域のワード線（ゲート電極）１６は
コンタクトを取るべき拡散層１３よりも半導体基板１１
表面下に配置されているので、セルフアラインコンタク
ト等の特別な技術を用いる必要はない。またＤＲＡＭの
拡散層１３全面が取り出し電極とコンタクトできるよう
に、接続孔２０の開口径をでき得る限り大きく形成する
ことが望ましい。それによってコンタクト抵抗の低減が
図られる。

【００８８】また、図面では、多少アライメントずれを
起こした状態をわざと記載したが、接続孔開口時に過剰
なオーバエッチングを施さなければ、後の工程で接続孔
２０内に形成されるワード線取り出し電極の物理的な距
離を確保することが可能となる。なお、上部からみた投
影デザインでは、この接続孔２０が完全にワード線（ゲ
ート電極）１６にオーバラップする形となっている。

【００８９】次いで、上記接続孔２０内を埋め込むよう
に、第１の絶縁膜１９上に、取り出し電極形成膜７９を
形成する。この取り出し電極形成膜７９は、例えばリン
ドープトポリシリコンで形成される。この拡散層取り出
しのための取り出し電極形成膜７９は、従来通り、ＤＲ
ＡＭ領域に接合リークの低減を考慮してリンドープトポ
リシリコンが選択されることが望ましい。その後、リン
ドープトポリシリコンを活性化するための熱処理を行
う。この熱処理としては９００℃程度の急速加熱処理
（以下ＲＴＡという、ＲＴＡはRapid Thermal Annealin
g の略）が必要になる。その後は、ロジック領域のゲー
ト電極を形成する工程となるため、一切の高温熱処理を
行わないようにする必要がある。

【００９０】その後、図１８の（１７）に示すように、
例えばＣＭＰによって、第１の絶縁膜１９上の余剰な取
り出し電極形成膜７９（リンドープトポリシリコン）を
除去して、接続孔２０内に拡散層１３に接続する取り出
し電極形成膜７９からなる取り出し電極２１を形成する
とともに、第１の絶縁膜１９を研磨してその表面を平坦
化させる。その際、表面電圧ロジック領域のダミーゲー
ト７６上部を露出させる。

【００９１】次いで、図１９の（１８）に示すように、
ＤＲＡＭ領域に形成された拡散層取り出しのための取り
出し電極２１を保護するキャップ絶縁膜８０を例えば窒
化シリコン膜で第１の絶縁膜１９上に形成する。そして
レジスト膜（図示せず）を形成した後、リソグラフィー
技術によって上記レジスト膜（図示せず）をＤＲＡＭ領
域のみに残す。このキャップ絶縁膜８０は、後の工程で
行うＣＭＰによって除去されるため、上記窒化シリコン
膜に限定されることはない。窒化シリコンの他には、一
例として、酸化シリコンを用いることも可能である。そ
の後、標準電圧ロジック領域におけるダミーゲート７６
〔図１８の（１７）参照〕を除去する。

【００９２】その結果、上記ダミーゲートを除去部分に
溝８１が形成される。このダミーゲートの除去は、下地
が酸化シリコン系であるため反応性イオンエッチングで
行うことも可能であり、または硫酸過水もしくはフッ硝
酸によるウエットエッチングにより除去することも可能
である。

【００９３】そして、図２０の（１９）に示すように、
上記溝８１の内壁に上記ロジック領域のゲート絶縁膜８
２を形成した後、その溝８１内部を埋め込むようにゲー
ト電極形成膜８３を形成する。このゲート絶縁膜８２お
よびゲート電極形成膜８３は上記キャップ絶縁膜８０上
にも形成される。上記ゲート絶縁膜８２は、酸化シリコ
ン膜で形成されるが、酸化ジルコニウム、酸化ハフニウ
ム、酸化タンタル、酸化アルミニウム、ＢＳＴ等の高誘
電体膜を用いることも可能である。また上記ゲート電極
形成膜８３はタングステン膜８３Ｗ／窒化チタン膜８３
Ｔの積層膜で形成することが一般的である。

【００９４】再びＣＭＰによって、第１の絶縁膜１９上
の余剰なゲート絶縁膜８２とゲート電極形成膜８３とを
除去して、図２１の（２０）に示すように、溝８１内に
ゲート絶縁膜８２を介してゲート電極形成膜８３からな
るゲート電極５１を形成するとともに、第１の絶縁膜１
９表面を平坦化する。その結果、標準電圧ロジック領域
のゲート電極５１上部は露出される。その際、ＤＲＡＭ
領域の拡散層を取り出すための取り出し電極２１の上部
も研磨されるが、何ら問題はない。

【００９５】次いで、第１の絶縁膜１９上に、ＤＲＡＭ
領域の取り出し電極２１上およびロジック領域のゲート
電極５１上を覆う第２の絶縁膜（キャップ絶縁膜）２２
を形成する。

【００９６】その後、図２２の（２１）に示すように、
通常のＤＲＡＭプロセスを経る。すなわち、上記第２の
絶縁膜２２を形成した後、ビットコンタクトホール２３
を形成する。次いで、金属電極によるビット線２４を形
成する。このビット線２４は、その下部に密着層２４ａ
を成膜して形成され、その上部にオフセット絶縁膜２５
を成膜して形成される。その後、ビット線２４を覆うエ
ッチングストッパ層２６および第３の絶縁膜２７を形成
する。そして、第３の絶縁膜２７表面を平坦化する。次
に、第３の絶縁膜２７に上記取り出し電極２１に接続す
る接続孔２８を自己整合コンタクトを形成する技術によ
って形成する。この接続孔２８内にはビット線２４との
絶縁を図るためにサイドウォール絶縁膜２９が形成され
ている。

【００９７】次いで、熱処理が不要なＭＩＭ（Metal/in
sulator/Metal）構造のキャパシタ３１を形成する。こ
のキャパシタの下部電極３２は接続孔２８を通して上記
取り出し電極２１に接続される。ＭＩＭ構造のキャパシ
タ３１は０．１μｍ以降のＤＲＡＭでは必須になると予
想され、現在では、一例として、上部、下部電極３４，
３２にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）
系材料が用いられ、キャパシタ３１の誘電体膜３３には
ＢＳＴ（ＢａＴｉＯ₃ とＳｒＴｉＯ₃ との混晶）系の膜
が採用される。

【００９８】次いで、上記第３の絶縁膜２７上に、上記
ＭＩＭ構造のキャパシタ３１を覆う第４の絶縁膜３５を
形成する。その後、ＣＭＰによって上記第４の絶縁膜３
５表面を平坦化する。次いで、第４の絶縁膜３５ないし
第１の絶縁膜１９に、キャパシタ取り出し電極、ワード
線取り出し電極、ビット線取り出し電極、標準電圧ロジ
ック領域の拡散層取り出し電極、ロジック領域のゲート
取り出し電極、高電圧ロジック領域の拡散層取り出し電
極等を形成するための接続孔１１１、１１２、１１３、
１１４ａ,１１４ｂ、１１５、１１６ａ,１１６ｂ等を形
成する。

【００９９】さらに、上記接続孔１１１〜１１６ｂ等
に、キャパシタ取り出し電極１２１、ワード線取り出し
電極１２２、ビット線取り出し電極１２３、標準電圧ロ
ジック領域の拡散層取り出し電極１２４ａ,１２４ｂ、
ロジック領域のゲート取り出し電極１２５、高電圧ロジ
ック領域の拡散層取り出し電極１２６ａ,１２６ｂ等を
形成する。さらに、第４の絶縁膜３５上に第５の絶縁膜
３６を形成する。次いで、この第５の絶縁膜３６に各取
り出し電極１２１〜１２６に達する各配線溝１３１を形
成し、配線溝１３１に第１の配線１４１を形成する。こ
の第１の配線４１は例えば銅配線からなる。図示はしな
いが、さらに必要に応じて上層配線を形成する。

【０１００】上記半導体装置の製造方法では、ワード線
１６上層にシリサイド層１８を形成することから、ワー
ド線１６の抵抗が低減され、遅延の問題が回避される。
また、ロジック素子の拡散層５５、６５上にシリサイド
層５８、６８を形成することからこの拡散層５５、６５
へのコンタクト抵抗が低減される。

【０１０１】また、ＤＲＡＭ領域の拡散層１３を半導体
基板１１表面側に形成し、この半導体基板１１にゲート
絶縁膜１５を介してワード線１６を埋め込むように形成
することから、チャネルはワード線（ゲート電極）１６
が形成されている溝１４底部側の半導体基板１１を廻り
込むように形成される。そのため、実効的なチャネル長
が十分に確保されるため、バックバイアスを印加して、
短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）
のトランジスタ特性が安定化される。

【０１０２】また、上記半導体装置１の製造方法では、
ゲート絶縁膜１５を介して半導体基板１１に形成された
溝１４内に埋め込まれたワード線１６上に、第１の絶縁
膜１９を介してこのワード線１６にオーバラップする状
態で、半導体基板１１表面に形成した拡散層１３に接続
される取り出し電極２１を形成することから、ワード線
１６上の第１の絶縁膜１９は２０ｎｍ〜３０ｎｍ以上の
十分な膜厚が確保される。そのため、拡散層１３に接続
される取り出し電極２１との耐圧が確保される。また、
ＤＲＡＭ領域の拡散層１３上の全面をコンタクトに使用
できるようになるので、実効面積を有効に使用できる。
よって、セルデザインで実現可能な最低の抵抗値を実現
することができ、コンタクト抵抗の低減が図れる。

【０１０３】また、ＤＲＡＭ領域の拡散層１３は、その
不純物拡散によって深さ方向に不純物濃度が薄く形成さ
れることから、接合の電界を緩和することが可能にな
り、データ保持特性の性能が維持される。

【０１０４】また、標準電圧ロジック領域の高駆動力ト
ランジスタを実現するためにリプレースメントにより形
成されるゲート電極５１を有するロジックトランジスタ
とＤＲＡＭとの１チップ化が実現される。これによっ
て、標準電圧ロジック領域のゲート電極５１は、熱処理
に対するケアが不要となり、ゲート絶縁膜８２に高誘電
率材料を用いることが可能となり、ゲート電極５１をポ
リメタル構造または金属材料で形成することが可能にな
る。

【０１０５】また、上記製造方法によって、アナログ回
路や外部インターフェイス、メモリ素子のワード線昇圧
に必要な高電圧動作を可能にする高電圧ロジック素子を
標準電圧ロジック素子とともに一つの半導体基板１１に
混載することが可能になる。

【０１０６】上記ＤＲＡＭ領域に用いた技術は、汎用Ｄ
ＲＡＭのメモリチップの製造にも適用することが可能で
ある。

【０１０７】

【発明の効果】以上、説明したように本発明の半導体装
置およびその製造方法によれば、ワード線上層にシリサ
イド層が形成されているので、ワード線抵抗の低減が図
れ、微細加工化で問題となるワード線の遅延の問題が回
避できる。また、ロジック素子の拡散層上にシリサイド
層が形成されているので、この拡散層へのコンタクト抵
抗を低減することができる。

【０１０８】また、半導体基板表面側に拡散層が形成さ
れ、その半導体基板に形成された溝内にゲート絶縁膜を
介してワード線が埋め込まれているので、チャネルはワ
ード線が形成されている溝底部側の半導体基板を廻り込
むように形成される。そのため、メモリ素子領域のセル
トランジスタの実効的なチャネル長が十分に確保される
ため、バックバイアスを印加して短チャネル効果が厳し
いメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が
安定化される。

【０１０９】また、上部投影デザイン的に、メモリ素子
領域の拡散層の取り出し電極と、ワード線（ゲート電
極）とがオーバラップすることが可能となり、セルの微
細化が可能になる。よって、基板面方向にはワード線と
取り出し電極間の耐圧確保のための距離が必要なくな
る。また、ワード線と拡散層取り出しコンタクトとの層
間耐圧確保も容易となる。そのため、メモリ素子の拡散
層上の全面がコンタクトに使用されるので、実効面積を
有効に使用できる。よって、セルデザインで実現可能な
最低の抵抗値が実現されるので、コンタクト抵抗の低減
が図れる。

【０１１０】また、メモリ素子領域の拡散層下部の半導
体基板濃度をセルトランジスタに要求されるほど濃くす
る必要がないこと、メモリ素子領域の拡散層はその深さ
方向に不純物濃度が薄くなっていることから、接合の電
界を緩和することが可能になり、メモリ素子領域のセル
縮小化でますます厳しくなるデータ保持特性の性能を維
持することが可能になる。

【０１１１】また、ロジック領域の高駆動力トランジス
タを実現するためのリプレースメントゲート電極を有す
るロジックトランジスタとメモリ素子との１チップ化が
実現される。これによって、ロジック領域のゲートは、
熱処理に対するケアが不要となり、ゲート絶縁膜に高誘
電率材料を用いることが可能となり、ゲート電極をポリ
メタル構造で形成することが可能になる。

【０１１２】ロジック領域の高駆動力トランジスタを実
現するために、リプレースメントゲート電極とＤＲＡＭ
の１チップ化が可能になる。これによって、ロジック領
域のゲートは熱処理に対するケアが不要となり、ゲート
絶縁膜に酸化ジルコニウム、酸化ハフニウム、酸化タン
タル、酸化アルミニウム、ＢＳＴ（ＢａＴｉＯ₃ とＳｒ
ＴｉＯ₃ との混晶）等を用いることが可能になり、また
ゲート電極にＣｕ／ＴｉＮ、Ｗ／ＴｉＮ等を用いること
が可能になり、ロジック素子の性能の向上が図れる。

【０１１３】アナログ回路や外部インターフェイス、メ
モリ素子のワード線昇圧に必要な高電圧動作を可能にす
る高電圧ロジック素子を標準電圧ロジック素子とともに
一つの半導体基板に混載することが可能になる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係る実施の形態の一例を
示す概略構成断面図である。

【図２】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（１）である。

【図３】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（２）である。

【図４】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（３）である。

【図５】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（４）である。

【図６】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（５）である。

【図７】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（６）である。

【図８】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（７）である。

【図９】本発明の半導体装置の製造方法に係る実施の形
態の一例を示す概略構成断面図（８）である。

【図１０】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（９）である。

【図１１】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１０）である。

【図１２】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１１）である。

【図１３】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１２）である。

【図１４】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１３）である。

【図１５】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１４）である。

【図１６】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１５）である。

【図１７】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１６）である。

【図１８】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１７）である。

【図１９】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１８）である。

【図２０】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（１９）である。

【図２１】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（２０）である。

【図２２】本発明の半導体装置の製造方法に係る実施の
形態の一例を示す概略構成断面図（２１）である。

【符号の説明】

１１…半導体基板、１２…素子分離領域、１３,５５,６
５…拡散層、１４…溝、１５,８２…ゲート絶縁膜、１
６…ワード線、１８,５８,６８…シリサイド層、１９…
第１の絶縁膜、２１…取り出し電極、５１,６１…ゲー
ト電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリ素子とロジック素子とを同一半導
   体基板上に形成した半導体装置において、 前記メモリ素子のトランジスタは、 半導体基板および該半導体基板に形成された素子分離領
   域に形成された溝内にゲート絶縁膜を介して埋め込まれ
   たワード線と、 前記溝側壁の前記半導体基板表面側に形成した拡散層
   と、 前記ワード線上層に形成されたシリサイド層と、 前記ワード線上に絶縁膜を介して前記ワード線にオーバ
   ラップする状態で前記拡散層に接続される取り出し電極
   とを備えたもので、 前記ロジック素子のトランジスタは、 前記ロジック素子のトランジスタの拡散層上層にシリサ
   イド層を備えたもので、 前記ロジック素子のトランジスタの少なくとも一つは、 前記半導体基板に形成された溝内にゲート電極が形成さ
   れたものからなることを特徴とする半導体装置。
2. 【請求項２】 前記拡散層は深さ方向に不純物濃度が薄
   くなることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 メモリ素子とロジック素子とを同一半導
   体基板上に形成する半導体装置の製造方法において、 半導体基板に素子分離領域を形成した後、該半導体基板
   表面側にメモリ素子領域の拡散層を形成する工程と、 半導体基板および前記素子分離領域におけるメモリ素子
   領域および第１のロジック素子領域の所定位置に溝を形
   成する工程と、 前記溝内にゲート絶縁膜を形成する工程と、 メモリ素子領域の前記溝の上部を残した状態で溝内を埋
   め込むワード線を形成する工程と、 前記ワード線と同一層で第２のロジック素子領域の前記
   半導体基板上にダミーゲートを形成するとともに、第１
   のロジック素子領域の溝内にゲート電極を形成する工程
   と、 前記第１、第２のロジック素子領域の前記半導体基板に
   ロジックトランジスタの拡散層を形成する工程と、 前記ワード線上の前記溝側壁にサイドウォール絶縁膜を
   形成する工程と、 前記ワード線上層および前記第１、第２のロジック素子
   領域の拡散層上層にシリサイド層を形成する工程と、 前記溝の上部を埋め込むとともに前記ダミーゲートを覆
   うように絶縁膜を形成する工程と、 前記ワード線上に前記絶縁膜を介して前記ワード線にオ
   ーバラップする状態で前記拡散層に達する接続孔を形成
   する工程と、 前記接続孔内に取り出し電極を形成する工程と、 前記絶縁膜表面を平坦化するとともに前記ダミーゲート
   の上部を露出させる工程と、 前記取り出し電極を活性化する熱処理を行う工程と、 前記ダミーゲートを除去してゲート溝を形成する工程
   と、 前記ゲート溝にゲート絶縁膜を介してゲート電極を形成
   する工程とを備えたことを特徴とする半導体装置の製造
   方法。
4. 【請求項４】 前記拡散層は深さ方向に不純物濃度が薄
   くなるように形成することを特徴とする請求項３記載の
   半導体装置の製造方法。