JP4394177B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体技術に関し、特にフィルタキャパシタなどのキャパシタを備える半導体装置及びその製造に関する。
【0002】
【従来の技術】
DRAMなどの半導体記憶装置においては、電源ノイズを抑制するためにフィルタキャパシタが一般的に用いられている(例えば特開昭61−218155号公報(1986年9月27日)参照)。このフィルタキャパシタとしては、ゲート酸化膜を容量絶縁膜としたMOS型のキャパシタが用いられている。
【0003】
一方、DRAMのメモリセルアレイ部の一部を構成するメモリセルのそれぞれは、例えば1つのトランスファゲート・トランジスタ又はアクセス・トランジスタと1つの情報蓄積キャパシタとをもっている。
【0004】
【発明が解決しようとする課題】
ところで、フィルタキャパシタを備える半導体記憶装置の従来の製造プロセスにおいては、フィルタキャパシタには各メモリセルの情報蓄積キャパシタに比較して高い耐圧が要求されるため、両者は別の工程で形成されている。そのため、半導体記憶装置の製造工程が増大する不便がある。
【0005】
そこで、本発明の目的の1つは、製造コストを増大させることなく、半導体装置の電源供給電圧を取り扱う、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置及びその製造方法を提供することである。
【0006】
【課題を解決するための手段】
本発明の一側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを含み、前記フィルタキャパシタは、下部電極と、前記下部電極上に形成された第1の誘電体層と、前記第1の誘電体層上に形成された少なくとも酸化膜と窒化膜とを有する第2の誘電体層とからなる誘電体層と、前記第2の誘電体層上に形成された上部電極とを備えて構成されており、前記情報蓄積キャパシタは、第1の下部電極と、前記第1の下部電極上に設けられた絶縁膜上に形成され、コンタクトホールを介して前記第1の下部電極と接続されてなる第2の下部電極とを有する下部電極と、前記第2の下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを備えて構成されており、前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第1の下部電極、前記フィルタキャパシタの前記第1の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第2の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とが、それぞれ同一の成膜工程レベルに配置され、且つそれぞれ同一の材料で形成されている半導体装置が得られる。
【0007】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを備える半導体装置の製造方法であって、前記素子分離構造体上において前記フィルタキャパシタの下部電極を形成するとともに、前記素子形成領域上において前記情報蓄積キャパシタの第1の下部電極を形成する工程と、前記素子分離構造体上において前記下部電極上に前記フィルタキャパシタの第1の誘電体層を形成するとともに、前記素子形成領域上において前記第1の下部電極上に絶縁膜を形成する工程と、前記素子形成領域上において、前記情報蓄積キャパシタの前記絶縁膜に前記第1の下部電極の表面の一部を露出させるコンタクトホールを形成する工程と、前記素子形成領域上において、前記コンタクトホールを介して前記第1の下部電極と接続されてなる前記情報蓄積キャパシタの第2の下部電極を形成する工程と、前記素子分離構造体上において前記第1の誘電体層上に前記フィルタキャパシタの第2の誘電体層を形成するとともに、前記素子形成領域上において前記第2の下部電極上に前記情報蓄積キャパシタの誘電体層を形成する工程と、前記素子分離構造体上において前記第2の誘電体層上に前記フィルタキャパシタの上部電極を形成するとともに、前記素子形成領域上において前記誘電体層上に前記情報蓄積キャパシタの上部電極を形成する工程とを含み、前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第1の下部電極、前記フィルタキャパシタの前記第1の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第2の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とを、それぞれ同一の成膜工程レベルに配置し、且つそれぞれ同一の材料で形成する半導体装置の製造方法が得られる。
【0008】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、前記素子形成領域の半導体基板上と前記素子分離構造体上とに第1の導電膜を形成する第1の工程と、前記素子形成領域の前記第1の導電膜と前記素子分離構造体上の前記第1の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第1の導電膜と前記素子分離構造体上に形成された第1の導電膜を分離する第2の工程と、前記素子分離構造体上の前記第1の導電膜上及び前記素子形成領域の前記第1の導電膜上に第1の絶縁膜を形成する第3の工程と、エッチング法により、前記素子形成領域の前記第1の絶縁膜を除去する第4の工程と、前記素子形成領域の第1の導電膜上及び前記素子分離構造体の前記第1の導電膜上の前記第1の絶縁膜上に酸化膜と窒化膜とを含む第2の絶縁膜を形成する第5の工程と、前記素子形成領域の第2の絶縁膜上及び前記素子分離構造体上の第2の絶縁膜上に第2の導電膜を形成する第6の工程と、少なくとも前記素子分離構造体上の第2の導電膜をパターン形成することにより、前記素子形成領域上に形成された第2の導電膜とを分離する第7の工程とを含む半導体装置の製造方法が得られる。
【0009】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、前記素子形成領域の半導体基板上と前記素子分離構造体上とに第1の導電膜を形成する第1の工程と、前記素子形成領域の前記第1の導電膜と前記素子分離構造体上の前記第1の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第1の導電膜と前記素子分離構造体上に形成された第1の導電膜を分離する第2の工程と、前記素子分離構造体上の第1の導電膜上及び前記素子形成領域の前記第1の導電膜上に第1の絶縁膜を形成する第3の工程と、前記素子形成領域の前記第1の導電膜上に形成された第1の絶縁膜に前記第1の導電膜表層に到達するコンタクトホールを形成する第4の工程と、前記半導体基板上に第2の導電膜を形成する第5の工程と、前記素子分離領域上に形成された第2の導電膜を除去する第6の工程と、前記素子形成領域の第2の導電膜上及び前記素子分離構造体上の前記第1の絶縁膜上に酸化膜と窒化膜とを含む第2の絶縁膜を形成する第7の工程と、前記素子形成領域の第2の絶縁膜上及び前記素子分離構造体上の第2の絶縁膜上に第3の導電膜を形成する第8の工程と、少なくとも前記素子分離領域上の第3の導電膜をパターン形成することにより、前記素子形成領域上に形成された第3の導電膜とを分離する第9の工程とを含み、前記素子形成領域の前記第2の導電膜が情報蓄積キャパシタの下部電極であって、前記第3の導電膜が前記情報蓄積キャパシタの上部電極であり、前記情報蓄積キャパシタの下部電極と前記情報蓄積キャパシタの上部電極は、前記第2の絶縁膜を介して対向して形成される
【0010】
本発明の他の側面によれば、主表面をもつ半導体基板と、半導体基板の主表面の第1の部分に形成された複数個の不揮発性メモリセルトランジスタ構造体と、半導体基板の主表面の第2の部分に形成されたフィルタキャパシタ構造体とを有する半導体記憶装置であって、前記不揮発性メモリセルトランジスタ構造体のそれぞれは、前記半導体基板の主表面の第1の部分に形成された一対のドープ領域と、前記一対のドープ領域の間において前記半導体基板の主表面の第1の部分上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され酸化物と窒化物とを含む浮遊ゲート電極膜と、前記浮遊ゲート電極膜上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された制御ゲート電極膜とを含み、前記フィルタキャパシタ構造体は、前記半導体基板の主表面の第2の部分に形成されキャパシタ下部電極として作用するウェルと、前記半導体基板の主表面の第2の部分内のウェルのある部分に形成され、前記第1のゲート絶縁膜と同一の材料により同一工程で形成された第1の誘電体膜と、前記第2のゲート絶縁膜と同一の材料により同一工程で形成されており前記第1の誘電体膜上に形成された第2の誘電体膜とを具備する誘電体層と、前記誘電体層上に形成されキャパシタ上部電極として作用する、前記制御ゲート電極膜と同一の材料により同一工程で形成された電極膜とを含む半導体記憶装置が得られる。
【0011】
本発明の他の側面によれば、半導体基板の第1の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第2の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、前記第1の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第1の工程と、前記第1の領域及び前記第2の領域の半導体基板上に酸化物からなる第1の絶縁膜を形成する第2の工程と、前記第2の領域の前記第1の絶縁膜上に第1の導電膜を形成する第3の工程と、前記第1の領域の前記第1の絶縁膜上に酸化物及び窒化物を少なくとも含む第2の絶縁膜を形成すると共に前記第2の領域の前記第1の導電膜上に前記第2の絶縁膜を形成する第4の工程と、前記第2の領域の前記第2の絶縁膜上に第2の導電膜を形成すると共に前記第1の領域の前記第2の絶縁膜上に前記フィルタキャパシタの上部電極として作用する前記第2の導電膜を形成する第5の工程と、フォトリソグラフィ技術及びエッチング技術により前記第2の導電膜、前記第2の絶縁膜及び前記第1の導電膜を順次エッチングすることにより、前記第1の領域上に、前記第2の導電膜からなるフィルタキャパシタの上部電極及び前記第2の絶縁膜及び前記第1の絶縁膜からなるフィルタキャパシタの誘電体膜を形成すると共に、前記第2の領域上に、前記第2の導電膜からなる制御ゲート電極と前記第1の導電膜からなる浮遊ゲート電極を形成する第6の工程とを含むフィルタキャパシタを備えた不揮発性半導体記憶装置の製造方法が得られる。
【0015】
本発明の他の側面によれば、半導体基板の第1の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第2の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、前記第1の領域の両側に素子分離を行う素子分離構造体を形成する第1の工程と、前記第1の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第2の工程と、前記第1の領域及び第2の領域の半導体基板上に酸化物からなる第1の絶縁膜を形成する第3の工程と、前記第2の領域の前記第1の絶縁膜上に第1の導電膜を形成する第4の工程と、前記第1の領域の前記第1の絶縁膜上に酸化物及び窒化物を少なくとも含む第2の絶縁膜を形成すると共に前記第2の領域の前記第1の導電膜上に前記第2の絶縁膜を形成する第5の工程と、前記第1の領域の前記第2の絶縁膜上に前記フィルタキャパシタの上部電極として作用する第2の導電膜を形成すると共に前記第2の領域の前記第2の絶縁膜上に前記第2の導電膜を形成する第6の工程と、フォトリソグラフィ技術及びエッチング技術により前記第2の導電膜、前記第2の絶縁膜及び前記第1の導電膜を順次エッチングすることにより、前記第1の領域上及び前記素子分離構造体上の少なくとも一部の領域に跨がるように前記第2の導電膜からなる前記フィルタキャパシタの上部電極を形成すると共に、前記第2の領域上に前記第2の導電膜からなる制御ゲート電極と前記第1の導電膜からなる浮遊ゲート電極を形成する第7の工程とを含むフィルタキャパシタを備えた不揮発性半導体記憶装置の製造方法が得られる。
【0018】
【発明の実施の形態】
先ず、電源ノイズの抑制のためのキャパシタ、即ちフィルタキャパシタを備えたDRAMの概略的な等価回路を図1に示す。この図1においては、説明の便宜上、DRAMのメモリセルアレイ部については1つのメモリセルが示され、DRAMの周辺回路部の図示は省略されている。
【0019】
DRAMのメモリセル11は1つのMOSトランジスタ12(トランスファ・トランジスタ)と1つの情報蓄積キャパシタ13とで構成されており、ワード線14がMOSトランジスタ12のゲート電極に接続されている。また、MOSトランジスタ12の一方のソース/ドレインにキャパシタ13の一方の電極である記憶ノード電極(ストレージノード電極)が接続されており、MOSトランジスタ12の他方のソース/ドレインにビット線15が接続されている。なお、ワード線14は図示しない周辺回路の行デコーダに接続されており、ビット線15は図示しない周辺回路のセンスアンプやI/Oゲートなどに接続されている。
【0020】
集積度の高いDRAMでは、微細化に伴うMOSトランジスタ12の短チャネル効果などを抑制して信頼性を高めるために、外部電源線16に印加された通常5.0Vの外部電源電圧Vccext をそのままでは使用せず、降圧回路17で通常3.3Vの内部電源電圧Vccint に降下させてから内部回路に供給している。
【0021】
また、キャパシタ13の他方の電極であるセルプレート電極に印加されたりビット線15のプリチャージに使用されたりする基本電圧(=Vccint /2)は、基本電圧発生回路21によって内部電源電圧Vccint から発生させている。そして、特に、基板バイアスを用いるDRAMでは、外部電源線16に印加されるノイズを抑制するために、外部電源線16と接地線22との間にフィルタキャパシタ23が接続されている。
【0022】
図1からも理解されるように、外部電源電圧Vccext が印加されるフィルタキャパシタ23の誘電体膜には、内部電源電圧Vccint が印加されるMOSトランジスタ12の誘電体膜よりも高電界が印加されている。
【0023】
このため、DRAMの微細化によるゲート酸化膜の薄膜化に伴い、フィルタキャパシタ23の誘電体膜を、ゲート酸化膜と同一の膜で形成した場合、例えば、シリコン酸化膜141の膜厚が10nm程度(64Mビット相当)であるとすると、フィルタキャパシタ23の誘電体膜における電界強度は5MV/cmにも達して、高い信頼性を有することが困難であることが分かる。
【0024】
従って、上述したように、外部電源電圧Vccext が印加されるフィルタキャパシタ23の誘電体膜の膜厚を、基準電圧Vccint /2が印加されるMOSトランジスタ12のゲート酸化膜と異ならせる構造が提案されている。しかし、このような構造では、製造工程数が増加して、製造コストが増大する。
【0025】
図2a,2b及び図3は、本発明の実施の形態による半導体装置、例えばDRAMのようなメモリセルアレイ部及びフィルタキャパシタ部の平面図及び断面図である。同図に示すDRAMは折り返しビット線構造をもち、また素子分離にはフィールドシールド構造を採用している。
【0026】
図2a,2bはDRAMのメモリセルアレイ部31及びフィルタキャパシタ部32の平面図であり、図3は図2a,2bにおける線III-III に沿う断面図である。本実施形態の等価回路は既に説明した図1と同じである。メモリセルアレイ部31及びフィルタキャパシタ部32は同一のチップ上に形成される。
【0027】
DRAMのメモリセル部31を示す図2a及び図3を参照すると、各メモリセルは半導体基板33の主表面に形成された活性素子、例えばMOSトランジスタ12と情報蓄積キャパシタ13とから構成されている。MOSトランジスタ12は多結晶シリコン膜42をゲート電極とし、このゲート電極を挟んで形成された一対の不純物拡散層45をソース/ドレインとしている。また、各MOSトランジスタ12は一定電位が与えられた多結晶シリコン膜35によりフィールドシールド素子分離されている。
【0028】
キャパシタ13は、下部電極である多結晶シリコン膜51と、上部電極である多結晶シリコン膜53と、これら2つの電極51、53の間に形成された誘電体膜、例えばONO膜(シリコン酸化膜/シリコン窒化膜/シリコン酸化膜)52(図3参照)とを含む。下部電極である多結晶シリコン膜51は、引出し電極(パッド電極)である多結晶シリコン膜44上のシリコン酸化膜46(図3参照)に形成されたコンタクト孔(ストレージコンタクト用)47を介して一対の不純物拡散層45の一方に接続されている。また、一対の不純物拡散層45の他方は、引出し電極である多結晶シリコン膜44上のシリコン酸化膜(図示せず)に形成されたコンタクト孔(ビットコンタクト用)55を介してビット線である多結晶シリコン膜57に接続されている。
【0029】
DRAMへの電源供給電圧を取り扱うキャパシタを含むフィルタキャパシタ部32を示す図2b及び図3を参照すると、各フィルタキャパシタ23は、フィールドシールド素子分離構造(34,35,36)の上に形成された下部電極である多結晶シリコン膜44と、上部電極である多結晶シリコン膜53と、これら2つの電極44、53の間に形成された容量絶縁膜、即ち誘電体層とから構成されている。この誘電体層は、図3に示すように、例えばシリコン酸化膜46とONO膜52を含む積層構造となっている。
【0030】
下部電極である多結晶シリコン膜44は、その上のBPSG膜54(図3参照)に形成されたコンタクト孔59に設けられた多結晶シリコン膜57を介して図1に示す接地線22と接続されている。上部電極である多結晶シリコン膜53は、その上のBPSG膜54に形成されたコンタクト孔56に設けられた多結晶シリコン膜57を介して図1に示す外部電源線16と接続されている。
【0031】
メモリセルアレイ部31及びフィルタキャパシタ部32におけるフィールドシールド構造(34,35,36)は、実質的に同じ構造であり、同じ成膜工程レベルに配置される。
【0032】
フィルタキャパシタ部32における膜44,52,53は、メモリセルアレイ部31における膜44,52,53と同一の材料でできており、同一の成膜工程レベルに配置されている。同一の成膜工程レベルとは、ある成膜工程が実行されることにより形成される膜等のレベルを意味し、必ずしも幾何学的に同一の位置レベルを意味するとは限らない。
【0033】
このように、本実施形態のDRAMは、フィルタキャパシタ23の容量絶縁膜、即ち誘電体層が、MOSトランジスタ12のゲート酸化膜形成時にそれと同一の材料で形成されたものではなく、シリコン酸化膜とシリコン窒化膜との積層膜であるONO膜52を含んでいるので、誘電体層の欠陥密度をシリコン酸化物の従来の誘電体膜よりも大幅に低下させることができる。従って、フィルタキャパシタ23の寿命が延長される。また、フィルタキャパシタ23の誘電体層がONO膜52の他にシリコン酸化膜46をも含んでいるので、フィルタキャパシタ23におけるリークが抑制されそれにより絶縁耐圧を向上させることができる。
【0034】
また、本実施形態のDRAMでは、フィルタキャパシタ23がフィールドシールド素子分離構造の上に形成されているので、半導体基板33から電気的に分離される。この結果、フィルタキャパシタ23の電位が安定するので、その動作が安定になる。従って、フィルタキャパシタのフィルタ機能が向上する。
【0035】
次に、本実施形態のDRAMの製造方法について図4a〜4h及び図3を参照して説明する。
【0036】
本実施形態のDRAMを製造するには、まず、図4aに示すように、メモリセルアレイ部31とフィルタキャパシタ部32とを含むP型のシリコン基板33の主表面上に、膜厚40〜50nm程度のパッド用のシリコン酸化膜34を形成する。
【0037】
その後、膜厚150nm程度のN型の多結晶シリコン膜35と、キャップ用のシリコン酸化膜36とを減圧CVD法で順次に堆積させる。そして、素子形成領域又は活性領域にすべき部分のシリコン酸化膜36と多結晶シリコン膜35とを順次に除去して、素子分離領域にすべき部分にのみ多結晶シリコン膜35及びシリコン酸化膜36を残す。
【0038】
次に、図4bに示すように、膜厚200nm程度のシリコン酸化膜を減圧CVD法で堆積させ、このシリコン酸化膜の全面に異方性ドライエッチングを施して、シリコン酸化膜からなるサイドウォール(側壁)37を多結晶シリコン膜35及びシリコン酸化膜36の側面に形成する。
【0039】
この結果、多結晶シリコン膜35、シリコン酸化膜34、36、及びサイドウォール37からなるフィールドシールド構造の素子分離領域と、この素子分離領域に囲まれている素子活性領域とが形成される。本実施形態では、フィルタキャパシタ部32をシリコン基板33上ではなく、フィールドシールド素子分離構造(34,35,36)上に形成する。なお、活性領域のシリコン酸化膜34は、サイドウォール37を形成する際のシリコン酸化膜に対するオーバエッチングによって除去される。しかる後、シリコン酸化膜36、サイドウォール37などをマスクにして、MOSトランジスタ12のしきい値電圧を制御するための不純物を素子活性領域にイオン注入した後、ゲート酸化膜として、膜厚10〜15nm程度のシリコン酸化膜(図示せず)を、熱酸化法で素子活性領域の表面に形成する。
【0040】
その後、図2aに示すように、得られた基板の全面上に膜厚200nm程度のN型の多結晶シリコン膜42を減圧CVD法で堆積させ、この多結晶シリコン膜42を、ワード線14のパターンに加工する。
【0041】
そして、得られた基板の全面上に膜厚150nm程度のシリコン酸化膜(図示せず)を減圧CVD法で堆積させ、このシリコン酸化膜の全面に異方性ドライエッチングを施して、多結晶シリコン膜42(図2a)の側面に、上述のシリコン酸化膜からなるサイドウォール(図示せず)を形成する。なお、サイドウォールを形成するためのシリコン酸化膜に対するオーバエッチングによって、ワード線14である多結晶シリコン膜42下以外の部分におけるゲート酸化膜としてのシリコン酸化膜が除去される。
【0042】
その後、図4cに示すように、得られた基板の全面上に膜厚150nm程度の多結晶シリコン膜44を減圧CVD法で堆積させ、この多結晶シリコン膜44を、ワード線14である多結晶シリコン膜42の両側の活性領域に接触する引出し電極のパターンとフィルタキャパシタ23の下部電極のパターンとに異方性ドライエッチングで加工する。この結果、メモリセルアレイ部31における、フィールドシールド素子分離構造の一部が露出される。
【0043】
その後、多結晶シリコン膜44中に砒素をイオン注入し、窒素雰囲気中で900℃の熱処理を行うことによって、パターニングされた多結晶シリコン膜44が接触しているメモリセル部31のシリコン基板33へ多結晶シリコン膜44中の砒素を固相拡散させて、MOSトランジスタ12のソース/ドレイン領域としてのN型の一対の不純物拡散層45(その一方のみが図面で表されており、他方は図面に表されていない)を形成する。ここまでで、MOSトランジスタ12が完成する。
【0044】
次に、図4dに示すように、素子分離構造の露出された部分を含む、得られた基板の全面上に、膜厚20nm程度のシリコン酸化膜46を堆積させ、フィルタキャパシタ23の誘電体層を形成する絶縁体膜とした後、図3(b)に示すように、フォトレジストパターン46’を用いて、このシリコン酸化膜46のうちでMOSトランジスタ12の一方の拡散層45に対する引出し電極である多結晶シリコン膜44上の一部をエッチングして、キャパシタ13の下部電極つまり記憶ノード電極(ストレージノード電極)用のコンタクト孔(ストレージコンタクト)47を形成する。
【0045】
そして、図4fに示すように、N型の多結晶シリコン膜51を減圧CVD法で、得られた基板の全面上に堆積させ、この多結晶シリコン膜51をフォトレジストパターン51’を用いて、キャパシタ13の下部電極のパターンに加工した後、図4gに示すように、シリコン酸化膜に換算した膜厚が5〜6nm程度のONO膜52を得られた基板の全面上に形成する。
【0046】
次に、図4hに示すように、N型の多結晶シリコン膜53を減圧CVD法で、得られた基板の全面上に堆積させ、情報蓄積キャパシタ13の上部電極つまりセルプレート電極のパターンとフィルタキャパシタ23の上部電極のパターンとに、多結晶シリコン膜53を加工する。なお、ONO膜52が薄いので、多結晶シリコン膜53のパターンと同じパターンでONO膜52も除去される。ここまでの工程で、多結晶シリコン膜51、53を一対の電極とし、ONO膜52を誘電体膜とするDRAMメモリセルのキャパシタ13が完成すると同時に、多結晶シリコン膜44、53を一対の電極とし、ONO膜52及びシリコン酸化膜46を誘電体層とするフィルタキャパシタ23が完成する。
【0047】
次に、図3に示したように、得られた基板の全面上に層間絶縁膜としてBPSG膜54を堆積させ、窒素雰囲気中における900℃の熱処理によるリフローによってBPSG膜54の表面を平坦化させる。そして、MOSトランジスタ12の他方の拡散層45に対する引出し電極である多結晶シリコン膜44に達するコンタクト孔(ビットコンタクト孔)55(図2a)と、フィルタキャパシタ23の上部電極である多結晶シリコン膜53及び下部電極である多結晶シリコン膜44に夫々達するコンタクト孔56、59とをBPSG膜54などに形成する。
【0048】
その後、コンタクト孔55、56、59を埋め込むように不純物ドープされた多結晶シリコン膜57などを堆積させ、メモリセル部31ではビット線15のパターンに、フィルタキャパシタ部32では外部電源線16及び接地線22のパターンに、多結晶シリコン膜57を夫々加工する。そして、ワード線14である多結晶シリコン膜42の裏打ち配線をアルミニウム膜(図示せず)などで形成し、更に、表面保護膜(図示せず)の形成などを行って、本実施形態のDRAMを完成させる。
【0049】
次に、上述した第2の実施形態を図5a〜図5c及び図6を参照して説明する。
【0050】
図4a〜図4dに示された製造ステップはそのまま採用する。図4eにおいては、MOSトランジスタ12の拡散層45に対する引き出し電極である多結晶シリコン膜44の上にあるシリコン酸化膜46の一部を除去し、それにより多結晶シリコン膜44と情報蓄積キャパシタ13の下部電極とのコンタクトのための孔を形成したが、この実施形態においては、図5aに示すように、フォトレジストパターン46”を用いて、メモリセルアレイ部31におけるシリコン酸化膜46の全てを除去して多結晶シリコン膜44の表面を露出させる。従って、多結晶シリコン膜44へのコンタクト孔の形成工程は不要である。
【0051】
次いで、図5bに示すように、ONO膜152を図4gと同様にして基板の全面上に形成する。
【0052】
次いで、図5cに示すように、得られた基板の全面上に、N型の多結晶シリコン膜153を減圧CVD法により堆積させ、その多結晶シリコン膜153を情報蓄積キャパシタ13の上部電極のパターンとフィルタキャパシタ23の上部電極のパターンとに加工する。ここまでの工程で、情報蓄積キャパシタ13及びフィルタキャパシタ23が完成する。
【0053】
次いで、図6に示すように、得られた基板の全面上に層間絶縁膜(BPSG膜)154を堆積させ、更にその表面を平坦化処理する。
【0054】
以下、図3について説明したのと同様の理由により、コンタクト孔55,56,59の形成、それを埋める多結晶シリコン層57の形成、この多結晶シリコン層57のパターニングによるビット線15の形成及びフィルタキャパシタ部の外部電源線16及び接地線22の形成、等を行ってDRAMを完成させる。
【0055】
この実施形態においても、フィルタキャパシタ部32における膜44,152,153は、メモリセルアレイ部31における膜44,152,153と同一の材料でできており、またそれらと同一成膜工程レベルに配置されている。
【0056】
上述の実施形態の製造方法により得られたDRAMのフィルタキャパシタでは、シリコン酸化膜とONO膜とで誘電体層を構成しているので、シリコン酸化膜に換算した誘電体層の厚さが約25nmである。従って、外部電源電圧Vccext として5.0Vがフィルタキャパシタ23に印加されても、容量絶縁膜における電界強度は2MV/cm程度にしかならない。
【0057】
本実施形態では、フィルタキャパシタ23の誘電体層として、シリコン酸化膜とONO膜との積層構造を使用しているが、ONO膜のみを使用してもよい。このようにシリコン酸化膜を誘電体層の構成に用いるか否かによって誘電体層の膜厚を調節し、これによって、誘電体層に印加される電界強度の調節が可能になる。なお、シリコン酸化膜の代わりにシリコン窒化膜などの他の絶縁膜を用いてもよい。
【0058】
また、素子分離には、フィールドシールド構造の代わりにフィールド酸化膜を用いてもよい。図16及び図17に素子分離フィールド酸化膜36’,36”を用いたDRAMの構成例を示す。素子分離以外の構成は図3及び図6に示されたDRAMと同様でよい。
【0059】
また、本実施形態によると、何ら工程数を増やすことなく、メモリセルの情報蓄積キャパシタ13とフィルタキャパシタ23とを同時に形成することができるので、低い製造コストで製造することが可能である。
【0060】
上述の如く、半導体記憶装置のための外部電源電圧を取り扱うキャパシタの誘電体層における欠陥密度が低く、この誘電体層における電界強度を調整することもでき、しかも、前者のキャパシタと後者のキャパシタとを同時に形成することができるので、製造コストを増大させることなく、メモリセルのキャパシタ以外に、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置を得ることが可能になる。
【0061】
更に、素子分離領域をフィールドシールド構造にした場合には、この素子分離領域上に第2のキャパシタを設けているので、外部電源電圧を取り扱うキャパシタの特に下部電極の電位が安定するので、この第2のキャパシタの動作を安定させることができる。
【0062】
次に、図7及び図8a〜図8eを参照して第3の実施形態を説明する。図7はフィルタキャパシタを備えたフラッシュEEPROMの断面図であり、図8a〜図8eは、その製造方法を示している。
【0063】
先ず、図7を参照すると、ここでは簡単のため、3個のメモリセルトランジスタ構造体(以下、単にメモリセル)100と、フィルタキャパシタ構造体(以下、単にフィルタキャパシタ)とが示されている。各メモリセル100は、P型シリコン基板101の主表面の第1の部分の中に形成されたドープ領域、例えばN型拡散層104でなるソース/ドレインと、厚さ10nm程度のトンネル酸化膜である第1ゲート絶縁膜105とその直上に蓄積電荷を溜める浮遊ゲート電極(厚さ約100nm〜150nmのN型多結晶シリコン層110、更に例えばONO膜(酸化膜換算膜厚約20nm〜30nm)でなる第2ゲート絶縁膜109、及びワード線の役目をするN型多結晶シリコン電極膜106の積層ゲート電極で構成される。
【0064】
一方、フィルタキャパシタ118は、P型シリコン基板101の主表面の第2の部分の中に形成されたN型ウェル103でなる容量下部電極と、基板表面における表面ポテンシャルの低下を極力抑えるために、ウェル103の表面の一部の中に設けられたN+ 拡散層113と、第1ゲート絶縁膜105と同じ材料の膜105と第1ゲート絶縁膜109と同じ材料の膜(酸化膜換算膜厚約20nm〜30nm)109との積層でなる誘電体層(酸化膜換算膜厚約30nm〜40nm)と、ワード線106と同じ材料の、即ちN型多結晶シリコンの容量上部電極106で構成されている。
【0065】
フィルタキャパシタ118における膜105,109及び上部電極106は、メモリセル100における膜105,109及び制御ゲート106とそれぞれ同じ成膜工程レベルに配置されている。
【0066】
ここでは、容量下部電極であるN型ウェル103への印加電圧はVccext(5.0V) に、一方、容量上部電極であるN型多結晶シリコン電極106にはGND(接地電位)が印加される。なお、N+ 拡散層113は、必ずしも設けなくてもよい。
【0067】
次に、図8a〜図8eを参照して図7に示された装置の製造方法について述べる。
【0068】
先ず、P型シリコン基板101の主表面の第2の部分中のN型ウェル103を形成した後、基板101の主表面に通常のLOCOS法(素子分離酸化膜102)を用いてメモリセル領域、周辺回路領域、及びフィルタキャパシタ領域の各活性領域を確定する。ここで、基板101の主表面の第1の部分はメモリセル領域及び周辺回路領域を、また第2の部分はフィルタキャパシタ領域を含むものとする。
【0069】
そして、フォトリソグラフィーを用いて前記フィルタキャパシタ領域(基板101の主表面の第2の部分)のみが露出されるようにして他の領域を116で被覆した後、前記フィルタキャパシタ領域の活性領域にのみリンをイオン注入(加速エネルギー150keV,ドーズ量3×1012cm-2)することで、N+ 拡散層113を形成する(図8a)。
【0070】
次いで、全活性領域上に熱酸化法を用いて、800℃〜900℃酸化性雰囲気中で熱処理を行い、厚さ10nm程度の第1ゲート絶縁膜105を形成する。この第1ゲート絶縁膜105の上に、低圧CVD法によって、リンドープ多結晶シリコン層(厚さ:約150nm/リン濃度:3〜5×1020cm-3)を堆積した後、フォトリソグラフィーを用いて前記リンドープ多結晶シリコン層のうちメモリセル領域以外のリンドープ多結晶シリコン層をエッチング除去し浮遊ゲート多結晶シリコン電極膜110を形成する(図8b)。
【0071】
次いで、ONO(酸化物−窒化物−酸化物)膜109を以下のようにして形成する。即ち、浮遊ゲート多結晶シリコン電極膜110上及びその他の全活性領域上に熱酸化法を用いて、800℃〜900℃酸化性雰囲気中で熱処理を行い、厚さ10nm程度のシリコン酸化膜を形成し、引き続き低圧CVD法によって、そのシリコン酸化膜上にシリコン窒化膜(厚さ約20nm)を堆積した後、再度熱酸化法を用いて、800℃〜900℃スチーム酸化性雰囲気中で熱処理を行い、前記シリコン窒化膜上に熱酸化膜を形成することで、酸化膜換算厚さ約20nmの第2ゲート絶縁膜109を形成する。
【0072】
その後、低圧CVD法によって、リンドープ多結晶シリコン層(厚さ:約200nm/リン濃度:3〜5×1020cm-3)を堆積した後、フォトリソグラフィー(フォトレジスト114)を用いて前記リンドープ多結晶シリコン層のうちメモリセル領域のワード線(制御ゲート膜)であるN型多結晶シリコン電極膜106及びフィルタキャパシタ上部電極膜106以外のリンドープ多結晶シリコン層をエッチング除去する(図8c)。
【0073】
フォトレジスト114を除去し、制御ゲート膜106及び上部電極膜106をマスクに順次下層の不要な第2ゲート絶縁膜109及び浮遊ゲート多結晶シリコン電極膜110をエッチング除去することによりメモリセル領域に浮遊電極110を、またフィルタキャパシタ領域に誘電体層109をそれぞれ確定した後、砒素をイオン注入(加速エネルギー75keV,ドーズ量5×1015cm-2)することで、メモリセル領域においてメモリセルNchトランジスタ構造体のソース/ドレイン拡散層であるN型拡散層104を、またフィルタキャパシタ領域において容量下部電極引き出し拡散層104を形成する(図8d)。
【0074】
図18は、図8dの縦断面図に対応する平面図である。即ち、図8dは、図17におけるVIIID −VIIID に沿う縦断面図である。図18に示すように左側は、不揮発性メモリセル形成領域であり、右側は、フィルタキャパシタ形成領域を表している。図18の右側のフィルタキャパシタ形成領域に形成されたフィールド酸化膜102は、斜線部分素子分離領域のみに形成されている。フィルタキャパシタの上部電極106及び第2のゲート絶縁膜109の端部領域が、フィールド酸化膜102上に跨がって形成されている。図18の左側の不揮発性メモリセルの浮遊ゲート電極110をパターニング時に、右側のフィルタキャパシタの上部電極106及び第2のゲート絶縁膜109がフィールド酸化膜102上に跨がってパターニングされているとフィールド酸化膜102の表層がエッチングストッパの役割をする。その結果、浮遊ゲート電極110のパターニング時にフィルタキャパシタ形成領域の半導体基板をエッチングすることがない。なお、素子分離領域は、フィールド酸化膜102で構成されているが、その代わりに電気的に素子分離を行う素子分離電極で構成してもよい。
【0075】
次いで、常圧CVD法によりBPSG膜(厚さ500〜700nm)を堆積させ、850〜900℃のスチーム雰囲気中でリフローさせることによって第1層間絶縁膜112を形成し、フォトリソグラフィーを用いて第1層間絶縁膜112の一部、即ちN型拡散層104及び容量下部電極引き出し拡散層104やメモリセル領域のワード線(制御ゲート膜)であるN型多結晶シリコン電極106及びフィルタキャパシタ上部電極膜106を部分的に露出するように開口を形成し、第1アルミ配線導体108をスパッタ法で形成して前記開口を埋め込み接続する(図8e)。
【0076】
次いで、プラズマCVD法を用いて、得られた基板の全面上に酸化膜111(厚さ600nm)を堆積させ、当該箇所のみ開口してから、この開口に通常の方法によりタングステンプラグ114を、更に第2アルミ配線115を順次形成することで、最終的に図7に示す構造を得る。
【0077】
次に、第4の実施の形態を図9、図10a〜図10d及び図11を用いて説明する。図9はフィルタキャパシタを備えた2トランジスタ型EEPROMの断面図であり、図10a〜図10dはその製造方法を示している。また、図11はフィルタキャパシタを備えた2トランジスタ型EEPROMの等価回路図である。
【0078】
先ず、図11を参照すると、EEPROMにて用いられるフィルタキャパシタ218は、外部電源線266と接地線272との間に接続され、外部電源電圧(Vccext )のノイズをキャンセルすることで後段の内部降圧回路267の出力(Vccint )、即ち内部電源電圧を安定化させる役目を担っている。内部降圧回路267によって発生された内部電源電圧Vccint を昇圧回路268により書き込み/消去時にワード線206或いはメモリセルトランジスタ217のドレイン213に印加される電圧Vppを発生させている。なお、選択トランジスタ216とメモリセルトランジスタ217との組み合わせで単位セルUCが構成される。
【0079】
次いで、図9を参照すると、メモリセルトランジスタ構造体(以下、単にメモリセル)217において、第1ゲート絶縁膜205の膜厚は約20nmと比較的厚く、その内部に位置する一部がトンネルゲート酸化膜215として作用するため約10nmと比較的薄くなっており、当該部を通じて基板201内のN+ 拡散層(電子注入/引き抜き領域)213から電子の注入/引き抜きが行われる。選択トランジスタ構造体216のゲート絶縁膜205は第1ゲート絶縁膜205と同じ材料でできている。
【0080】
さらに、第3の実施の形態においては、容量下部電極N+ 拡散層213の形成のために新たな工程追加が要求されていたが、この第4の実施の形態では、上述の電子注入/引き抜き領域213が、メモリセルの構成に不可欠な構成要素となるため、領域213と同時にN+ 拡散層213が形成されるので、工程数増加は生じない。その他の配線構成及びバイアス印加方法は、第3の実施の形態と同様であるため、説明を省略する。
【0081】
フィルタキャパシタ構造体218における膜215,209及び上部電極206は、メモリセルトランジスタ構造体217における膜215,209及び制御ゲート電極206と同一の材料でできており、更にそれらと同じ成膜工程レベルに配置されている。
【0082】
次に、図10a〜図10dを用いて図9に示された装置について説明する。
【0083】
先ず、第3の実施の形態と同様に、P型シリコン基板201の主表面の第2の部分の中にN型ウェル203を形成した後、基板201の主表面に通常のLOCOS法(素子分離酸化膜202)を用いてメモリセル領域、周辺回路領域及びフィルタキャパシタ領域等の活性領域を画定する。ここで、基板201の主表面の第1の部分及び第2の部分は第3の実施の形態で定義されたものと同様とする。
【0084】
そして、全活性領域上に熱酸化法を用いて800℃〜900℃の酸化性雰囲気中で熱処理を行い、厚さ約20nm程度の第1ゲート絶縁膜205を形成する。次に、フォトリソグラフィーにより前記フィルタキャパシタ領域におけるウェル203の一部及びメモリセル領域におけるトンネルゲート酸化膜によって被われるべき基板201の表面部分を露出させるようにして、他の領域をフォトレジスト(図示せず)で被覆した後、前記ウェル203の一部及び基板201の表面部分に砒素をイオン注入(加速エネルギー:75keV,ドーズ量:1×1016cm-2)して活性化処理をすることで、ウェル203の一部の表面にN+ 拡散層の電子注入/引き抜き領域213を形成する。
【0085】
そして、再度700℃の酸化性雰囲気中で熱処理を行い、厚さ約10nm程度のトンネルゲート酸化膜215を形成する。引き続き低圧CVD法によって、リンドープ多結晶シリコン層(厚さ約150nm/リン濃度:3〜5×1020cm-3)を堆積した後、フォトリソグラフィーにより前記リンドープ多結晶シリコン層のうちメモリセル領域以外のリンドープ多結晶シリコン層をエッチング除去して浮遊ゲート多結晶シリコン電極膜210を形成する(図10a)。
【0086】
次いで、第3の実施の形態と同じ方法によって、得られた基板の全面上に酸化膜換算厚さ約20nm程度の第2ゲート絶縁膜209を形成する。その後、低圧CVD法によって、リンドープ多結晶シリコン層(厚さ約200nm/リン濃度:3〜5×1020cm-3)を堆積した後、フォトリソグラフィー(フォトレジスト216)により前記リンドープ多結晶シリコン層のうちメモリセル領域のワード線(セルトランジスタの制御ゲート膜)及び選択トランジスタの制御電極膜であるN型多結晶シリコン電極膜206及びフィルタキャパシタ上部電極206以外のリンドープ多結晶シリコン層をエッチング除去する(図10b)。
【0087】
次いで、前記電極膜206及び上部電極膜206をマスクに下層の不要な第2ゲート絶縁膜209,第1ゲート絶縁膜205及びトンネルゲート酸化膜215をエッチング除去した後、制御ゲート膜206,制御電極膜206,上部電極膜206をマスクとして用い、砒素をイオン注入(加速エネルギー:75keV,ドーズ量:5×1015cm-2)することで、メモリセル領域においてメモリセルNchトランジスタ構造体217及び選択Nchトランジスタ構造体216のソース/ドレイン拡散層であるN型拡散層204を、またフィルタキャパシタ領域において容量下部電極引き出し拡散層204を形成する。ここで、メモリセルトランジスタ構造体217のソース/ドレイン拡散層204の一方は、電子注入/引き出し領域213とオーバーラップしており、領域213より低い不純物濃度をもっている(図10c)。
【0088】
次いで、第3の実施の形態と同じ方法によって、第1層間絶縁膜212を形成し、第1アルミ配線208、選択トランジスタ構造体216のソース/ドレイン拡散層204へのビットコンタクト207、フィルタキャパシタ構造体218の上部電極206及び下部電極引き出し拡散層204へのコンタクト等の配線接続を行う(図10d)。
【0089】
そして更に、プラズマCVD法により、酸化膜(厚さ600nm程度)を堆積し、当該箇所のみ開孔してから、当該コンタクトホールに通常の方法によりタングステンプラグ214を、更に第2アルミ配線215を順次形成することで、最終的に図9に示す構造を得る。
【0090】
以上説明したように、本第4の実施の形態では、工程数を増やすことなく、実効的に電界強度の低い高信頼性を確保できるフィルタキャパシタを形成することができる。更に、第2ゲート絶縁膜としては、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層で構成されるいわゆるONO膜を用いているため、熱酸化膜に比べて非常に欠陥密度の小さい良質な容量絶縁膜が形成できる。また、本第4の実施の形態では、フィルタキャパシタについて述べたが、他にも内部昇圧回路等の高電圧が印加される容量部にも適用可能である。
【0091】
次に、図12a〜図12f及び図13を参照して第5の実施の形態について説明する。図12a〜図12f及び図13は、フィルタキャパシタを備える不揮発性半導体記憶装置の製造方法を示す製造工程図であり、図15は、図12eの縦断面製造工程図における平面図である。
【0092】
先ず、フィルタキャパシタ構造体(以下、単にフィルタキャパシタとも記す)を形成する領域のP型シリコン基板401に(即ち、主表面の第2の部分の中に)公知のLOCOS法を用いて熱酸化膜からなる素子分離領域402を形成する。その後、P型シリコン基板401上全面に膜厚10〜15nm程度の熱酸化膜であるゲート絶縁膜403を形成した後、このゲート絶縁膜403上にCVD法によるN型不純物を有する第1のポリシリコン膜404を堆積する。得られた基板の全面上にレジスト膜406を塗布した後、フォトリソグラフィー技術により、不揮発性メモリセル形成領域に形成されたレジスト膜406を除去し、素子分離領域402の領域上のみレジスト膜406を残存させる(図12a)。
【0093】
次に、このレジスト膜406をマスクにしてシリコン酸化膜405を異方性エッチングすることにより、不揮発性メモリセル形成領域のシリコン酸化膜405を除去し、メモリセル形成領域内の第1のポリシリコン膜404の表面を露出させる。シリコン酸化膜405を除去した後、レジスト膜406を除去する(図12b)。
【0094】
その後、不揮発性メモリセル形成領域に形成された第1のポリシリコン膜404及びシリコン酸化膜405上の全面に膜厚10nm程度の熱酸化膜407を形成し、引き続きCVD法による膜厚20nm程度のシリコン窒化膜408を順次堆積する。その後、800℃〜900℃のスチーム酸化性雰囲気の中でP型シリコン基板401を熱酸化することにより、シリコン窒化膜408上に膜厚10nm程度の熱酸化膜409を堆積する。熱酸化膜407、シリコン窒化膜408及び熱酸化膜409の積層誘電体膜をONO膜410と称する。ONO膜410上全面にN型不純物を有する第2のポリシリコン膜411を堆積する。その後、第2のポリシリコン膜411上にレジスト膜412を形成した後、フォトリソグラフィー技術によりこのレジスト膜412パターン形成する。その結果、この不揮発性メモリセル形成領域、即ち基板401の主表面の第1の部分のレジスト膜412には、不揮発性メモリセルトランジスタ構造体(以下、単に不揮発性トランジスタ)418を形成するレジストパターンが形成され、また、素子分離領域402上のレジスト膜412には、フィルタキャパシタ構造体(以下、単にフィルタキャパシタ)418を形成するレジストパターンが形成される(図12c)。
【0095】
次に、パターン形成されたレジスト膜412をマスクとして第2のポリシリコン膜411を異方性エッチングすることにより、不揮発性メモリセル形成領域には、第2のポリシリコン膜411からなる制御ゲート電極膜411a,411b,411cが形成され、素子分離領域402の領域上には、第2のポリシリコン膜411からなるフィルタキャパシタの上部電極膜411dが形成される(図12d)。
【0096】
次に、レジスト膜412を除去した後、パターン形成された第2のポリシリコン膜411a,411b,411c,411dをマスクにしてONO膜410、シリコン酸化膜405、第1のポリシリコン膜404及びゲート酸化膜403を順次エッチングする。その結果、不揮発性メモリセル形成領域のP型シリコン基板401上には、第1のポリシリコン膜404からなる浮遊ゲート電極膜404a,404b,404cが形成され、この浮遊ゲート電極膜404a,404b,404c上のONO膜410を介して制御ゲート電極膜411a,411b,411cがそれぞれ形成される。
【0097】
また、素子分離領域402上には、第1のポリシリコン膜404からなるフィルタキャパシタの下部電極404dが形成され、シリコン酸化膜405及びONO膜410を介して第2のポリシリコン膜411からなるフィルタキャパシタの上部電極411dが形成される。フィルタキャパシタの誘電体層がONO膜410の他にシリコン酸化膜405をも含んでいるので、フィルタキャパシタにおけるリークが抑制され、それにより絶縁耐性を向上させることができる。
【0098】
しかる後、制御ゲート電極膜411a,411b,411cをマスクにしたイオン注入法により砒素を不揮発性メモリセル形成領域のP型シリコン基板401にイオン注入する。このイオン注入条件は、加速エネルギーが75keV,ドーズ量が5×1015cm-2である。得られた基板に熱処理を施すことにより、P型シリコン基板401の表面層に不揮発性トランジスタのソース/ドレインとなるN型不純物拡散層(ドープ領域)413を形成する(図12e)。
【0099】
図15は、図12eの縦断面図に対応する平面図である。即ち、図12eは図15における線12E−12Eに沿う縦断面図である。図15に示すように左側は、不揮発性メモリセル形成領域であり、右側は、フィルタキャパシタ形成領域を表している。図15において、素子分離領域402上のみにフィルタキャパシタが形成されている。なお、この素子分離領域402はLOCOS酸化膜で構成されているが、その代わりに電気的に素子分離を行う素子分離用電極で構成し、その上にフィルタキャパシタを形成してもよい。この具体的な製造工程断面図を図14に示す。
【0100】
その後、得られた基板上全面に第1の層間絶縁膜414を形成した後、この第1の層間絶縁膜414に貫通する多数の第1のコンタクトホールを形成する。この多数の第1のコンタクトホールは、少なくとも不揮発性トランジスタのソース/ドレインの一方のN型不純物拡散層413の表面に到達するコンタクトホールやフィルタキャパシタの上部電極411dの表面に到達するコンタクトホールを含むものである。その後、この第1のコンタクトホールを埋めるアルミ配線層415をスパッタ法により形成する。その後、このアルミ配線層415をパターニングする(図12f)。
【0101】
その後、パターン形成されたアルミ配線層415を含む基板上全面に第2の層間絶縁膜416を形成する。フィルタキャパシタの上部電極411dに接続されるアルミ配線層415の表面に到達する第2のコンタクトホールを第2の層間絶縁膜416に形成する。また、不揮発性トランジスタの制御ゲート電極膜411a,411b,411cの表面に到達する第3のコンタクトホール423を第2の層間絶縁膜416及び第1の層間絶縁膜414に形成する。その後、この第2のコンタクトホール及び第3のコンタクトホール423を埋めるタングステンプラグ417a,417b,417c,417dを形成する。その後、得られた基板上全面にスパッタ法によるアルミ配線層418を形成する。アルミ配線層418をパターン形成することにより、タングステンプラグ417a,417b,417c,417dに接続するアルミ配線層418a,418b,418c,418dがそれぞれ形成される(図13)。
【0102】
以上の工程により、不揮発性メモリセルトランジスタ構造体とフィルタキャパシタ構造体を同時に形成することが可能となるので、半導体製造工程の工程簡略化が行える。また、フィルタキャパシタ構造体を素子分離領域402上に形成することができるので、チップ面積の縮小も行える。また、フィルタキャパシタ構造体の誘電体層が、ONO膜410とシリコン酸化膜405をも含んでいるので、フィルタキャパシタにおけるリークが抑制されることにより、絶縁耐圧を向上させることができる。また、フィルタキャパシタにおける下部電極404d、膜410、上部電極411dは、不揮発性トランジスタにおける浮遊ゲート404a、膜410、制御ゲート電極膜411aと同一の材料でできており、またそれらと同じ成膜工程レベルに配置されている。
【0103】
また、上述したように、LOCOS酸化膜402の代わりに図14に示すようにフィールドシールド構造の素子分離用の電極419を用いてもよい。この素子分離用電極419は、素子分離用電極の両側に形成された素子形成領域を電気的に分離するためのものであり、LOCOS酸化膜402と同じ役割をするものである。具体的な、素子分離用電極419の分離方法は、電極419にある一定の電位(例えば、GNDや、(1/2)Vcc)に固定することにより、この素子分離用電極419の両側に形成された2つの素子形成領域をそれぞれ分離することができる。
【0104】
この素子分離用電極419の形成方法は、素子分離領域を形成するP型シリコン基板領域に、ゲート絶縁膜420と、素子分離用電極となるN型不純物を含有するポリシリコン膜419と、CVD法による酸化膜421を順次堆積した後、素子分離領域全体に酸化膜421、ポリシリコン膜419、ゲート絶縁膜420を順次パターニングすることにより、ポリシリコン膜419からなる素子分離用電極419を形成する。その後、P型シリコン基板401上全面にCVD法による酸化膜422を堆積し、この酸化膜422に異方性エッチングを行うことにより、素子分離用電極419の側壁にのみ残存する酸化膜422からなるサイドウォール酸化膜422を形成してフィールドシールド構造を完成する。この素子分離用電極419は、後工程により、外部と電気的に制御される。
【0105】
図14に示すように、電位が固定された素子分離用電極419上にフィルタキャパシタが形成されているので、素子分離用電極419上に形成されたフィルタキャパシタ自体も電位が安定する。その結果、フィルタキャパシタのフィルタ機能が向上する。
【0106】
【発明の効果】
本発明によれば、第2のキャパシタの容量絶縁膜における欠陥密度が低く、この容量絶縁膜における電界強度を調整することもでき、しかも、第2のキャパシタとメモリセルの第1のキャパシタとを同時に形成することができるので、製造コストを増大させることなく、メモリセルのキャパシタ以外に、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置を得ることが可能になる。
【0107】
更に、素子分離領域をフィールドシールド構造にし、この素子分離領域上に第2のキャパシタを設ければ、第2のキャパシタの特に下部電極の電位が安定するので、この第2のキャパシタの動作を安定させることができる。
【図面の簡単な説明】
【図1】本発明を適用し得るDRAMの等価回路図である。
【図2】本発明の一実施形態によるDRAMのメモリセルアレイ部及びフィルタキャパシタ部の概略平面図である。
【図3】図2a,2bの線III-III に沿うDRAMの概略断面図である。
【図4】本発明の一実施形態によるDRAMの製造方法を工程順に示す概略断面図である。
【図5】本発明の一実施形態によるDRAMの製造方法を工程順に示す概略断面図である。
【図6】本発明の一実施形態によるDRAMの概略断面図である。
【図7】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュEEPROMの概略断面図である。
【図8】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュEEPROMの製造方法を工程順に示す概略断面図である。
【図9】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型EEPROMの概略断面図である。
【図10】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型EEPROMの製造方法を工程順に示す概略断面図である。
【図11】フィルタキャパシタを備えた2トランジスタ型EEPROMの等価回路図である。
【図12】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュEEPROMの製造方法を工程順に示す概略断面図である。
【図13】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュEEPROMの製造方法を示す概略断面図である。
【図14】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型EEPROMの概略断面図である。
【図15】製造工程段階における本発明の一実施形態によるフィルタキャパシタを備えたフラッシュEEPROMの概略平面図である。
【図16】本発明の一実施形態によるDRAMを示す概略断面図である。
【図17】本発明の一実施形態によるDRAMを示す概略断面図である。
【図18】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュEEPROMの製造方法を工程順に示す概略平面図である。
【符号の説明】
11 メモリセル
12 MOSトランジスタ
13 キャパシタ
23 フィルタキャパシタ
35 多結晶シリコン膜
44 多結晶シリコン膜
45 拡散層
51 多結晶シリコン膜
52 ONO膜
53 多結晶シリコン膜

Claims (27)

  1. 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、
    前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、
    前記素子形成領域上に形成された情報蓄積キャパシタと
    を含み、
    前記フィルタキャパシタは、
    下部電極と、
    前記下部電極上に形成された第1の誘電体層と、前記第1の誘電体層上に形成された少なくとも酸化膜と窒化膜とを有する第2の誘電体層とからなる誘電体層と、
    前記第2の誘電体層上に形成された上部電極と
    を備えて構成されており、
    前記情報蓄積キャパシタは、
    第1の下部電極と、前記第1の下部電極上に設けられた絶縁膜上に形成され、コンタクトホールを介して前記第1の下部電極と接続されてなる第2の下部電極とを有する下部電極と、
    前記第2の下部電極上に形成された誘電体層と、
    前記誘電体層上に形成された上部電極と
    を備えて構成されており、
    前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第1の下部電極、前記フィルタキャパシタの前記第1の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第2の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とが、それぞれ同一の成膜工程レベルに配置され、且つそれぞれ同一の材料で形成されていることを特徴とする半導体装置。
  2. 前記フィルタキャパシタの前記第2の誘電体層が、ONO膜であることを特徴とする請求項1に記載の半導体装置。
  3. 前記素子分離構造体が、素子分離用のフィールドシールド電極であることを特徴とする請求項1に記載の半導体装置。
  4. 前記素子分離構造体は、絶縁物からなることを特徴とする請求項1に記載の半導体装置。
  5. 前記第1の下部電極が、不揮発性トランジスタのフローティングゲートであって、前記第2の下部電極が、前記不揮発性トランジスタのコントロールゲートであり、
    前記フローティングゲートと前記コントロールゲートは、前記誘電体層を介して対向して配置されていることを特徴とする請求項1に記載の半導体装置。
  6. 前記素子形成領域には、トランスファトランジスタが形成され、前記情報蓄積キャパシタの下部電極は、前記トランスファトランジスタの一対のソース/ドレイン領域の1つに接続されていることを特徴とする請求項1に記載の半導体装置。
  7. 前記フィルタキャパシタの下部電極と前記第1の下部電極が、同一の材料を含み、
    前記フィルタキャパシタの上部電極と前記第2の下部電極が、同一の材料を含み、
    前記フィルタキャパシタの誘電体層と前記情報蓄積キャパシタの誘電体層が、同一の材料を含むことを特徴とする請求項1に記載の半導体装置。
  8. 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを備える半導体装置の製造方法であって、
    前記素子分離構造体上において前記フィルタキャパシタの下部電極を形成するとともに、前記素子形成領域上において前記情報蓄積キャパシタの第1の下部電極を形成する工程と、
    前記素子分離構造体上において前記下部電極上に前記フィルタキャパシタの第1の誘電体層を形成するとともに、前記素子形成領域上において前記第1の下部電極上に絶縁膜を形成する工程と、
    前記素子形成領域上において、前記情報蓄積キャパシタの前記絶縁膜に前記第1の下部電極の表面の一部を露出させるコンタクトホールを形成する工程と、
    前記素子形成領域上において、前記コンタクトホールを介して前記第1の下部電極と接続されてなる前記情報蓄積キャパシタの第2の下部電極を形成する工程と、
    前記素子分離構造体上において前記第1の誘電体層上に前記フィルタキャパシタの第2の誘電体層を形成するとともに、前記素子形成領域上において前記第2の下部電極上に前記情報蓄積キャパシタの誘電体層を形成する工程と、
    前記素子分離構造体上において前記第2の誘電体層上に前記フィルタキャパシタの上部電極を形成するとともに、前記素子形成領域上において前記誘電体層上に前記情報蓄積キャパシタの上部電極を形成する工程と
    を含み、
    前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第1の下部電極、前記フィルタキャパシタの前記第1の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第2の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とを、それぞれ同一の成膜工程レベルに配置し、且つそれぞれ同一の材料で形成することを特徴とする半導体装置の製造方法。
  9. 前記フィルタキャパシタの前記第2の誘電体層が、ONO膜であることを特徴とする請求項8に記載の半導体装置の製造方法。
  10. 前記素子分離構造体は、LOCOS法によるフィールド絶縁膜であることを特徴とする請求項9に記載の半導体装置の製造方法。
  11. 前記素子分離構造体が、前記素子分離領域の前記半導体基板上に第1の絶縁膜、導電膜と、第2の絶縁膜を順次堆積する工程と、前記第2の絶縁膜、前記導電膜を少なくともパターン形成する工程と、前記半導体基板全面に第3の絶縁膜を堆積した後、前記第3の絶縁膜をエッチングすることにより、前記第3の絶縁膜を少なくとも前記導電膜の側壁に残存させる工程と、前記導電膜が、外部によって電位を固定される工程とを含む諸工程により形成されることを特徴とする請求項9に記載の半導体装置の製造方法。
  12. 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、
    前記素子形成領域の半導体基板上と前記素子分離構造体上とに第1の導電膜を形成する第1の工程と、
    前記素子形成領域の前記第1の導電膜と前記素子分離構造体上の前記第1の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第1の導電膜と前記素子分離構造体上に形成された第1の導電膜を分離する第2の工程と、
    前記素子分離構造体上の前記第1の導電膜上及び前記素子形成領域の前記第1の導電膜上に第1の絶縁膜を形成する第3の工程と、
    エッチング法により、前記素子形成領域の前記第1の絶縁膜を除去する第4の工程と、
    前記素子形成領域の第1の導電膜上及び前記素子分離構造体の前記第1の導電膜上の前記第1の絶縁膜上に酸化膜と窒化膜とを含む第2の絶縁膜を形成する第5の工程と、
    前記素子形成領域の第2の絶縁膜上及び前記素子分離構造体上の第2の絶縁膜上に第2の導電膜を形成する第6の工程と、
    少なくとも前記素子分離構造体上の第2の導電膜をパターン形成することにより、前記素子形成領域上に形成された第2の導電膜を分離する第7の工程とを含むことを特徴とする半導体装置の製造方法。
  13. 前記第1の絶縁膜が、CVD法による酸化膜であり、前記第2の絶縁膜が、ONO膜であることを特徴とする請求項12に記載の半導体装置の製造方法。
  14. 前記素子形成領域の前記第1の導電膜が情報蓄積キャパシタの下部電極であって、前記第2の導電膜が前記情報蓄積キャパシタの上部電極であり、
    前記情報蓄積キャパシタの下部電極と前記情報蓄積キャパシタの上部電極は、前記第2の絶縁膜を介して対向して形成されていることを特徴とする請求項12に記載の半導体装置の製造方法。
  15. 前記素子形成領域の前記第1の導電膜が、不揮発性トランジスタのフローティングゲートであって、前記第2の導電膜が、前記不揮発性トランジスタのコントロールゲートであり、
    前記フローティングゲートと前記コントロールゲートは、前記第2の絶縁膜を介して対向して形成されていることを特徴とする請求項12に記載の半導体装置の製造方法。
  16. 前記素子形成領域に、トランスファトランジスタを形成する工程と、更に、
    前記情報蓄積キャパシタの下部電極を、トランスファトランジスタの一対のソース/ドレイン領域の1つに電気的に接続する工程を含むことを特徴とする請求項14に記載の半導体装置の製造方法。
  17. 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、
    前記素子形成領域の半導体基板上と前記素子分離構造体上とに第1の導電膜を形成する第1の工程と、
    前記素子形成領域の前記第1の導電膜と前記素子分離構造体上の前記第1の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第1の導電膜と前記素子分離構造体上に形成された第1の導電膜を分離する第2の工程と、
    前記素子分離構造体上の第1の導電膜上及び前記素子形成領域の前記第1の導電膜上に第1の絶縁膜を形成する第3の工程と、
    前記素子形成領域の前記第1の導電膜上に形成された第1の絶縁膜に前記第1の導電膜表層に到達するコンタクトホールを形成する第4の工程と、
    前記半導体基板上に第2の導電膜を形成する第5の工程と、
    前記素子分離領域上に形成された第2の導電膜を除去する第6の工程と、
    前記素子形成領域の第2の導電膜上及び前記素子分離構造体上の前記第1の絶縁膜上に酸化膜と窒化膜とを含む第2の絶縁膜を形成する第7の工程と、
    前記素子形成領域の第2の絶縁膜上及び前記素子分離構造体上の第2の絶縁膜上に第3の導電膜を形成する第8の工程と、
    少なくとも前記素子分離領域上の第3の導電膜をパターン形成することにより、前記素子形成領域上に形成された第3の導電膜とを分離する第9の工程とを含み、
    前記素子形成領域の前記第2の導電膜が情報蓄積キャパシタの下部電極であって、前記第3の導電膜が前記情報蓄積キャパシタの上部電極であり、
    前記情報蓄積キャパシタの下部電極と前記情報蓄積キャパシタの上部電極は、前記第2の絶縁膜を介して対向して形成されることを特徴とする半導体装置の製造方法。
  18. 前記第1の絶縁膜が、CVD法による酸化膜であり、前記第2の絶縁膜が、ONO膜であることを特徴とする請求項17に記載の半導体装置の製造方法。
  19. 前記第2の絶縁膜は、ONO膜であることを特徴とする請求項17に記載の半導体装置の製造方法。
  20. 前記素子形成領域に、トランスファトランジスタを形成する工程と、
    前記情報蓄積キャパシタの下部電極を、トランスファトランジスタの一対のソース/ドレイン領域の1つに電気的に接続する工程とを含むことを特徴とする請求項17に記載の半導体装置の製造方法。
  21. 主表面をもつ半導体基板と、半導体基板の主表面の第1の部分に形成された複数個の不揮発性メモリセルトランジスタ構造体と、半導体基板の主表面の第2の部分に形成されたフィルタキャパシタ構造体とを有する半導体記憶装置であって、
    前記不揮発性メモリセルトランジスタ構造体のそれぞれは、
    前記半導体基板の主表面の第1の部分に形成された一対のドープ領域と、
    前記一対のドープ領域の間において前記半導体基板の主表面の第1の部分上に形成された第1のゲート絶縁膜と、
    前記第1のゲート絶縁膜上に形成され酸化物と窒化物とを含む浮遊ゲート電極膜と、
    前記浮遊ゲート電極膜上に形成された第2のゲート絶縁膜と、
    前記第2のゲート絶縁膜上に形成された制御ゲート電極膜とを含み、
    前記フィルタキャパシタ構造体は、
    前記半導体基板の主表面の第2の部分に形成されキャパシタ下部電極として作用するウェルと、
    前記半導体基板の主表面の第2の部分内のウェルのある部分に形成され、前記第1のゲート絶縁膜と同一の材料により同一工程で形成された第1の誘電体膜と、前記第2のゲート絶縁膜と同一の材料により同一工程で形成されており前記第1の誘電体膜上に形成された第2の誘電体膜とを具備する誘電体層と、
    前記誘電体層上に形成されキャパシタ上部電極として作用する、前記制御ゲート電極膜と同一の材料により同一工程で形成された電極膜とを含むことを特徴とする半導体記憶装置。
  22. 前記第1のゲート絶縁膜及び第1の誘電体膜は酸化物でできており、前記第2のゲート絶縁膜及び第2の誘電体膜はONOでできていることを特徴とする請求項21に記載の半導体記憶装置。
  23. 前記フィルタキャパシタ構造体のウェルは、その表面の一部に形成されウェルよりも不純物濃度の高いドープ層を備えていることを特徴とする請求項21に記載の半導体記憶装置。
  24. 半導体基板の第1の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第2の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、
    前記第1の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第1の工程と、
    前記第1の領域及び前記第2の領域の半導体基板上に酸化物からなる第1の絶縁膜を形成する第2の工程と、
    前記第2の領域の前記第1の絶縁膜上に第1の導電膜を形成する第3の工程と、
    前記第1の領域の前記第1の絶縁膜上に酸化物及び窒化物を少なくとも含む第2の絶縁膜を形成すると共に前記第2の領域の前記第1の導電膜上に前記第2の絶縁膜を形成する第4の工程と、
    前記第2の領域の前記第2の絶縁膜上に第2の導電膜を形成すると共に前記第1の領域の前記第2の絶縁膜上に前記フィルタキャパシタの上部電極として作用する前記第2の導電膜を形成する第5の工程と、
    フォトリソグラフィ技術及びエッチング技術により前記第2の導電膜、前記第2の絶縁膜及び前記第1の導電膜を順次エッチングすることにより、前記第1の領域上に、前記第2の導電膜からなるフィルタキャパシタの上部電極及び前記第2の絶縁膜及び前記第1の絶縁膜からなるフィルタキャパシタの誘電体膜を形成すると共に、前記第2の領域上に、前記第2の導電膜からなる制御ゲート電極と前記第1の導電膜からなる浮遊ゲート電極を形成する第6の工程とを含むフィルタキャパシタを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
  25. 半導体基板の第1の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第2の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、
    前記第1の領域の両側に素子分離を行う素子分離構造体を形成する第1の工程と、
    前記第1の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第2の工程と、
    前記第1の領域及び第2の領域の半導体基板上に酸化物からなる第1の絶縁膜を形成する第3の工程と、
    前記第2の領域の前記第1の絶縁膜上に第1の導電膜を形成する第4の工程と、
    前記第1の領域の前記第1の絶縁膜上に酸化物及び窒化物を少なくとも含む第2の絶縁膜を形成すると共に前記第2の領域の前記第1の導電膜上に前記第2の絶縁膜を形成する第5の工程と、
    前記第1の領域の前記第2の絶縁膜上に前記フィルタキャパシタの上部電極として作用する第2の導電膜を形成すると共に前記第2の領域の前記第2の絶縁膜上に前記第2の導電膜を形成する第6の工程と、
    フォトリソグラフィ技術及びエッチング技術により前記第2の導電膜、前記第2の絶縁膜及び前記第1の導電膜を順次エッチングすることにより、前記第1の領域上及び前記素子分離構造体上の少なくとも一部の領域に跨がるように前記第2の導電膜からなる前記フィルタキャパシタの上部電極を形成すると共に、前記第2の領域上に前記第2の導電膜からなる制御ゲート電極と前記第1の導電膜からなる浮遊ゲート電極を形成する第7の工程とを含むフィルタキャパシタを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
  26. 前記第1の工程が、素子分離用のフィールド絶縁膜を形成する工程を含むことを特徴とする請求項25に記載の不揮発性半導体記憶装置の製造方法。
  27. 前記第1の工程が、素子分離用のフィールドシールド電極を備えた素子分離構造体を形成する工程を含むことを特徴とする請求項25に記載の不揮発性半導体記憶装置の製造方法。
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