JP4394177B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体技術に関し、特にフィルタキャパシタなどのキャパシタを備える半導体装置及びその製造に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体記憶装置においては、電源ノイズを抑制するためにフィルタキャパシタが一般的に用いられている（例えば特開昭６１−２１８１５５号公報（１９８６年９月２７日）参照）。このフィルタキャパシタとしては、ゲート酸化膜を容量絶縁膜としたＭＯＳ型のキャパシタが用いられている。
【０００３】
一方、ＤＲＡＭのメモリセルアレイ部の一部を構成するメモリセルのそれぞれは、例えば１つのトランスファゲート・トランジスタ又はアクセス・トランジスタと１つの情報蓄積キャパシタとをもっている。
【０００４】
【発明が解決しようとする課題】
ところで、フィルタキャパシタを備える半導体記憶装置の従来の製造プロセスにおいては、フィルタキャパシタには各メモリセルの情報蓄積キャパシタに比較して高い耐圧が要求されるため、両者は別の工程で形成されている。そのため、半導体記憶装置の製造工程が増大する不便がある。
【０００５】
そこで、本発明の目的の１つは、製造コストを増大させることなく、半導体装置の電源供給電圧を取り扱う、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の一側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを含み、前記フィルタキャパシタは、下部電極と、前記下部電極上に形成された第１の誘電体層と、前記第１の誘電体層上に形成された少なくとも酸化膜と窒化膜とを有する第２の誘電体層とからなる誘電体層と、前記第２の誘電体層上に形成された上部電極とを備えて構成されており、前記情報蓄積キャパシタは、第１の下部電極と、前記第１の下部電極上に設けられた絶縁膜上に形成され、コンタクトホールを介して前記第１の下部電極と接続されてなる第２の下部電極とを有する下部電極と、前記第２の下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを備えて構成されており、前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第１の下部電極、前記フィルタキャパシタの前記第１の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第２の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とが、それぞれ同一の成膜工程レベルに配置され、且つそれぞれ同一の材料で形成されている半導体装置が得られる。
【０００７】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを備える半導体装置の製造方法であって、前記素子分離構造体上において前記フィルタキャパシタの下部電極を形成するとともに、前記素子形成領域上において前記情報蓄積キャパシタの第１の下部電極を形成する工程と、前記素子分離構造体上において前記下部電極上に前記フィルタキャパシタの第１の誘電体層を形成するとともに、前記素子形成領域上において前記第１の下部電極上に絶縁膜を形成する工程と、前記素子形成領域上において、前記情報蓄積キャパシタの前記絶縁膜に前記第１の下部電極の表面の一部を露出させるコンタクトホールを形成する工程と、前記素子形成領域上において、前記コンタクトホールを介して前記第１の下部電極と接続されてなる前記情報蓄積キャパシタの第２の下部電極を形成する工程と、前記素子分離構造体上において前記第１の誘電体層上に前記フィルタキャパシタの第２の誘電体層を形成するとともに、前記素子形成領域上において前記第２の下部電極上に前記情報蓄積キャパシタの誘電体層を形成する工程と、前記素子分離構造体上において前記第２の誘電体層上に前記フィルタキャパシタの上部電極を形成するとともに、前記素子形成領域上において前記誘電体層上に前記情報蓄積キャパシタの上部電極を形成する工程とを含み、前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第１の下部電極、前記フィルタキャパシタの前記第１の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第２の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とを、それぞれ同一の成膜工程レベルに配置し、且つそれぞれ同一の材料で形成する半導体装置の製造方法が得られる。
【０００８】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、前記素子形成領域の半導体基板上と前記素子分離構造体上とに第１の導電膜を形成する第１の工程と、前記素子形成領域の前記第１の導電膜と前記素子分離構造体上の前記第１の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第１の導電膜と前記素子分離構造体上に形成された第１の導電膜を分離する第２の工程と、前記素子分離構造体上の前記第１の導電膜上及び前記素子形成領域の前記第１の導電膜上に第１の絶縁膜を形成する第３の工程と、エッチング法により、前記素子形成領域の前記第１の絶縁膜を除去する第４の工程と、前記素子形成領域の第１の導電膜上及び前記素子分離構造体の前記第１の導電膜上の前記第１の絶縁膜上に酸化膜と窒化膜とを含む第２の絶縁膜を形成する第５の工程と、前記素子形成領域の第２の絶縁膜上及び前記素子分離構造体上の第２の絶縁膜上に第２の導電膜を形成する第６の工程と、少なくとも前記素子分離構造体上の第２の導電膜をパターン形成することにより、前記素子形成領域上に形成された第２の導電膜とを分離する第７の工程とを含む半導体装置の製造方法が得られる。
【０００９】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、前記素子形成領域の半導体基板上と前記素子分離構造体上とに第１の導電膜を形成する第１の工程と、前記素子形成領域の前記第１の導電膜と前記素子分離構造体上の前記第１の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第１の導電膜と前記素子分離構造体上に形成された第１の導電膜を分離する第２の工程と、前記素子分離構造体上の第１の導電膜上及び前記素子形成領域の前記第１の導電膜上に第１の絶縁膜を形成する第３の工程と、前記素子形成領域の前記第１の導電膜上に形成された第１の絶縁膜に前記第１の導電膜表層に到達するコンタクトホールを形成する第４の工程と、前記半導体基板上に第２の導電膜を形成する第５の工程と、前記素子分離領域上に形成された第２の導電膜を除去する第６の工程と、前記素子形成領域の第２の導電膜上及び前記素子分離構造体上の前記第１の絶縁膜上に酸化膜と窒化膜とを含む第２の絶縁膜を形成する第７の工程と、前記素子形成領域の第２の絶縁膜上及び前記素子分離構造体上の第２の絶縁膜上に第３の導電膜を形成する第８の工程と、少なくとも前記素子分離領域上の第３の導電膜をパターン形成することにより、前記素子形成領域上に形成された第３の導電膜とを分離する第９の工程とを含み、前記素子形成領域の前記第２の導電膜が情報蓄積キャパシタの下部電極であって、前記第３の導電膜が前記情報蓄積キャパシタの上部電極であり、前記情報蓄積キャパシタの下部電極と前記情報蓄積キャパシタの上部電極は、前記第２の絶縁膜を介して対向して形成される。
【００１０】
本発明の他の側面によれば、主表面をもつ半導体基板と、半導体基板の主表面の第１の部分に形成された複数個の不揮発性メモリセルトランジスタ構造体と、半導体基板の主表面の第２の部分に形成されたフィルタキャパシタ構造体とを有する半導体記憶装置であって、前記不揮発性メモリセルトランジスタ構造体のそれぞれは、前記半導体基板の主表面の第１の部分に形成された一対のドープ領域と、前記一対のドープ領域の間において前記半導体基板の主表面の第１の部分上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され酸化物と窒化物とを含む浮遊ゲート電極膜と、前記浮遊ゲート電極膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極膜とを含み、前記フィルタキャパシタ構造体は、前記半導体基板の主表面の第２の部分に形成されキャパシタ下部電極として作用するウェルと、前記半導体基板の主表面の第２の部分内のウェルのある部分に形成され、前記第１のゲート絶縁膜と同一の材料により同一工程で形成された第１の誘電体膜と、前記第２のゲート絶縁膜と同一の材料により同一工程で形成されており前記第１の誘電体膜上に形成された第２の誘電体膜とを具備する誘電体層と、前記誘電体層上に形成されキャパシタ上部電極として作用する、前記制御ゲート電極膜と同一の材料により同一工程で形成された電極膜とを含む半導体記憶装置が得られる。
【００１１】
本発明の他の側面によれば、半導体基板の第１の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第２の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、前記第１の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第１の工程と、前記第１の領域及び前記第２の領域の半導体基板上に酸化物からなる第１の絶縁膜を形成する第２の工程と、前記第２の領域の前記第１の絶縁膜上に第１の導電膜を形成する第３の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化物を少なくとも含む第２の絶縁膜を形成すると共に前記第２の領域の前記第１の導電膜上に前記第２の絶縁膜を形成する第４の工程と、前記第２の領域の前記第２の絶縁膜上に第２の導電膜を形成すると共に前記第１の領域の前記第２の絶縁膜上に前記フィルタキャパシタの上部電極として作用する前記第２の導電膜を形成する第５の工程と、フォトリソグラフィ技術及びエッチング技術により前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜を順次エッチングすることにより、前記第１の領域上に、前記第２の導電膜からなるフィルタキャパシタの上部電極及び前記第２の絶縁膜及び前記第１の絶縁膜からなるフィルタキャパシタの誘電体膜を形成すると共に、前記第２の領域上に、前記第２の導電膜からなる制御ゲート電極と前記第１の導電膜からなる浮遊ゲート電極を形成する第６の工程とを含むフィルタキャパシタを備えた不揮発性半導体記憶装置の製造方法が得られる。
【００１５】
本発明の他の側面によれば、半導体基板の第１の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第２の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、前記第１の領域の両側に素子分離を行う素子分離構造体を形成する第１の工程と、前記第１の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第２の工程と、前記第１の領域及び第２の領域の半導体基板上に酸化物からなる第１の絶縁膜を形成する第３の工程と、前記第２の領域の前記第１の絶縁膜上に第１の導電膜を形成する第４の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化物を少なくとも含む第２の絶縁膜を形成すると共に前記第２の領域の前記第１の導電膜上に前記第２の絶縁膜を形成する第５の工程と、前記第１の領域の前記第２の絶縁膜上に前記フィルタキャパシタの上部電極として作用する第２の導電膜を形成すると共に前記第２の領域の前記第２の絶縁膜上に前記第２の導電膜を形成する第６の工程と、フォトリソグラフィ技術及びエッチング技術により前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜を順次エッチングすることにより、前記第１の領域上及び前記素子分離構造体上の少なくとも一部の領域に跨がるように前記第２の導電膜からなる前記フィルタキャパシタの上部電極を形成すると共に、前記第２の領域上に前記第２の導電膜からなる制御ゲート電極と前記第１の導電膜からなる浮遊ゲート電極を形成する第７の工程とを含むフィルタキャパシタを備えた不揮発性半導体記憶装置の製造方法が得られる。
【００１８】
【発明の実施の形態】
先ず、電源ノイズの抑制のためのキャパシタ、即ちフィルタキャパシタを備えたＤＲＡＭの概略的な等価回路を図１に示す。この図１においては、説明の便宜上、ＤＲＡＭのメモリセルアレイ部については１つのメモリセルが示され、ＤＲＡＭの周辺回路部の図示は省略されている。
【００１９】
ＤＲＡＭのメモリセル１１は１つのＭＯＳトランジスタ１２（トランスファ・トランジスタ）と１つの情報蓄積キャパシタ１３とで構成されており、ワード線１４がＭＯＳトランジスタ１２のゲート電極に接続されている。また、ＭＯＳトランジスタ１２の一方のソース／ドレインにキャパシタ１３の一方の電極である記憶ノード電極（ストレージノード電極）が接続されており、ＭＯＳトランジスタ１２の他方のソース／ドレインにビット線１５が接続されている。なお、ワード線１４は図示しない周辺回路の行デコーダに接続されており、ビット線１５は図示しない周辺回路のセンスアンプやＩ／Ｏゲートなどに接続されている。
【００２０】
集積度の高いＤＲＡＭでは、微細化に伴うＭＯＳトランジスタ１２の短チャネル効果などを抑制して信頼性を高めるために、外部電源線１６に印加された通常５．０Ｖの外部電源電圧Ｖccext をそのままでは使用せず、降圧回路１７で通常３．３Ｖの内部電源電圧Ｖccint に降下させてから内部回路に供給している。
【００２１】
また、キャパシタ１３の他方の電極であるセルプレート電極に印加されたりビット線１５のプリチャージに使用されたりする基本電圧（＝Ｖccint ／２）は、基本電圧発生回路２１によって内部電源電圧Ｖccint から発生させている。そして、特に、基板バイアスを用いるＤＲＡＭでは、外部電源線１６に印加されるノイズを抑制するために、外部電源線１６と接地線２２との間にフィルタキャパシタ２３が接続されている。
【００２２】
図１からも理解されるように、外部電源電圧Ｖccext が印加されるフィルタキャパシタ２３の誘電体膜には、内部電源電圧Ｖccint が印加されるＭＯＳトランジスタ１２の誘電体膜よりも高電界が印加されている。
【００２３】
このため、ＤＲＡＭの微細化によるゲート酸化膜の薄膜化に伴い、フィルタキャパシタ２３の誘電体膜を、ゲート酸化膜と同一の膜で形成した場合、例えば、シリコン酸化膜１４１の膜厚が１０ｎｍ程度（６４Ｍビット相当）であるとすると、フィルタキャパシタ２３の誘電体膜における電界強度は５ＭＶ／ｃｍにも達して、高い信頼性を有することが困難であることが分かる。
【００２４】
従って、上述したように、外部電源電圧Ｖccext が印加されるフィルタキャパシタ２３の誘電体膜の膜厚を、基準電圧Ｖccint ／２が印加されるＭＯＳトランジスタ１２のゲート酸化膜と異ならせる構造が提案されている。しかし、このような構造では、製造工程数が増加して、製造コストが増大する。
【００２５】
図２ａ，２ｂ及び図３は、本発明の実施の形態による半導体装置、例えばＤＲＡＭのようなメモリセルアレイ部及びフィルタキャパシタ部の平面図及び断面図である。同図に示すＤＲＡＭは折り返しビット線構造をもち、また素子分離にはフィールドシールド構造を採用している。
【００２６】
図２ａ，２ｂはＤＲＡＭのメモリセルアレイ部３１及びフィルタキャパシタ部３２の平面図であり、図３は図２ａ，２ｂにおける線III-III に沿う断面図である。本実施形態の等価回路は既に説明した図１と同じである。メモリセルアレイ部３１及びフィルタキャパシタ部３２は同一のチップ上に形成される。
【００２７】
ＤＲＡＭのメモリセル部３１を示す図２ａ及び図３を参照すると、各メモリセルは半導体基板３３の主表面に形成された活性素子、例えばＭＯＳトランジスタ１２と情報蓄積キャパシタ１３とから構成されている。ＭＯＳトランジスタ１２は多結晶シリコン膜４２をゲート電極とし、このゲート電極を挟んで形成された一対の不純物拡散層４５をソース／ドレインとしている。また、各ＭＯＳトランジスタ１２は一定電位が与えられた多結晶シリコン膜３５によりフィールドシールド素子分離されている。
【００２８】
キャパシタ１３は、下部電極である多結晶シリコン膜５１と、上部電極である多結晶シリコン膜５３と、これら２つの電極５１、５３の間に形成された誘電体膜、例えばＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）５２（図３参照）とを含む。下部電極である多結晶シリコン膜５１は、引出し電極（パッド電極）である多結晶シリコン膜４４上のシリコン酸化膜４６（図３参照）に形成されたコンタクト孔（ストレージコンタクト用）４７を介して一対の不純物拡散層４５の一方に接続されている。また、一対の不純物拡散層４５の他方は、引出し電極である多結晶シリコン膜４４上のシリコン酸化膜（図示せず）に形成されたコンタクト孔（ビットコンタクト用）５５を介してビット線である多結晶シリコン膜５７に接続されている。
【００２９】
ＤＲＡＭへの電源供給電圧を取り扱うキャパシタを含むフィルタキャパシタ部３２を示す図２ｂ及び図３を参照すると、各フィルタキャパシタ２３は、フィールドシールド素子分離構造（３４，３５，３６）の上に形成された下部電極である多結晶シリコン膜４４と、上部電極である多結晶シリコン膜５３と、これら２つの電極４４、５３の間に形成された容量絶縁膜、即ち誘電体層とから構成されている。この誘電体層は、図３に示すように、例えばシリコン酸化膜４６とＯＮＯ膜５２を含む積層構造となっている。
【００３０】
下部電極である多結晶シリコン膜４４は、その上のＢＰＳＧ膜５４（図３参照）に形成されたコンタクト孔５９に設けられた多結晶シリコン膜５７を介して図１に示す接地線２２と接続されている。上部電極である多結晶シリコン膜５３は、その上のＢＰＳＧ膜５４に形成されたコンタクト孔５６に設けられた多結晶シリコン膜５７を介して図１に示す外部電源線１６と接続されている。
【００３１】
メモリセルアレイ部３１及びフィルタキャパシタ部３２におけるフィールドシールド構造（３４，３５，３６）は、実質的に同じ構造であり、同じ成膜工程レベルに配置される。
【００３２】
フィルタキャパシタ部３２における膜４４，５２，５３は、メモリセルアレイ部３１における膜４４，５２，５３と同一の材料でできており、同一の成膜工程レベルに配置されている。同一の成膜工程レベルとは、ある成膜工程が実行されることにより形成される膜等のレベルを意味し、必ずしも幾何学的に同一の位置レベルを意味するとは限らない。
【００３３】
このように、本実施形態のＤＲＡＭは、フィルタキャパシタ２３の容量絶縁膜、即ち誘電体層が、ＭＯＳトランジスタ１２のゲート酸化膜形成時にそれと同一の材料で形成されたものではなく、シリコン酸化膜とシリコン窒化膜との積層膜であるＯＮＯ膜５２を含んでいるので、誘電体層の欠陥密度をシリコン酸化物の従来の誘電体膜よりも大幅に低下させることができる。従って、フィルタキャパシタ２３の寿命が延長される。また、フィルタキャパシタ２３の誘電体層がＯＮＯ膜５２の他にシリコン酸化膜４６をも含んでいるので、フィルタキャパシタ２３におけるリークが抑制されそれにより絶縁耐圧を向上させることができる。
【００３４】
また、本実施形態のＤＲＡＭでは、フィルタキャパシタ２３がフィールドシールド素子分離構造の上に形成されているので、半導体基板３３から電気的に分離される。この結果、フィルタキャパシタ２３の電位が安定するので、その動作が安定になる。従って、フィルタキャパシタのフィルタ機能が向上する。
【００３５】
次に、本実施形態のＤＲＡＭの製造方法について図４ａ〜４ｈ及び図３を参照して説明する。
【００３６】
本実施形態のＤＲＡＭを製造するには、まず、図４ａに示すように、メモリセルアレイ部３１とフィルタキャパシタ部３２とを含むＰ型のシリコン基板３３の主表面上に、膜厚４０〜５０ｎｍ程度のパッド用のシリコン酸化膜３４を形成する。
【００３７】
その後、膜厚１５０ｎｍ程度のＮ型の多結晶シリコン膜３５と、キャップ用のシリコン酸化膜３６とを減圧ＣＶＤ法で順次に堆積させる。そして、素子形成領域又は活性領域にすべき部分のシリコン酸化膜３６と多結晶シリコン膜３５とを順次に除去して、素子分離領域にすべき部分にのみ多結晶シリコン膜３５及びシリコン酸化膜３６を残す。
【００３８】
次に、図４ｂに示すように、膜厚２００ｎｍ程度のシリコン酸化膜を減圧ＣＶＤ法で堆積させ、このシリコン酸化膜の全面に異方性ドライエッチングを施して、シリコン酸化膜からなるサイドウォール（側壁）３７を多結晶シリコン膜３５及びシリコン酸化膜３６の側面に形成する。
【００３９】
この結果、多結晶シリコン膜３５、シリコン酸化膜３４、３６、及びサイドウォール３７からなるフィールドシールド構造の素子分離領域と、この素子分離領域に囲まれている素子活性領域とが形成される。本実施形態では、フィルタキャパシタ部３２をシリコン基板３３上ではなく、フィールドシールド素子分離構造（３４，３５，３６）上に形成する。なお、活性領域のシリコン酸化膜３４は、サイドウォール３７を形成する際のシリコン酸化膜に対するオーバエッチングによって除去される。しかる後、シリコン酸化膜３６、サイドウォール３７などをマスクにして、ＭＯＳトランジスタ１２のしきい値電圧を制御するための不純物を素子活性領域にイオン注入した後、ゲート酸化膜として、膜厚１０〜１５ｎｍ程度のシリコン酸化膜（図示せず）を、熱酸化法で素子活性領域の表面に形成する。
【００４０】
その後、図２ａに示すように、得られた基板の全面上に膜厚２００ｎｍ程度のＮ型の多結晶シリコン膜４２を減圧ＣＶＤ法で堆積させ、この多結晶シリコン膜４２を、ワード線１４のパターンに加工する。
【００４１】
そして、得られた基板の全面上に膜厚１５０ｎｍ程度のシリコン酸化膜（図示せず）を減圧ＣＶＤ法で堆積させ、このシリコン酸化膜の全面に異方性ドライエッチングを施して、多結晶シリコン膜４２（図２ａ）の側面に、上述のシリコン酸化膜からなるサイドウォール（図示せず）を形成する。なお、サイドウォールを形成するためのシリコン酸化膜に対するオーバエッチングによって、ワード線１４である多結晶シリコン膜４２下以外の部分におけるゲート酸化膜としてのシリコン酸化膜が除去される。
【００４２】
その後、図４ｃに示すように、得られた基板の全面上に膜厚１５０ｎｍ程度の多結晶シリコン膜４４を減圧ＣＶＤ法で堆積させ、この多結晶シリコン膜４４を、ワード線１４である多結晶シリコン膜４２の両側の活性領域に接触する引出し電極のパターンとフィルタキャパシタ２３の下部電極のパターンとに異方性ドライエッチングで加工する。この結果、メモリセルアレイ部３１における、フィールドシールド素子分離構造の一部が露出される。
【００４３】
その後、多結晶シリコン膜４４中に砒素をイオン注入し、窒素雰囲気中で９００℃の熱処理を行うことによって、パターニングされた多結晶シリコン膜４４が接触しているメモリセル部３１のシリコン基板３３へ多結晶シリコン膜４４中の砒素を固相拡散させて、ＭＯＳトランジスタ１２のソース／ドレイン領域としてのＮ型の一対の不純物拡散層４５（その一方のみが図面で表されており、他方は図面に表されていない）を形成する。ここまでで、ＭＯＳトランジスタ１２が完成する。
【００４４】
次に、図４ｄに示すように、素子分離構造の露出された部分を含む、得られた基板の全面上に、膜厚２０ｎｍ程度のシリコン酸化膜４６を堆積させ、フィルタキャパシタ２３の誘電体層を形成する絶縁体膜とした後、図３（ｂ）に示すように、フォトレジストパターン４６’を用いて、このシリコン酸化膜４６のうちでＭＯＳトランジスタ１２の一方の拡散層４５に対する引出し電極である多結晶シリコン膜４４上の一部をエッチングして、キャパシタ１３の下部電極つまり記憶ノード電極（ストレージノード電極）用のコンタクト孔（ストレージコンタクト）４７を形成する。
【００４５】
そして、図４ｆに示すように、Ｎ型の多結晶シリコン膜５１を減圧ＣＶＤ法で、得られた基板の全面上に堆積させ、この多結晶シリコン膜５１をフォトレジストパターン５１’を用いて、キャパシタ１３の下部電極のパターンに加工した後、図４ｇに示すように、シリコン酸化膜に換算した膜厚が５〜６ｎｍ程度のＯＮＯ膜５２を得られた基板の全面上に形成する。
【００４６】
次に、図４ｈに示すように、Ｎ型の多結晶シリコン膜５３を減圧ＣＶＤ法で、得られた基板の全面上に堆積させ、情報蓄積キャパシタ１３の上部電極つまりセルプレート電極のパターンとフィルタキャパシタ２３の上部電極のパターンとに、多結晶シリコン膜５３を加工する。なお、ＯＮＯ膜５２が薄いので、多結晶シリコン膜５３のパターンと同じパターンでＯＮＯ膜５２も除去される。ここまでの工程で、多結晶シリコン膜５１、５３を一対の電極とし、ＯＮＯ膜５２を誘電体膜とするＤＲＡＭメモリセルのキャパシタ１３が完成すると同時に、多結晶シリコン膜４４、５３を一対の電極とし、ＯＮＯ膜５２及びシリコン酸化膜４６を誘電体層とするフィルタキャパシタ２３が完成する。
【００４７】
次に、図３に示したように、得られた基板の全面上に層間絶縁膜としてＢＰＳＧ膜５４を堆積させ、窒素雰囲気中における９００℃の熱処理によるリフローによってＢＰＳＧ膜５４の表面を平坦化させる。そして、ＭＯＳトランジスタ１２の他方の拡散層４５に対する引出し電極である多結晶シリコン膜４４に達するコンタクト孔（ビットコンタクト孔）５５（図２ａ）と、フィルタキャパシタ２３の上部電極である多結晶シリコン膜５３及び下部電極である多結晶シリコン膜４４に夫々達するコンタクト孔５６、５９とをＢＰＳＧ膜５４などに形成する。
【００４８】
その後、コンタクト孔５５、５６、５９を埋め込むように不純物ドープされた多結晶シリコン膜５７などを堆積させ、メモリセル部３１ではビット線１５のパターンに、フィルタキャパシタ部３２では外部電源線１６及び接地線２２のパターンに、多結晶シリコン膜５７を夫々加工する。そして、ワード線１４である多結晶シリコン膜４２の裏打ち配線をアルミニウム膜（図示せず）などで形成し、更に、表面保護膜（図示せず）の形成などを行って、本実施形態のＤＲＡＭを完成させる。
【００４９】
次に、上述した第２の実施形態を図５ａ〜図５ｃ及び図６を参照して説明する。
【００５０】
図４ａ〜図４ｄに示された製造ステップはそのまま採用する。図４ｅにおいては、ＭＯＳトランジスタ１２の拡散層４５に対する引き出し電極である多結晶シリコン膜４４の上にあるシリコン酸化膜４６の一部を除去し、それにより多結晶シリコン膜４４と情報蓄積キャパシタ１３の下部電極とのコンタクトのための孔を形成したが、この実施形態においては、図５ａに示すように、フォトレジストパターン４６”を用いて、メモリセルアレイ部３１におけるシリコン酸化膜４６の全てを除去して多結晶シリコン膜４４の表面を露出させる。従って、多結晶シリコン膜４４へのコンタクト孔の形成工程は不要である。
【００５１】
次いで、図５ｂに示すように、ＯＮＯ膜１５２を図４ｇと同様にして基板の全面上に形成する。
【００５２】
次いで、図５ｃに示すように、得られた基板の全面上に、Ｎ型の多結晶シリコン膜１５３を減圧ＣＶＤ法により堆積させ、その多結晶シリコン膜１５３を情報蓄積キャパシタ１３の上部電極のパターンとフィルタキャパシタ２３の上部電極のパターンとに加工する。ここまでの工程で、情報蓄積キャパシタ１３及びフィルタキャパシタ２３が完成する。
【００５３】
次いで、図６に示すように、得られた基板の全面上に層間絶縁膜（ＢＰＳＧ膜）１５４を堆積させ、更にその表面を平坦化処理する。
【００５４】
以下、図３について説明したのと同様の理由により、コンタクト孔５５，５６，５９の形成、それを埋める多結晶シリコン層５７の形成、この多結晶シリコン層５７のパターニングによるビット線１５の形成及びフィルタキャパシタ部の外部電源線１６及び接地線２２の形成、等を行ってＤＲＡＭを完成させる。
【００５５】
この実施形態においても、フィルタキャパシタ部３２における膜４４，１５２，１５３は、メモリセルアレイ部３１における膜４４，１５２，１５３と同一の材料でできており、またそれらと同一成膜工程レベルに配置されている。
【００５６】
上述の実施形態の製造方法により得られたＤＲＡＭのフィルタキャパシタでは、シリコン酸化膜とＯＮＯ膜とで誘電体層を構成しているので、シリコン酸化膜に換算した誘電体層の厚さが約２５ｎｍである。従って、外部電源電圧Ｖccext として５．０Ｖがフィルタキャパシタ２３に印加されても、容量絶縁膜における電界強度は２ＭＶ／ｃｍ程度にしかならない。
【００５７】
本実施形態では、フィルタキャパシタ２３の誘電体層として、シリコン酸化膜とＯＮＯ膜との積層構造を使用しているが、ＯＮＯ膜のみを使用してもよい。このようにシリコン酸化膜を誘電体層の構成に用いるか否かによって誘電体層の膜厚を調節し、これによって、誘電体層に印加される電界強度の調節が可能になる。なお、シリコン酸化膜の代わりにシリコン窒化膜などの他の絶縁膜を用いてもよい。
【００５８】
また、素子分離には、フィールドシールド構造の代わりにフィールド酸化膜を用いてもよい。図１６及び図１７に素子分離フィールド酸化膜３６’，３６”を用いたＤＲＡＭの構成例を示す。素子分離以外の構成は図３及び図６に示されたＤＲＡＭと同様でよい。
【００５９】
また、本実施形態によると、何ら工程数を増やすことなく、メモリセルの情報蓄積キャパシタ１３とフィルタキャパシタ２３とを同時に形成することができるので、低い製造コストで製造することが可能である。
【００６０】
上述の如く、半導体記憶装置のための外部電源電圧を取り扱うキャパシタの誘電体層における欠陥密度が低く、この誘電体層における電界強度を調整することもでき、しかも、前者のキャパシタと後者のキャパシタとを同時に形成することができるので、製造コストを増大させることなく、メモリセルのキャパシタ以外に、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置を得ることが可能になる。
【００６１】
更に、素子分離領域をフィールドシールド構造にした場合には、この素子分離領域上に第２のキャパシタを設けているので、外部電源電圧を取り扱うキャパシタの特に下部電極の電位が安定するので、この第２のキャパシタの動作を安定させることができる。
【００６２】
次に、図７及び図８ａ〜図８ｅを参照して第３の実施形態を説明する。図７はフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの断面図であり、図８ａ〜図８ｅは、その製造方法を示している。
【００６３】
先ず、図７を参照すると、ここでは簡単のため、３個のメモリセルトランジスタ構造体（以下、単にメモリセル）１００と、フィルタキャパシタ構造体（以下、単にフィルタキャパシタ）とが示されている。各メモリセル１００は、Ｐ型シリコン基板１０１の主表面の第１の部分の中に形成されたドープ領域、例えばＮ型拡散層１０４でなるソース／ドレインと、厚さ１０ｎｍ程度のトンネル酸化膜である第１ゲート絶縁膜１０５とその直上に蓄積電荷を溜める浮遊ゲート電極（厚さ約１００ｎｍ〜１５０ｎｍのＮ型多結晶シリコン層１１０、更に例えばＯＮＯ膜（酸化膜換算膜厚約２０ｎｍ〜３０ｎｍ）でなる第２ゲート絶縁膜１０９、及びワード線の役目をするＮ型多結晶シリコン電極膜１０６の積層ゲート電極で構成される。
【００６４】
一方、フィルタキャパシタ１１８は、Ｐ型シリコン基板１０１の主表面の第２の部分の中に形成されたＮ型ウェル１０３でなる容量下部電極と、基板表面における表面ポテンシャルの低下を極力抑えるために、ウェル１０３の表面の一部の中に設けられたＮ+ 拡散層１１３と、第１ゲート絶縁膜１０５と同じ材料の膜１０５と第１ゲート絶縁膜１０９と同じ材料の膜（酸化膜換算膜厚約２０ｎｍ〜３０ｎｍ）１０９との積層でなる誘電体層（酸化膜換算膜厚約３０ｎｍ〜４０ｎｍ）と、ワード線１０６と同じ材料の、即ちＮ型多結晶シリコンの容量上部電極１０６で構成されている。
【００６５】
フィルタキャパシタ１１８における膜１０５，１０９及び上部電極１０６は、メモリセル１００における膜１０５，１０９及び制御ゲート１０６とそれぞれ同じ成膜工程レベルに配置されている。
【００６６】
ここでは、容量下部電極であるＮ型ウェル１０３への印加電圧はＶccext(5.0V) に、一方、容量上部電極であるＮ型多結晶シリコン電極１０６にはＧＮＤ（接地電位）が印加される。なお、Ｎ+ 拡散層１１３は、必ずしも設けなくてもよい。
【００６７】
次に、図８ａ〜図８ｅを参照して図７に示された装置の製造方法について述べる。
【００６８】
先ず、Ｐ型シリコン基板１０１の主表面の第２の部分中のＮ型ウェル１０３を形成した後、基板１０１の主表面に通常のＬＯＣＯＳ法（素子分離酸化膜１０２）を用いてメモリセル領域、周辺回路領域、及びフィルタキャパシタ領域の各活性領域を確定する。ここで、基板１０１の主表面の第１の部分はメモリセル領域及び周辺回路領域を、また第２の部分はフィルタキャパシタ領域を含むものとする。
【００６９】
そして、フォトリソグラフィーを用いて前記フィルタキャパシタ領域（基板１０１の主表面の第２の部分）のみが露出されるようにして他の領域を１１６で被覆した後、前記フィルタキャパシタ領域の活性領域にのみリンをイオン注入（加速エネルギー１５０ｋｅＶ，ドーズ量３×１０12ｃｍ-2）することで、Ｎ+ 拡散層１１３を形成する（図８ａ）。
【００７０】
次いで、全活性領域上に熱酸化法を用いて、８００℃〜９００℃酸化性雰囲気中で熱処理を行い、厚さ１０ｎｍ程度の第１ゲート絶縁膜１０５を形成する。この第１ゲート絶縁膜１０５の上に、低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ：約１５０ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィーを用いて前記リンドープ多結晶シリコン層のうちメモリセル領域以外のリンドープ多結晶シリコン層をエッチング除去し浮遊ゲート多結晶シリコン電極膜１１０を形成する（図８ｂ）。
【００７１】
次いで、ＯＮＯ（酸化物−窒化物−酸化物）膜１０９を以下のようにして形成する。即ち、浮遊ゲート多結晶シリコン電極膜１１０上及びその他の全活性領域上に熱酸化法を用いて、８００℃〜９００℃酸化性雰囲気中で熱処理を行い、厚さ１０ｎｍ程度のシリコン酸化膜を形成し、引き続き低圧ＣＶＤ法によって、そのシリコン酸化膜上にシリコン窒化膜（厚さ約２０ｎｍ）を堆積した後、再度熱酸化法を用いて、８００℃〜９００℃スチーム酸化性雰囲気中で熱処理を行い、前記シリコン窒化膜上に熱酸化膜を形成することで、酸化膜換算厚さ約２０ｎｍの第２ゲート絶縁膜１０９を形成する。
【００７２】
その後、低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ：約２００ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィー（フォトレジスト１１４）を用いて前記リンドープ多結晶シリコン層のうちメモリセル領域のワード線（制御ゲート膜）であるＮ型多結晶シリコン電極膜１０６及びフィルタキャパシタ上部電極膜１０６以外のリンドープ多結晶シリコン層をエッチング除去する（図８ｃ）。
【００７３】
フォトレジスト１１４を除去し、制御ゲート膜１０６及び上部電極膜１０６をマスクに順次下層の不要な第２ゲート絶縁膜１０９及び浮遊ゲート多結晶シリコン電極膜１１０をエッチング除去することによりメモリセル領域に浮遊電極１１０を、またフィルタキャパシタ領域に誘電体層１０９をそれぞれ確定した後、砒素をイオン注入（加速エネルギー７５ｋｅＶ，ドーズ量５×１０15ｃｍ-2）することで、メモリセル領域においてメモリセルＮｃｈトランジスタ構造体のソース／ドレイン拡散層であるＮ型拡散層１０４を、またフィルタキャパシタ領域において容量下部電極引き出し拡散層１０４を形成する（図８ｄ）。
【００７４】
図１８は、図８ｄの縦断面図に対応する平面図である。即ち、図８ｄは、図１７におけるVIIID −VIIID に沿う縦断面図である。図１８に示すように左側は、不揮発性メモリセル形成領域であり、右側は、フィルタキャパシタ形成領域を表している。図１８の右側のフィルタキャパシタ形成領域に形成されたフィールド酸化膜１０２は、斜線部分素子分離領域のみに形成されている。フィルタキャパシタの上部電極１０６及び第２のゲート絶縁膜１０９の端部領域が、フィールド酸化膜１０２上に跨がって形成されている。図１８の左側の不揮発性メモリセルの浮遊ゲート電極１１０をパターニング時に、右側のフィルタキャパシタの上部電極１０６及び第２のゲート絶縁膜１０９がフィールド酸化膜１０２上に跨がってパターニングされているとフィールド酸化膜１０２の表層がエッチングストッパの役割をする。その結果、浮遊ゲート電極１１０のパターニング時にフィルタキャパシタ形成領域の半導体基板をエッチングすることがない。なお、素子分離領域は、フィールド酸化膜１０２で構成されているが、その代わりに電気的に素子分離を行う素子分離電極で構成してもよい。
【００７５】
次いで、常圧ＣＶＤ法によりＢＰＳＧ膜（厚さ５００〜７００ｎｍ）を堆積させ、８５０〜９００℃のスチーム雰囲気中でリフローさせることによって第１層間絶縁膜１１２を形成し、フォトリソグラフィーを用いて第１層間絶縁膜１１２の一部、即ちＮ型拡散層１０４及び容量下部電極引き出し拡散層１０４やメモリセル領域のワード線（制御ゲート膜）であるＮ型多結晶シリコン電極１０６及びフィルタキャパシタ上部電極膜１０６を部分的に露出するように開口を形成し、第１アルミ配線導体１０８をスパッタ法で形成して前記開口を埋め込み接続する（図８ｅ）。
【００７６】
次いで、プラズマＣＶＤ法を用いて、得られた基板の全面上に酸化膜１１１（厚さ６００ｎｍ）を堆積させ、当該箇所のみ開口してから、この開口に通常の方法によりタングステンプラグ１１４を、更に第２アルミ配線１１５を順次形成することで、最終的に図７に示す構造を得る。
【００７７】
次に、第４の実施の形態を図９、図１０ａ〜図１０ｄ及び図１１を用いて説明する。図９はフィルタキャパシタを備えた２トランジスタ型ＥＥＰＲＯＭの断面図であり、図１０ａ〜図１０ｄはその製造方法を示している。また、図１１はフィルタキャパシタを備えた２トランジスタ型ＥＥＰＲＯＭの等価回路図である。
【００７８】
先ず、図１１を参照すると、ＥＥＰＲＯＭにて用いられるフィルタキャパシタ２１８は、外部電源線２６６と接地線２７２との間に接続され、外部電源電圧（Ｖccext ）のノイズをキャンセルすることで後段の内部降圧回路２６７の出力（Ｖccint ）、即ち内部電源電圧を安定化させる役目を担っている。内部降圧回路２６７によって発生された内部電源電圧Ｖccint を昇圧回路２６８により書き込み／消去時にワード線２０６或いはメモリセルトランジスタ２１７のドレイン２１３に印加される電圧Ｖppを発生させている。なお、選択トランジスタ２１６とメモリセルトランジスタ２１７との組み合わせで単位セルＵＣが構成される。
【００７９】
次いで、図９を参照すると、メモリセルトランジスタ構造体（以下、単にメモリセル）２１７において、第１ゲート絶縁膜２０５の膜厚は約２０ｎｍと比較的厚く、その内部に位置する一部がトンネルゲート酸化膜２１５として作用するため約１０ｎｍと比較的薄くなっており、当該部を通じて基板２０１内のＮ+ 拡散層（電子注入／引き抜き領域）２１３から電子の注入／引き抜きが行われる。選択トランジスタ構造体２１６のゲート絶縁膜２０５は第１ゲート絶縁膜２０５と同じ材料でできている。
【００８０】
さらに、第３の実施の形態においては、容量下部電極Ｎ+ 拡散層２１３の形成のために新たな工程追加が要求されていたが、この第４の実施の形態では、上述の電子注入／引き抜き領域２１３が、メモリセルの構成に不可欠な構成要素となるため、領域２１３と同時にＮ+ 拡散層２１３が形成されるので、工程数増加は生じない。その他の配線構成及びバイアス印加方法は、第３の実施の形態と同様であるため、説明を省略する。
【００８１】
フィルタキャパシタ構造体２１８における膜２１５，２０９及び上部電極２０６は、メモリセルトランジスタ構造体２１７における膜２１５，２０９及び制御ゲート電極２０６と同一の材料でできており、更にそれらと同じ成膜工程レベルに配置されている。
【００８２】
次に、図１０ａ〜図１０ｄを用いて図９に示された装置について説明する。
【００８３】
先ず、第３の実施の形態と同様に、Ｐ型シリコン基板２０１の主表面の第２の部分の中にＮ型ウェル２０３を形成した後、基板２０１の主表面に通常のＬＯＣＯＳ法（素子分離酸化膜２０２）を用いてメモリセル領域、周辺回路領域及びフィルタキャパシタ領域等の活性領域を画定する。ここで、基板２０１の主表面の第１の部分及び第２の部分は第３の実施の形態で定義されたものと同様とする。
【００８４】
そして、全活性領域上に熱酸化法を用いて８００℃〜９００℃の酸化性雰囲気中で熱処理を行い、厚さ約２０ｎｍ程度の第１ゲート絶縁膜２０５を形成する。次に、フォトリソグラフィーにより前記フィルタキャパシタ領域におけるウェル２０３の一部及びメモリセル領域におけるトンネルゲート酸化膜によって被われるべき基板２０１の表面部分を露出させるようにして、他の領域をフォトレジスト（図示せず）で被覆した後、前記ウェル２０３の一部及び基板２０１の表面部分に砒素をイオン注入（加速エネルギー：７５ｋｅＶ，ドーズ量：１×１０16ｃｍ-2）して活性化処理をすることで、ウェル２０３の一部の表面にＮ+ 拡散層の電子注入／引き抜き領域２１３を形成する。
【００８５】
そして、再度７００℃の酸化性雰囲気中で熱処理を行い、厚さ約１０ｎｍ程度のトンネルゲート酸化膜２１５を形成する。引き続き低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ約１５０ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィーにより前記リンドープ多結晶シリコン層のうちメモリセル領域以外のリンドープ多結晶シリコン層をエッチング除去して浮遊ゲート多結晶シリコン電極膜２１０を形成する（図１０ａ）。
【００８６】
次いで、第３の実施の形態と同じ方法によって、得られた基板の全面上に酸化膜換算厚さ約２０ｎｍ程度の第２ゲート絶縁膜２０９を形成する。その後、低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ約２００ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィー（フォトレジスト２１６）により前記リンドープ多結晶シリコン層のうちメモリセル領域のワード線（セルトランジスタの制御ゲート膜）及び選択トランジスタの制御電極膜であるＮ型多結晶シリコン電極膜２０６及びフィルタキャパシタ上部電極２０６以外のリンドープ多結晶シリコン層をエッチング除去する（図１０ｂ）。
【００８７】
次いで、前記電極膜２０６及び上部電極膜２０６をマスクに下層の不要な第２ゲート絶縁膜２０９，第１ゲート絶縁膜２０５及びトンネルゲート酸化膜２１５をエッチング除去した後、制御ゲート膜２０６，制御電極膜２０６，上部電極膜２０６をマスクとして用い、砒素をイオン注入（加速エネルギー：７５ｋｅＶ，ドーズ量：５×１０15ｃｍ-2）することで、メモリセル領域においてメモリセルＮｃｈトランジスタ構造体２１７及び選択Ｎｃｈトランジスタ構造体２１６のソース／ドレイン拡散層であるＮ型拡散層２０４を、またフィルタキャパシタ領域において容量下部電極引き出し拡散層２０４を形成する。ここで、メモリセルトランジスタ構造体２１７のソース／ドレイン拡散層２０４の一方は、電子注入／引き出し領域２１３とオーバーラップしており、領域２１３より低い不純物濃度をもっている（図１０ｃ）。
【００８８】
次いで、第３の実施の形態と同じ方法によって、第１層間絶縁膜２１２を形成し、第１アルミ配線２０８、選択トランジスタ構造体２１６のソース／ドレイン拡散層２０４へのビットコンタクト２０７、フィルタキャパシタ構造体２１８の上部電極２０６及び下部電極引き出し拡散層２０４へのコンタクト等の配線接続を行う（図１０ｄ）。
【００８９】
そして更に、プラズマＣＶＤ法により、酸化膜（厚さ６００ｎｍ程度）を堆積し、当該箇所のみ開孔してから、当該コンタクトホールに通常の方法によりタングステンプラグ２１４を、更に第２アルミ配線２１５を順次形成することで、最終的に図９に示す構造を得る。
【００９０】
以上説明したように、本第４の実施の形態では、工程数を増やすことなく、実効的に電界強度の低い高信頼性を確保できるフィルタキャパシタを形成することができる。更に、第２ゲート絶縁膜としては、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層で構成されるいわゆるＯＮＯ膜を用いているため、熱酸化膜に比べて非常に欠陥密度の小さい良質な容量絶縁膜が形成できる。また、本第４の実施の形態では、フィルタキャパシタについて述べたが、他にも内部昇圧回路等の高電圧が印加される容量部にも適用可能である。
【００９１】
次に、図１２ａ〜図１２ｆ及び図１３を参照して第５の実施の形態について説明する。図１２ａ〜図１２ｆ及び図１３は、フィルタキャパシタを備える不揮発性半導体記憶装置の製造方法を示す製造工程図であり、図１５は、図１２ｅの縦断面製造工程図における平面図である。
【００９２】
先ず、フィルタキャパシタ構造体（以下、単にフィルタキャパシタとも記す）を形成する領域のＰ型シリコン基板４０１に（即ち、主表面の第２の部分の中に）公知のＬＯＣＯＳ法を用いて熱酸化膜からなる素子分離領域４０２を形成する。その後、Ｐ型シリコン基板４０１上全面に膜厚１０〜１５ｎｍ程度の熱酸化膜であるゲート絶縁膜４０３を形成した後、このゲート絶縁膜４０３上にＣＶＤ法によるＮ型不純物を有する第１のポリシリコン膜４０４を堆積する。得られた基板の全面上にレジスト膜４０６を塗布した後、フォトリソグラフィー技術により、不揮発性メモリセル形成領域に形成されたレジスト膜４０６を除去し、素子分離領域４０２の領域上のみレジスト膜４０６を残存させる（図１２ａ）。
【００９３】
次に、このレジスト膜４０６をマスクにしてシリコン酸化膜４０５を異方性エッチングすることにより、不揮発性メモリセル形成領域のシリコン酸化膜４０５を除去し、メモリセル形成領域内の第１のポリシリコン膜４０４の表面を露出させる。シリコン酸化膜４０５を除去した後、レジスト膜４０６を除去する（図１２ｂ）。
【００９４】
その後、不揮発性メモリセル形成領域に形成された第１のポリシリコン膜４０４及びシリコン酸化膜４０５上の全面に膜厚１０ｎｍ程度の熱酸化膜４０７を形成し、引き続きＣＶＤ法による膜厚２０ｎｍ程度のシリコン窒化膜４０８を順次堆積する。その後、８００℃〜９００℃のスチーム酸化性雰囲気の中でＰ型シリコン基板４０１を熱酸化することにより、シリコン窒化膜４０８上に膜厚１０ｎｍ程度の熱酸化膜４０９を堆積する。熱酸化膜４０７、シリコン窒化膜４０８及び熱酸化膜４０９の積層誘電体膜をＯＮＯ膜４１０と称する。ＯＮＯ膜４１０上全面にＮ型不純物を有する第２のポリシリコン膜４１１を堆積する。その後、第２のポリシリコン膜４１１上にレジスト膜４１２を形成した後、フォトリソグラフィー技術によりこのレジスト膜４１２パターン形成する。その結果、この不揮発性メモリセル形成領域、即ち基板４０１の主表面の第１の部分のレジスト膜４１２には、不揮発性メモリセルトランジスタ構造体（以下、単に不揮発性トランジスタ）４１８を形成するレジストパターンが形成され、また、素子分離領域４０２上のレジスト膜４１２には、フィルタキャパシタ構造体（以下、単にフィルタキャパシタ）４１８を形成するレジストパターンが形成される（図１２ｃ）。
【００９５】
次に、パターン形成されたレジスト膜４１２をマスクとして第２のポリシリコン膜４１１を異方性エッチングすることにより、不揮発性メモリセル形成領域には、第２のポリシリコン膜４１１からなる制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃが形成され、素子分離領域４０２の領域上には、第２のポリシリコン膜４１１からなるフィルタキャパシタの上部電極膜４１１ｄが形成される（図１２ｄ）。
【００９６】
次に、レジスト膜４１２を除去した後、パターン形成された第２のポリシリコン膜４１１ａ，４１１ｂ，４１１ｃ，４１１ｄをマスクにしてＯＮＯ膜４１０、シリコン酸化膜４０５、第１のポリシリコン膜４０４及びゲート酸化膜４０３を順次エッチングする。その結果、不揮発性メモリセル形成領域のＰ型シリコン基板４０１上には、第１のポリシリコン膜４０４からなる浮遊ゲート電極膜４０４ａ，４０４ｂ，４０４ｃが形成され、この浮遊ゲート電極膜４０４ａ，４０４ｂ，４０４ｃ上のＯＮＯ膜４１０を介して制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃがそれぞれ形成される。
【００９７】
また、素子分離領域４０２上には、第１のポリシリコン膜４０４からなるフィルタキャパシタの下部電極４０４ｄが形成され、シリコン酸化膜４０５及びＯＮＯ膜４１０を介して第２のポリシリコン膜４１１からなるフィルタキャパシタの上部電極４１１ｄが形成される。フィルタキャパシタの誘電体層がＯＮＯ膜４１０の他にシリコン酸化膜４０５をも含んでいるので、フィルタキャパシタにおけるリークが抑制され、それにより絶縁耐性を向上させることができる。
【００９８】
しかる後、制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃをマスクにしたイオン注入法により砒素を不揮発性メモリセル形成領域のＰ型シリコン基板４０１にイオン注入する。このイオン注入条件は、加速エネルギーが７５ｋｅＶ，ドーズ量が５×１０15ｃｍ-2である。得られた基板に熱処理を施すことにより、Ｐ型シリコン基板４０１の表面層に不揮発性トランジスタのソース／ドレインとなるＮ型不純物拡散層（ドープ領域）４１３を形成する（図１２ｅ）。
【００９９】
図１５は、図１２ｅの縦断面図に対応する平面図である。即ち、図１２ｅは図１５における線１２Ｅ−１２Ｅに沿う縦断面図である。図１５に示すように左側は、不揮発性メモリセル形成領域であり、右側は、フィルタキャパシタ形成領域を表している。図１５において、素子分離領域４０２上のみにフィルタキャパシタが形成されている。なお、この素子分離領域４０２はＬＯＣＯＳ酸化膜で構成されているが、その代わりに電気的に素子分離を行う素子分離用電極で構成し、その上にフィルタキャパシタを形成してもよい。この具体的な製造工程断面図を図１４に示す。
【０１００】
その後、得られた基板上全面に第１の層間絶縁膜４１４を形成した後、この第１の層間絶縁膜４１４に貫通する多数の第１のコンタクトホールを形成する。この多数の第１のコンタクトホールは、少なくとも不揮発性トランジスタのソース／ドレインの一方のＮ型不純物拡散層４１３の表面に到達するコンタクトホールやフィルタキャパシタの上部電極４１１ｄの表面に到達するコンタクトホールを含むものである。その後、この第１のコンタクトホールを埋めるアルミ配線層４１５をスパッタ法により形成する。その後、このアルミ配線層４１５をパターニングする（図１２ｆ）。
【０１０１】
その後、パターン形成されたアルミ配線層４１５を含む基板上全面に第２の層間絶縁膜４１６を形成する。フィルタキャパシタの上部電極４１１ｄに接続されるアルミ配線層４１５の表面に到達する第２のコンタクトホールを第２の層間絶縁膜４１６に形成する。また、不揮発性トランジスタの制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃの表面に到達する第３のコンタクトホール４２３を第２の層間絶縁膜４１６及び第１の層間絶縁膜４１４に形成する。その後、この第２のコンタクトホール及び第３のコンタクトホール４２３を埋めるタングステンプラグ４１７ａ，４１７ｂ，４１７ｃ，４１７ｄを形成する。その後、得られた基板上全面にスパッタ法によるアルミ配線層４１８を形成する。アルミ配線層４１８をパターン形成することにより、タングステンプラグ４１７ａ，４１７ｂ，４１７ｃ，４１７ｄに接続するアルミ配線層４１８ａ，４１８ｂ，４１８ｃ，４１８ｄがそれぞれ形成される（図１３）。
【０１０２】
以上の工程により、不揮発性メモリセルトランジスタ構造体とフィルタキャパシタ構造体を同時に形成することが可能となるので、半導体製造工程の工程簡略化が行える。また、フィルタキャパシタ構造体を素子分離領域４０２上に形成することができるので、チップ面積の縮小も行える。また、フィルタキャパシタ構造体の誘電体層が、ＯＮＯ膜４１０とシリコン酸化膜４０５をも含んでいるので、フィルタキャパシタにおけるリークが抑制されることにより、絶縁耐圧を向上させることができる。また、フィルタキャパシタにおける下部電極４０４ｄ、膜４１０、上部電極４１１ｄは、不揮発性トランジスタにおける浮遊ゲート４０４ａ、膜４１０、制御ゲート電極膜４１１ａと同一の材料でできており、またそれらと同じ成膜工程レベルに配置されている。
【０１０３】
また、上述したように、ＬＯＣＯＳ酸化膜４０２の代わりに図１４に示すようにフィールドシールド構造の素子分離用の電極４１９を用いてもよい。この素子分離用電極４１９は、素子分離用電極の両側に形成された素子形成領域を電気的に分離するためのものであり、ＬＯＣＯＳ酸化膜４０２と同じ役割をするものである。具体的な、素子分離用電極４１９の分離方法は、電極４１９にある一定の電位（例えば、ＧＮＤや、（１／２）Ｖcc）に固定することにより、この素子分離用電極４１９の両側に形成された２つの素子形成領域をそれぞれ分離することができる。
【０１０４】
この素子分離用電極４１９の形成方法は、素子分離領域を形成するＰ型シリコン基板領域に、ゲート絶縁膜４２０と、素子分離用電極となるＮ型不純物を含有するポリシリコン膜４１９と、ＣＶＤ法による酸化膜４２１を順次堆積した後、素子分離領域全体に酸化膜４２１、ポリシリコン膜４１９、ゲート絶縁膜４２０を順次パターニングすることにより、ポリシリコン膜４１９からなる素子分離用電極４１９を形成する。その後、Ｐ型シリコン基板４０１上全面にＣＶＤ法による酸化膜４２２を堆積し、この酸化膜４２２に異方性エッチングを行うことにより、素子分離用電極４１９の側壁にのみ残存する酸化膜４２２からなるサイドウォール酸化膜４２２を形成してフィールドシールド構造を完成する。この素子分離用電極４１９は、後工程により、外部と電気的に制御される。
【０１０５】
図１４に示すように、電位が固定された素子分離用電極４１９上にフィルタキャパシタが形成されているので、素子分離用電極４１９上に形成されたフィルタキャパシタ自体も電位が安定する。その結果、フィルタキャパシタのフィルタ機能が向上する。
【０１０６】
【発明の効果】
本発明によれば、第２のキャパシタの容量絶縁膜における欠陥密度が低く、この容量絶縁膜における電界強度を調整することもでき、しかも、第２のキャパシタとメモリセルの第１のキャパシタとを同時に形成することができるので、製造コストを増大させることなく、メモリセルのキャパシタ以外に、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置を得ることが可能になる。
【０１０７】
更に、素子分離領域をフィールドシールド構造にし、この素子分離領域上に第２のキャパシタを設ければ、第２のキャパシタの特に下部電極の電位が安定するので、この第２のキャパシタの動作を安定させることができる。
【図面の簡単な説明】
【図１】本発明を適用し得るＤＲＡＭの等価回路図である。
【図２】本発明の一実施形態によるＤＲＡＭのメモリセルアレイ部及びフィルタキャパシタ部の概略平面図である。
【図３】図２ａ，２ｂの線III-III に沿うＤＲＡＭの概略断面図である。
【図４】本発明の一実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図５】本発明の一実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図６】本発明の一実施形態によるＤＲＡＭの概略断面図である。
【図７】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの概略断面図である。
【図８】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図９】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型ＥＥＰＲＯＭの概略断面図である。
【図１０】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型ＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１１】フィルタキャパシタを備えた２トランジスタ型ＥＥＰＲＯＭの等価回路図である。
【図１２】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１３】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を示す概略断面図である。
【図１４】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型ＥＥＰＲＯＭの概略断面図である。
【図１５】製造工程段階における本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの概略平面図である。
【図１６】本発明の一実施形態によるＤＲＡＭを示す概略断面図である。
【図１７】本発明の一実施形態によるＤＲＡＭを示す概略断面図である。
【図１８】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順に示す概略平面図である。
【符号の説明】
１１ メモリセル
１２ ＭＯＳトランジスタ
１３ キャパシタ
２３ フィルタキャパシタ
３５ 多結晶シリコン膜
４４ 多結晶シリコン膜
４５ 拡散層
５１ 多結晶シリコン膜
５２ ＯＮＯ膜
５３ 多結晶シリコン膜
【発明の属する技術分野】
本発明は、半導体技術に関し、特にフィルタキャパシタなどのキャパシタを備える半導体装置及びその製造に関する。
【０００２】
【従来の技術】
ＤＲＡＭなどの半導体記憶装置においては、電源ノイズを抑制するためにフィルタキャパシタが一般的に用いられている（例えば特開昭６１−２１８１５５号公報（１９８６年９月２７日）参照）。このフィルタキャパシタとしては、ゲート酸化膜を容量絶縁膜としたＭＯＳ型のキャパシタが用いられている。
【０００３】
一方、ＤＲＡＭのメモリセルアレイ部の一部を構成するメモリセルのそれぞれは、例えば１つのトランスファゲート・トランジスタ又はアクセス・トランジスタと１つの情報蓄積キャパシタとをもっている。
【０００４】
【発明が解決しようとする課題】
ところで、フィルタキャパシタを備える半導体記憶装置の従来の製造プロセスにおいては、フィルタキャパシタには各メモリセルの情報蓄積キャパシタに比較して高い耐圧が要求されるため、両者は別の工程で形成されている。そのため、半導体記憶装置の製造工程が増大する不便がある。
【０００５】
そこで、本発明の目的の１つは、製造コストを増大させることなく、半導体装置の電源供給電圧を取り扱う、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明の一側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを含み、前記フィルタキャパシタは、下部電極と、前記下部電極上に形成された第１の誘電体層と、前記第１の誘電体層上に形成された少なくとも酸化膜と窒化膜とを有する第２の誘電体層とからなる誘電体層と、前記第２の誘電体層上に形成された上部電極とを備えて構成されており、前記情報蓄積キャパシタは、第１の下部電極と、前記第１の下部電極上に設けられた絶縁膜上に形成され、コンタクトホールを介して前記第１の下部電極と接続されてなる第２の下部電極とを有する下部電極と、前記第２の下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを備えて構成されており、前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第１の下部電極、前記フィルタキャパシタの前記第１の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第２の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とが、それぞれ同一の成膜工程レベルに配置され、且つそれぞれ同一の材料で形成されている半導体装置が得られる。
【０００７】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを備える半導体装置の製造方法であって、前記素子分離構造体上において前記フィルタキャパシタの下部電極を形成するとともに、前記素子形成領域上において前記情報蓄積キャパシタの第１の下部電極を形成する工程と、前記素子分離構造体上において前記下部電極上に前記フィルタキャパシタの第１の誘電体層を形成するとともに、前記素子形成領域上において前記第１の下部電極上に絶縁膜を形成する工程と、前記素子形成領域上において、前記情報蓄積キャパシタの前記絶縁膜に前記第１の下部電極の表面の一部を露出させるコンタクトホールを形成する工程と、前記素子形成領域上において、前記コンタクトホールを介して前記第１の下部電極と接続されてなる前記情報蓄積キャパシタの第２の下部電極を形成する工程と、前記素子分離構造体上において前記第１の誘電体層上に前記フィルタキャパシタの第２の誘電体層を形成するとともに、前記素子形成領域上において前記第２の下部電極上に前記情報蓄積キャパシタの誘電体層を形成する工程と、前記素子分離構造体上において前記第２の誘電体層上に前記フィルタキャパシタの上部電極を形成するとともに、前記素子形成領域上において前記誘電体層上に前記情報蓄積キャパシタの上部電極を形成する工程とを含み、前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第１の下部電極、前記フィルタキャパシタの前記第１の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第２の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とを、それぞれ同一の成膜工程レベルに配置し、且つそれぞれ同一の材料で形成する半導体装置の製造方法が得られる。
【０００８】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、前記素子形成領域の半導体基板上と前記素子分離構造体上とに第１の導電膜を形成する第１の工程と、前記素子形成領域の前記第１の導電膜と前記素子分離構造体上の前記第１の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第１の導電膜と前記素子分離構造体上に形成された第１の導電膜を分離する第２の工程と、前記素子分離構造体上の前記第１の導電膜上及び前記素子形成領域の前記第１の導電膜上に第１の絶縁膜を形成する第３の工程と、エッチング法により、前記素子形成領域の前記第１の絶縁膜を除去する第４の工程と、前記素子形成領域の第１の導電膜上及び前記素子分離構造体の前記第１の導電膜上の前記第１の絶縁膜上に酸化膜と窒化膜とを含む第２の絶縁膜を形成する第５の工程と、前記素子形成領域の第２の絶縁膜上及び前記素子分離構造体上の第２の絶縁膜上に第２の導電膜を形成する第６の工程と、少なくとも前記素子分離構造体上の第２の導電膜をパターン形成することにより、前記素子形成領域上に形成された第２の導電膜とを分離する第７の工程とを含む半導体装置の製造方法が得られる。
【０００９】
本発明の他の側面によれば、半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、前記素子形成領域の半導体基板上と前記素子分離構造体上とに第１の導電膜を形成する第１の工程と、前記素子形成領域の前記第１の導電膜と前記素子分離構造体上の前記第１の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第１の導電膜と前記素子分離構造体上に形成された第１の導電膜を分離する第２の工程と、前記素子分離構造体上の第１の導電膜上及び前記素子形成領域の前記第１の導電膜上に第１の絶縁膜を形成する第３の工程と、前記素子形成領域の前記第１の導電膜上に形成された第１の絶縁膜に前記第１の導電膜表層に到達するコンタクトホールを形成する第４の工程と、前記半導体基板上に第２の導電膜を形成する第５の工程と、前記素子分離領域上に形成された第２の導電膜を除去する第６の工程と、前記素子形成領域の第２の導電膜上及び前記素子分離構造体上の前記第１の絶縁膜上に酸化膜と窒化膜とを含む第２の絶縁膜を形成する第７の工程と、前記素子形成領域の第２の絶縁膜上及び前記素子分離構造体上の第２の絶縁膜上に第３の導電膜を形成する第８の工程と、少なくとも前記素子分離領域上の第３の導電膜をパターン形成することにより、前記素子形成領域上に形成された第３の導電膜とを分離する第９の工程とを含み、前記素子形成領域の前記第２の導電膜が情報蓄積キャパシタの下部電極であって、前記第３の導電膜が前記情報蓄積キャパシタの上部電極であり、前記情報蓄積キャパシタの下部電極と前記情報蓄積キャパシタの上部電極は、前記第２の絶縁膜を介して対向して形成される。
【００１０】
本発明の他の側面によれば、主表面をもつ半導体基板と、半導体基板の主表面の第１の部分に形成された複数個の不揮発性メモリセルトランジスタ構造体と、半導体基板の主表面の第２の部分に形成されたフィルタキャパシタ構造体とを有する半導体記憶装置であって、前記不揮発性メモリセルトランジスタ構造体のそれぞれは、前記半導体基板の主表面の第１の部分に形成された一対のドープ領域と、前記一対のドープ領域の間において前記半導体基板の主表面の第１の部分上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され酸化物と窒化物とを含む浮遊ゲート電極膜と、前記浮遊ゲート電極膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極膜とを含み、前記フィルタキャパシタ構造体は、前記半導体基板の主表面の第２の部分に形成されキャパシタ下部電極として作用するウェルと、前記半導体基板の主表面の第２の部分内のウェルのある部分に形成され、前記第１のゲート絶縁膜と同一の材料により同一工程で形成された第１の誘電体膜と、前記第２のゲート絶縁膜と同一の材料により同一工程で形成されており前記第１の誘電体膜上に形成された第２の誘電体膜とを具備する誘電体層と、前記誘電体層上に形成されキャパシタ上部電極として作用する、前記制御ゲート電極膜と同一の材料により同一工程で形成された電極膜とを含む半導体記憶装置が得られる。
【００１１】
本発明の他の側面によれば、半導体基板の第１の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第２の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、前記第１の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第１の工程と、前記第１の領域及び前記第２の領域の半導体基板上に酸化物からなる第１の絶縁膜を形成する第２の工程と、前記第２の領域の前記第１の絶縁膜上に第１の導電膜を形成する第３の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化物を少なくとも含む第２の絶縁膜を形成すると共に前記第２の領域の前記第１の導電膜上に前記第２の絶縁膜を形成する第４の工程と、前記第２の領域の前記第２の絶縁膜上に第２の導電膜を形成すると共に前記第１の領域の前記第２の絶縁膜上に前記フィルタキャパシタの上部電極として作用する前記第２の導電膜を形成する第５の工程と、フォトリソグラフィ技術及びエッチング技術により前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜を順次エッチングすることにより、前記第１の領域上に、前記第２の導電膜からなるフィルタキャパシタの上部電極及び前記第２の絶縁膜及び前記第１の絶縁膜からなるフィルタキャパシタの誘電体膜を形成すると共に、前記第２の領域上に、前記第２の導電膜からなる制御ゲート電極と前記第１の導電膜からなる浮遊ゲート電極を形成する第６の工程とを含むフィルタキャパシタを備えた不揮発性半導体記憶装置の製造方法が得られる。
【００１５】
本発明の他の側面によれば、半導体基板の第１の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第２の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、前記第１の領域の両側に素子分離を行う素子分離構造体を形成する第１の工程と、前記第１の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第２の工程と、前記第１の領域及び第２の領域の半導体基板上に酸化物からなる第１の絶縁膜を形成する第３の工程と、前記第２の領域の前記第１の絶縁膜上に第１の導電膜を形成する第４の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化物を少なくとも含む第２の絶縁膜を形成すると共に前記第２の領域の前記第１の導電膜上に前記第２の絶縁膜を形成する第５の工程と、前記第１の領域の前記第２の絶縁膜上に前記フィルタキャパシタの上部電極として作用する第２の導電膜を形成すると共に前記第２の領域の前記第２の絶縁膜上に前記第２の導電膜を形成する第６の工程と、フォトリソグラフィ技術及びエッチング技術により前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜を順次エッチングすることにより、前記第１の領域上及び前記素子分離構造体上の少なくとも一部の領域に跨がるように前記第２の導電膜からなる前記フィルタキャパシタの上部電極を形成すると共に、前記第２の領域上に前記第２の導電膜からなる制御ゲート電極と前記第１の導電膜からなる浮遊ゲート電極を形成する第７の工程とを含むフィルタキャパシタを備えた不揮発性半導体記憶装置の製造方法が得られる。
【００１８】
【発明の実施の形態】
先ず、電源ノイズの抑制のためのキャパシタ、即ちフィルタキャパシタを備えたＤＲＡＭの概略的な等価回路を図１に示す。この図１においては、説明の便宜上、ＤＲＡＭのメモリセルアレイ部については１つのメモリセルが示され、ＤＲＡＭの周辺回路部の図示は省略されている。
【００１９】
ＤＲＡＭのメモリセル１１は１つのＭＯＳトランジスタ１２（トランスファ・トランジスタ）と１つの情報蓄積キャパシタ１３とで構成されており、ワード線１４がＭＯＳトランジスタ１２のゲート電極に接続されている。また、ＭＯＳトランジスタ１２の一方のソース／ドレインにキャパシタ１３の一方の電極である記憶ノード電極（ストレージノード電極）が接続されており、ＭＯＳトランジスタ１２の他方のソース／ドレインにビット線１５が接続されている。なお、ワード線１４は図示しない周辺回路の行デコーダに接続されており、ビット線１５は図示しない周辺回路のセンスアンプやＩ／Ｏゲートなどに接続されている。
【００２０】
集積度の高いＤＲＡＭでは、微細化に伴うＭＯＳトランジスタ１２の短チャネル効果などを抑制して信頼性を高めるために、外部電源線１６に印加された通常５．０Ｖの外部電源電圧Ｖccext をそのままでは使用せず、降圧回路１７で通常３．３Ｖの内部電源電圧Ｖccint に降下させてから内部回路に供給している。
【００２１】
また、キャパシタ１３の他方の電極であるセルプレート電極に印加されたりビット線１５のプリチャージに使用されたりする基本電圧（＝Ｖccint ／２）は、基本電圧発生回路２１によって内部電源電圧Ｖccint から発生させている。そして、特に、基板バイアスを用いるＤＲＡＭでは、外部電源線１６に印加されるノイズを抑制するために、外部電源線１６と接地線２２との間にフィルタキャパシタ２３が接続されている。
【００２２】
図１からも理解されるように、外部電源電圧Ｖccext が印加されるフィルタキャパシタ２３の誘電体膜には、内部電源電圧Ｖccint が印加されるＭＯＳトランジスタ１２の誘電体膜よりも高電界が印加されている。
【００２３】
このため、ＤＲＡＭの微細化によるゲート酸化膜の薄膜化に伴い、フィルタキャパシタ２３の誘電体膜を、ゲート酸化膜と同一の膜で形成した場合、例えば、シリコン酸化膜１４１の膜厚が１０ｎｍ程度（６４Ｍビット相当）であるとすると、フィルタキャパシタ２３の誘電体膜における電界強度は５ＭＶ／ｃｍにも達して、高い信頼性を有することが困難であることが分かる。
【００２４】
従って、上述したように、外部電源電圧Ｖccext が印加されるフィルタキャパシタ２３の誘電体膜の膜厚を、基準電圧Ｖccint ／２が印加されるＭＯＳトランジスタ１２のゲート酸化膜と異ならせる構造が提案されている。しかし、このような構造では、製造工程数が増加して、製造コストが増大する。
【００２５】
図２ａ，２ｂ及び図３は、本発明の実施の形態による半導体装置、例えばＤＲＡＭのようなメモリセルアレイ部及びフィルタキャパシタ部の平面図及び断面図である。同図に示すＤＲＡＭは折り返しビット線構造をもち、また素子分離にはフィールドシールド構造を採用している。
【００２６】
図２ａ，２ｂはＤＲＡＭのメモリセルアレイ部３１及びフィルタキャパシタ部３２の平面図であり、図３は図２ａ，２ｂにおける線III-III に沿う断面図である。本実施形態の等価回路は既に説明した図１と同じである。メモリセルアレイ部３１及びフィルタキャパシタ部３２は同一のチップ上に形成される。
【００２７】
ＤＲＡＭのメモリセル部３１を示す図２ａ及び図３を参照すると、各メモリセルは半導体基板３３の主表面に形成された活性素子、例えばＭＯＳトランジスタ１２と情報蓄積キャパシタ１３とから構成されている。ＭＯＳトランジスタ１２は多結晶シリコン膜４２をゲート電極とし、このゲート電極を挟んで形成された一対の不純物拡散層４５をソース／ドレインとしている。また、各ＭＯＳトランジスタ１２は一定電位が与えられた多結晶シリコン膜３５によりフィールドシールド素子分離されている。
【００２８】
キャパシタ１３は、下部電極である多結晶シリコン膜５１と、上部電極である多結晶シリコン膜５３と、これら２つの電極５１、５３の間に形成された誘電体膜、例えばＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）５２（図３参照）とを含む。下部電極である多結晶シリコン膜５１は、引出し電極（パッド電極）である多結晶シリコン膜４４上のシリコン酸化膜４６（図３参照）に形成されたコンタクト孔（ストレージコンタクト用）４７を介して一対の不純物拡散層４５の一方に接続されている。また、一対の不純物拡散層４５の他方は、引出し電極である多結晶シリコン膜４４上のシリコン酸化膜（図示せず）に形成されたコンタクト孔（ビットコンタクト用）５５を介してビット線である多結晶シリコン膜５７に接続されている。
【００２９】
ＤＲＡＭへの電源供給電圧を取り扱うキャパシタを含むフィルタキャパシタ部３２を示す図２ｂ及び図３を参照すると、各フィルタキャパシタ２３は、フィールドシールド素子分離構造（３４，３５，３６）の上に形成された下部電極である多結晶シリコン膜４４と、上部電極である多結晶シリコン膜５３と、これら２つの電極４４、５３の間に形成された容量絶縁膜、即ち誘電体層とから構成されている。この誘電体層は、図３に示すように、例えばシリコン酸化膜４６とＯＮＯ膜５２を含む積層構造となっている。
【００３０】
下部電極である多結晶シリコン膜４４は、その上のＢＰＳＧ膜５４（図３参照）に形成されたコンタクト孔５９に設けられた多結晶シリコン膜５７を介して図１に示す接地線２２と接続されている。上部電極である多結晶シリコン膜５３は、その上のＢＰＳＧ膜５４に形成されたコンタクト孔５６に設けられた多結晶シリコン膜５７を介して図１に示す外部電源線１６と接続されている。
【００３１】
メモリセルアレイ部３１及びフィルタキャパシタ部３２におけるフィールドシールド構造（３４，３５，３６）は、実質的に同じ構造であり、同じ成膜工程レベルに配置される。
【００３２】
フィルタキャパシタ部３２における膜４４，５２，５３は、メモリセルアレイ部３１における膜４４，５２，５３と同一の材料でできており、同一の成膜工程レベルに配置されている。同一の成膜工程レベルとは、ある成膜工程が実行されることにより形成される膜等のレベルを意味し、必ずしも幾何学的に同一の位置レベルを意味するとは限らない。
【００３３】
このように、本実施形態のＤＲＡＭは、フィルタキャパシタ２３の容量絶縁膜、即ち誘電体層が、ＭＯＳトランジスタ１２のゲート酸化膜形成時にそれと同一の材料で形成されたものではなく、シリコン酸化膜とシリコン窒化膜との積層膜であるＯＮＯ膜５２を含んでいるので、誘電体層の欠陥密度をシリコン酸化物の従来の誘電体膜よりも大幅に低下させることができる。従って、フィルタキャパシタ２３の寿命が延長される。また、フィルタキャパシタ２３の誘電体層がＯＮＯ膜５２の他にシリコン酸化膜４６をも含んでいるので、フィルタキャパシタ２３におけるリークが抑制されそれにより絶縁耐圧を向上させることができる。
【００３４】
また、本実施形態のＤＲＡＭでは、フィルタキャパシタ２３がフィールドシールド素子分離構造の上に形成されているので、半導体基板３３から電気的に分離される。この結果、フィルタキャパシタ２３の電位が安定するので、その動作が安定になる。従って、フィルタキャパシタのフィルタ機能が向上する。
【００３５】
次に、本実施形態のＤＲＡＭの製造方法について図４ａ〜４ｈ及び図３を参照して説明する。
【００３６】
本実施形態のＤＲＡＭを製造するには、まず、図４ａに示すように、メモリセルアレイ部３１とフィルタキャパシタ部３２とを含むＰ型のシリコン基板３３の主表面上に、膜厚４０〜５０ｎｍ程度のパッド用のシリコン酸化膜３４を形成する。
【００３７】
その後、膜厚１５０ｎｍ程度のＮ型の多結晶シリコン膜３５と、キャップ用のシリコン酸化膜３６とを減圧ＣＶＤ法で順次に堆積させる。そして、素子形成領域又は活性領域にすべき部分のシリコン酸化膜３６と多結晶シリコン膜３５とを順次に除去して、素子分離領域にすべき部分にのみ多結晶シリコン膜３５及びシリコン酸化膜３６を残す。
【００３８】
次に、図４ｂに示すように、膜厚２００ｎｍ程度のシリコン酸化膜を減圧ＣＶＤ法で堆積させ、このシリコン酸化膜の全面に異方性ドライエッチングを施して、シリコン酸化膜からなるサイドウォール（側壁）３７を多結晶シリコン膜３５及びシリコン酸化膜３６の側面に形成する。
【００３９】
この結果、多結晶シリコン膜３５、シリコン酸化膜３４、３６、及びサイドウォール３７からなるフィールドシールド構造の素子分離領域と、この素子分離領域に囲まれている素子活性領域とが形成される。本実施形態では、フィルタキャパシタ部３２をシリコン基板３３上ではなく、フィールドシールド素子分離構造（３４，３５，３６）上に形成する。なお、活性領域のシリコン酸化膜３４は、サイドウォール３７を形成する際のシリコン酸化膜に対するオーバエッチングによって除去される。しかる後、シリコン酸化膜３６、サイドウォール３７などをマスクにして、ＭＯＳトランジスタ１２のしきい値電圧を制御するための不純物を素子活性領域にイオン注入した後、ゲート酸化膜として、膜厚１０〜１５ｎｍ程度のシリコン酸化膜（図示せず）を、熱酸化法で素子活性領域の表面に形成する。
【００４０】
その後、図２ａに示すように、得られた基板の全面上に膜厚２００ｎｍ程度のＮ型の多結晶シリコン膜４２を減圧ＣＶＤ法で堆積させ、この多結晶シリコン膜４２を、ワード線１４のパターンに加工する。
【００４１】
そして、得られた基板の全面上に膜厚１５０ｎｍ程度のシリコン酸化膜（図示せず）を減圧ＣＶＤ法で堆積させ、このシリコン酸化膜の全面に異方性ドライエッチングを施して、多結晶シリコン膜４２（図２ａ）の側面に、上述のシリコン酸化膜からなるサイドウォール（図示せず）を形成する。なお、サイドウォールを形成するためのシリコン酸化膜に対するオーバエッチングによって、ワード線１４である多結晶シリコン膜４２下以外の部分におけるゲート酸化膜としてのシリコン酸化膜が除去される。
【００４２】
その後、図４ｃに示すように、得られた基板の全面上に膜厚１５０ｎｍ程度の多結晶シリコン膜４４を減圧ＣＶＤ法で堆積させ、この多結晶シリコン膜４４を、ワード線１４である多結晶シリコン膜４２の両側の活性領域に接触する引出し電極のパターンとフィルタキャパシタ２３の下部電極のパターンとに異方性ドライエッチングで加工する。この結果、メモリセルアレイ部３１における、フィールドシールド素子分離構造の一部が露出される。
【００４３】
その後、多結晶シリコン膜４４中に砒素をイオン注入し、窒素雰囲気中で９００℃の熱処理を行うことによって、パターニングされた多結晶シリコン膜４４が接触しているメモリセル部３１のシリコン基板３３へ多結晶シリコン膜４４中の砒素を固相拡散させて、ＭＯＳトランジスタ１２のソース／ドレイン領域としてのＮ型の一対の不純物拡散層４５（その一方のみが図面で表されており、他方は図面に表されていない）を形成する。ここまでで、ＭＯＳトランジスタ１２が完成する。
【００４４】
次に、図４ｄに示すように、素子分離構造の露出された部分を含む、得られた基板の全面上に、膜厚２０ｎｍ程度のシリコン酸化膜４６を堆積させ、フィルタキャパシタ２３の誘電体層を形成する絶縁体膜とした後、図３（ｂ）に示すように、フォトレジストパターン４６’を用いて、このシリコン酸化膜４６のうちでＭＯＳトランジスタ１２の一方の拡散層４５に対する引出し電極である多結晶シリコン膜４４上の一部をエッチングして、キャパシタ１３の下部電極つまり記憶ノード電極（ストレージノード電極）用のコンタクト孔（ストレージコンタクト）４７を形成する。
【００４５】
そして、図４ｆに示すように、Ｎ型の多結晶シリコン膜５１を減圧ＣＶＤ法で、得られた基板の全面上に堆積させ、この多結晶シリコン膜５１をフォトレジストパターン５１’を用いて、キャパシタ１３の下部電極のパターンに加工した後、図４ｇに示すように、シリコン酸化膜に換算した膜厚が５〜６ｎｍ程度のＯＮＯ膜５２を得られた基板の全面上に形成する。
【００４６】
次に、図４ｈに示すように、Ｎ型の多結晶シリコン膜５３を減圧ＣＶＤ法で、得られた基板の全面上に堆積させ、情報蓄積キャパシタ１３の上部電極つまりセルプレート電極のパターンとフィルタキャパシタ２３の上部電極のパターンとに、多結晶シリコン膜５３を加工する。なお、ＯＮＯ膜５２が薄いので、多結晶シリコン膜５３のパターンと同じパターンでＯＮＯ膜５２も除去される。ここまでの工程で、多結晶シリコン膜５１、５３を一対の電極とし、ＯＮＯ膜５２を誘電体膜とするＤＲＡＭメモリセルのキャパシタ１３が完成すると同時に、多結晶シリコン膜４４、５３を一対の電極とし、ＯＮＯ膜５２及びシリコン酸化膜４６を誘電体層とするフィルタキャパシタ２３が完成する。
【００４７】
次に、図３に示したように、得られた基板の全面上に層間絶縁膜としてＢＰＳＧ膜５４を堆積させ、窒素雰囲気中における９００℃の熱処理によるリフローによってＢＰＳＧ膜５４の表面を平坦化させる。そして、ＭＯＳトランジスタ１２の他方の拡散層４５に対する引出し電極である多結晶シリコン膜４４に達するコンタクト孔（ビットコンタクト孔）５５（図２ａ）と、フィルタキャパシタ２３の上部電極である多結晶シリコン膜５３及び下部電極である多結晶シリコン膜４４に夫々達するコンタクト孔５６、５９とをＢＰＳＧ膜５４などに形成する。
【００４８】
その後、コンタクト孔５５、５６、５９を埋め込むように不純物ドープされた多結晶シリコン膜５７などを堆積させ、メモリセル部３１ではビット線１５のパターンに、フィルタキャパシタ部３２では外部電源線１６及び接地線２２のパターンに、多結晶シリコン膜５７を夫々加工する。そして、ワード線１４である多結晶シリコン膜４２の裏打ち配線をアルミニウム膜（図示せず）などで形成し、更に、表面保護膜（図示せず）の形成などを行って、本実施形態のＤＲＡＭを完成させる。
【００４９】
次に、上述した第２の実施形態を図５ａ〜図５ｃ及び図６を参照して説明する。
【００５０】
図４ａ〜図４ｄに示された製造ステップはそのまま採用する。図４ｅにおいては、ＭＯＳトランジスタ１２の拡散層４５に対する引き出し電極である多結晶シリコン膜４４の上にあるシリコン酸化膜４６の一部を除去し、それにより多結晶シリコン膜４４と情報蓄積キャパシタ１３の下部電極とのコンタクトのための孔を形成したが、この実施形態においては、図５ａに示すように、フォトレジストパターン４６”を用いて、メモリセルアレイ部３１におけるシリコン酸化膜４６の全てを除去して多結晶シリコン膜４４の表面を露出させる。従って、多結晶シリコン膜４４へのコンタクト孔の形成工程は不要である。
【００５１】
次いで、図５ｂに示すように、ＯＮＯ膜１５２を図４ｇと同様にして基板の全面上に形成する。
【００５２】
次いで、図５ｃに示すように、得られた基板の全面上に、Ｎ型の多結晶シリコン膜１５３を減圧ＣＶＤ法により堆積させ、その多結晶シリコン膜１５３を情報蓄積キャパシタ１３の上部電極のパターンとフィルタキャパシタ２３の上部電極のパターンとに加工する。ここまでの工程で、情報蓄積キャパシタ１３及びフィルタキャパシタ２３が完成する。
【００５３】
次いで、図６に示すように、得られた基板の全面上に層間絶縁膜（ＢＰＳＧ膜）１５４を堆積させ、更にその表面を平坦化処理する。
【００５４】
以下、図３について説明したのと同様の理由により、コンタクト孔５５，５６，５９の形成、それを埋める多結晶シリコン層５７の形成、この多結晶シリコン層５７のパターニングによるビット線１５の形成及びフィルタキャパシタ部の外部電源線１６及び接地線２２の形成、等を行ってＤＲＡＭを完成させる。
【００５５】
この実施形態においても、フィルタキャパシタ部３２における膜４４，１５２，１５３は、メモリセルアレイ部３１における膜４４，１５２，１５３と同一の材料でできており、またそれらと同一成膜工程レベルに配置されている。
【００５６】
上述の実施形態の製造方法により得られたＤＲＡＭのフィルタキャパシタでは、シリコン酸化膜とＯＮＯ膜とで誘電体層を構成しているので、シリコン酸化膜に換算した誘電体層の厚さが約２５ｎｍである。従って、外部電源電圧Ｖccext として５．０Ｖがフィルタキャパシタ２３に印加されても、容量絶縁膜における電界強度は２ＭＶ／ｃｍ程度にしかならない。
【００５７】
本実施形態では、フィルタキャパシタ２３の誘電体層として、シリコン酸化膜とＯＮＯ膜との積層構造を使用しているが、ＯＮＯ膜のみを使用してもよい。このようにシリコン酸化膜を誘電体層の構成に用いるか否かによって誘電体層の膜厚を調節し、これによって、誘電体層に印加される電界強度の調節が可能になる。なお、シリコン酸化膜の代わりにシリコン窒化膜などの他の絶縁膜を用いてもよい。
【００５８】
また、素子分離には、フィールドシールド構造の代わりにフィールド酸化膜を用いてもよい。図１６及び図１７に素子分離フィールド酸化膜３６’，３６”を用いたＤＲＡＭの構成例を示す。素子分離以外の構成は図３及び図６に示されたＤＲＡＭと同様でよい。
【００５９】
また、本実施形態によると、何ら工程数を増やすことなく、メモリセルの情報蓄積キャパシタ１３とフィルタキャパシタ２３とを同時に形成することができるので、低い製造コストで製造することが可能である。
【００６０】
上述の如く、半導体記憶装置のための外部電源電圧を取り扱うキャパシタの誘電体層における欠陥密度が低く、この誘電体層における電界強度を調整することもでき、しかも、前者のキャパシタと後者のキャパシタとを同時に形成することができるので、製造コストを増大させることなく、メモリセルのキャパシタ以外に、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置を得ることが可能になる。
【００６１】
更に、素子分離領域をフィールドシールド構造にした場合には、この素子分離領域上に第２のキャパシタを設けているので、外部電源電圧を取り扱うキャパシタの特に下部電極の電位が安定するので、この第２のキャパシタの動作を安定させることができる。
【００６２】
次に、図７及び図８ａ〜図８ｅを参照して第３の実施形態を説明する。図７はフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの断面図であり、図８ａ〜図８ｅは、その製造方法を示している。
【００６３】
先ず、図７を参照すると、ここでは簡単のため、３個のメモリセルトランジスタ構造体（以下、単にメモリセル）１００と、フィルタキャパシタ構造体（以下、単にフィルタキャパシタ）とが示されている。各メモリセル１００は、Ｐ型シリコン基板１０１の主表面の第１の部分の中に形成されたドープ領域、例えばＮ型拡散層１０４でなるソース／ドレインと、厚さ１０ｎｍ程度のトンネル酸化膜である第１ゲート絶縁膜１０５とその直上に蓄積電荷を溜める浮遊ゲート電極（厚さ約１００ｎｍ〜１５０ｎｍのＮ型多結晶シリコン層１１０、更に例えばＯＮＯ膜（酸化膜換算膜厚約２０ｎｍ〜３０ｎｍ）でなる第２ゲート絶縁膜１０９、及びワード線の役目をするＮ型多結晶シリコン電極膜１０６の積層ゲート電極で構成される。
【００６４】
一方、フィルタキャパシタ１１８は、Ｐ型シリコン基板１０１の主表面の第２の部分の中に形成されたＮ型ウェル１０３でなる容量下部電極と、基板表面における表面ポテンシャルの低下を極力抑えるために、ウェル１０３の表面の一部の中に設けられたＮ+ 拡散層１１３と、第１ゲート絶縁膜１０５と同じ材料の膜１０５と第１ゲート絶縁膜１０９と同じ材料の膜（酸化膜換算膜厚約２０ｎｍ〜３０ｎｍ）１０９との積層でなる誘電体層（酸化膜換算膜厚約３０ｎｍ〜４０ｎｍ）と、ワード線１０６と同じ材料の、即ちＮ型多結晶シリコンの容量上部電極１０６で構成されている。
【００６５】
フィルタキャパシタ１１８における膜１０５，１０９及び上部電極１０６は、メモリセル１００における膜１０５，１０９及び制御ゲート１０６とそれぞれ同じ成膜工程レベルに配置されている。
【００６６】
ここでは、容量下部電極であるＮ型ウェル１０３への印加電圧はＶccext(5.0V) に、一方、容量上部電極であるＮ型多結晶シリコン電極１０６にはＧＮＤ（接地電位）が印加される。なお、Ｎ+ 拡散層１１３は、必ずしも設けなくてもよい。
【００６７】
次に、図８ａ〜図８ｅを参照して図７に示された装置の製造方法について述べる。
【００６８】
先ず、Ｐ型シリコン基板１０１の主表面の第２の部分中のＮ型ウェル１０３を形成した後、基板１０１の主表面に通常のＬＯＣＯＳ法（素子分離酸化膜１０２）を用いてメモリセル領域、周辺回路領域、及びフィルタキャパシタ領域の各活性領域を確定する。ここで、基板１０１の主表面の第１の部分はメモリセル領域及び周辺回路領域を、また第２の部分はフィルタキャパシタ領域を含むものとする。
【００６９】
そして、フォトリソグラフィーを用いて前記フィルタキャパシタ領域（基板１０１の主表面の第２の部分）のみが露出されるようにして他の領域を１１６で被覆した後、前記フィルタキャパシタ領域の活性領域にのみリンをイオン注入（加速エネルギー１５０ｋｅＶ，ドーズ量３×１０12ｃｍ-2）することで、Ｎ+ 拡散層１１３を形成する（図８ａ）。
【００７０】
次いで、全活性領域上に熱酸化法を用いて、８００℃〜９００℃酸化性雰囲気中で熱処理を行い、厚さ１０ｎｍ程度の第１ゲート絶縁膜１０５を形成する。この第１ゲート絶縁膜１０５の上に、低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ：約１５０ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィーを用いて前記リンドープ多結晶シリコン層のうちメモリセル領域以外のリンドープ多結晶シリコン層をエッチング除去し浮遊ゲート多結晶シリコン電極膜１１０を形成する（図８ｂ）。
【００７１】
次いで、ＯＮＯ（酸化物−窒化物−酸化物）膜１０９を以下のようにして形成する。即ち、浮遊ゲート多結晶シリコン電極膜１１０上及びその他の全活性領域上に熱酸化法を用いて、８００℃〜９００℃酸化性雰囲気中で熱処理を行い、厚さ１０ｎｍ程度のシリコン酸化膜を形成し、引き続き低圧ＣＶＤ法によって、そのシリコン酸化膜上にシリコン窒化膜（厚さ約２０ｎｍ）を堆積した後、再度熱酸化法を用いて、８００℃〜９００℃スチーム酸化性雰囲気中で熱処理を行い、前記シリコン窒化膜上に熱酸化膜を形成することで、酸化膜換算厚さ約２０ｎｍの第２ゲート絶縁膜１０９を形成する。
【００７２】
その後、低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ：約２００ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィー（フォトレジスト１１４）を用いて前記リンドープ多結晶シリコン層のうちメモリセル領域のワード線（制御ゲート膜）であるＮ型多結晶シリコン電極膜１０６及びフィルタキャパシタ上部電極膜１０６以外のリンドープ多結晶シリコン層をエッチング除去する（図８ｃ）。
【００７３】
フォトレジスト１１４を除去し、制御ゲート膜１０６及び上部電極膜１０６をマスクに順次下層の不要な第２ゲート絶縁膜１０９及び浮遊ゲート多結晶シリコン電極膜１１０をエッチング除去することによりメモリセル領域に浮遊電極１１０を、またフィルタキャパシタ領域に誘電体層１０９をそれぞれ確定した後、砒素をイオン注入（加速エネルギー７５ｋｅＶ，ドーズ量５×１０15ｃｍ-2）することで、メモリセル領域においてメモリセルＮｃｈトランジスタ構造体のソース／ドレイン拡散層であるＮ型拡散層１０４を、またフィルタキャパシタ領域において容量下部電極引き出し拡散層１０４を形成する（図８ｄ）。
【００７４】
図１８は、図８ｄの縦断面図に対応する平面図である。即ち、図８ｄは、図１７におけるVIIID −VIIID に沿う縦断面図である。図１８に示すように左側は、不揮発性メモリセル形成領域であり、右側は、フィルタキャパシタ形成領域を表している。図１８の右側のフィルタキャパシタ形成領域に形成されたフィールド酸化膜１０２は、斜線部分素子分離領域のみに形成されている。フィルタキャパシタの上部電極１０６及び第２のゲート絶縁膜１０９の端部領域が、フィールド酸化膜１０２上に跨がって形成されている。図１８の左側の不揮発性メモリセルの浮遊ゲート電極１１０をパターニング時に、右側のフィルタキャパシタの上部電極１０６及び第２のゲート絶縁膜１０９がフィールド酸化膜１０２上に跨がってパターニングされているとフィールド酸化膜１０２の表層がエッチングストッパの役割をする。その結果、浮遊ゲート電極１１０のパターニング時にフィルタキャパシタ形成領域の半導体基板をエッチングすることがない。なお、素子分離領域は、フィールド酸化膜１０２で構成されているが、その代わりに電気的に素子分離を行う素子分離電極で構成してもよい。
【００７５】
次いで、常圧ＣＶＤ法によりＢＰＳＧ膜（厚さ５００〜７００ｎｍ）を堆積させ、８５０〜９００℃のスチーム雰囲気中でリフローさせることによって第１層間絶縁膜１１２を形成し、フォトリソグラフィーを用いて第１層間絶縁膜１１２の一部、即ちＮ型拡散層１０４及び容量下部電極引き出し拡散層１０４やメモリセル領域のワード線（制御ゲート膜）であるＮ型多結晶シリコン電極１０６及びフィルタキャパシタ上部電極膜１０６を部分的に露出するように開口を形成し、第１アルミ配線導体１０８をスパッタ法で形成して前記開口を埋め込み接続する（図８ｅ）。
【００７６】
次いで、プラズマＣＶＤ法を用いて、得られた基板の全面上に酸化膜１１１（厚さ６００ｎｍ）を堆積させ、当該箇所のみ開口してから、この開口に通常の方法によりタングステンプラグ１１４を、更に第２アルミ配線１１５を順次形成することで、最終的に図７に示す構造を得る。
【００７７】
次に、第４の実施の形態を図９、図１０ａ〜図１０ｄ及び図１１を用いて説明する。図９はフィルタキャパシタを備えた２トランジスタ型ＥＥＰＲＯＭの断面図であり、図１０ａ〜図１０ｄはその製造方法を示している。また、図１１はフィルタキャパシタを備えた２トランジスタ型ＥＥＰＲＯＭの等価回路図である。
【００７８】
先ず、図１１を参照すると、ＥＥＰＲＯＭにて用いられるフィルタキャパシタ２１８は、外部電源線２６６と接地線２７２との間に接続され、外部電源電圧（Ｖccext ）のノイズをキャンセルすることで後段の内部降圧回路２６７の出力（Ｖccint ）、即ち内部電源電圧を安定化させる役目を担っている。内部降圧回路２６７によって発生された内部電源電圧Ｖccint を昇圧回路２６８により書き込み／消去時にワード線２０６或いはメモリセルトランジスタ２１７のドレイン２１３に印加される電圧Ｖppを発生させている。なお、選択トランジスタ２１６とメモリセルトランジスタ２１７との組み合わせで単位セルＵＣが構成される。
【００７９】
次いで、図９を参照すると、メモリセルトランジスタ構造体（以下、単にメモリセル）２１７において、第１ゲート絶縁膜２０５の膜厚は約２０ｎｍと比較的厚く、その内部に位置する一部がトンネルゲート酸化膜２１５として作用するため約１０ｎｍと比較的薄くなっており、当該部を通じて基板２０１内のＮ+ 拡散層（電子注入／引き抜き領域）２１３から電子の注入／引き抜きが行われる。選択トランジスタ構造体２１６のゲート絶縁膜２０５は第１ゲート絶縁膜２０５と同じ材料でできている。
【００８０】
さらに、第３の実施の形態においては、容量下部電極Ｎ+ 拡散層２１３の形成のために新たな工程追加が要求されていたが、この第４の実施の形態では、上述の電子注入／引き抜き領域２１３が、メモリセルの構成に不可欠な構成要素となるため、領域２１３と同時にＮ+ 拡散層２１３が形成されるので、工程数増加は生じない。その他の配線構成及びバイアス印加方法は、第３の実施の形態と同様であるため、説明を省略する。
【００８１】
フィルタキャパシタ構造体２１８における膜２１５，２０９及び上部電極２０６は、メモリセルトランジスタ構造体２１７における膜２１５，２０９及び制御ゲート電極２０６と同一の材料でできており、更にそれらと同じ成膜工程レベルに配置されている。
【００８２】
次に、図１０ａ〜図１０ｄを用いて図９に示された装置について説明する。
【００８３】
先ず、第３の実施の形態と同様に、Ｐ型シリコン基板２０１の主表面の第２の部分の中にＮ型ウェル２０３を形成した後、基板２０１の主表面に通常のＬＯＣＯＳ法（素子分離酸化膜２０２）を用いてメモリセル領域、周辺回路領域及びフィルタキャパシタ領域等の活性領域を画定する。ここで、基板２０１の主表面の第１の部分及び第２の部分は第３の実施の形態で定義されたものと同様とする。
【００８４】
そして、全活性領域上に熱酸化法を用いて８００℃〜９００℃の酸化性雰囲気中で熱処理を行い、厚さ約２０ｎｍ程度の第１ゲート絶縁膜２０５を形成する。次に、フォトリソグラフィーにより前記フィルタキャパシタ領域におけるウェル２０３の一部及びメモリセル領域におけるトンネルゲート酸化膜によって被われるべき基板２０１の表面部分を露出させるようにして、他の領域をフォトレジスト（図示せず）で被覆した後、前記ウェル２０３の一部及び基板２０１の表面部分に砒素をイオン注入（加速エネルギー：７５ｋｅＶ，ドーズ量：１×１０16ｃｍ-2）して活性化処理をすることで、ウェル２０３の一部の表面にＮ+ 拡散層の電子注入／引き抜き領域２１３を形成する。
【００８５】
そして、再度７００℃の酸化性雰囲気中で熱処理を行い、厚さ約１０ｎｍ程度のトンネルゲート酸化膜２１５を形成する。引き続き低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ約１５０ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィーにより前記リンドープ多結晶シリコン層のうちメモリセル領域以外のリンドープ多結晶シリコン層をエッチング除去して浮遊ゲート多結晶シリコン電極膜２１０を形成する（図１０ａ）。
【００８６】
次いで、第３の実施の形態と同じ方法によって、得られた基板の全面上に酸化膜換算厚さ約２０ｎｍ程度の第２ゲート絶縁膜２０９を形成する。その後、低圧ＣＶＤ法によって、リンドープ多結晶シリコン層（厚さ約２００ｎｍ／リン濃度：３〜５×１０20ｃｍ-3）を堆積した後、フォトリソグラフィー（フォトレジスト２１６）により前記リンドープ多結晶シリコン層のうちメモリセル領域のワード線（セルトランジスタの制御ゲート膜）及び選択トランジスタの制御電極膜であるＮ型多結晶シリコン電極膜２０６及びフィルタキャパシタ上部電極２０６以外のリンドープ多結晶シリコン層をエッチング除去する（図１０ｂ）。
【００８７】
次いで、前記電極膜２０６及び上部電極膜２０６をマスクに下層の不要な第２ゲート絶縁膜２０９，第１ゲート絶縁膜２０５及びトンネルゲート酸化膜２１５をエッチング除去した後、制御ゲート膜２０６，制御電極膜２０６，上部電極膜２０６をマスクとして用い、砒素をイオン注入（加速エネルギー：７５ｋｅＶ，ドーズ量：５×１０15ｃｍ-2）することで、メモリセル領域においてメモリセルＮｃｈトランジスタ構造体２１７及び選択Ｎｃｈトランジスタ構造体２１６のソース／ドレイン拡散層であるＮ型拡散層２０４を、またフィルタキャパシタ領域において容量下部電極引き出し拡散層２０４を形成する。ここで、メモリセルトランジスタ構造体２１７のソース／ドレイン拡散層２０４の一方は、電子注入／引き出し領域２１３とオーバーラップしており、領域２１３より低い不純物濃度をもっている（図１０ｃ）。
【００８８】
次いで、第３の実施の形態と同じ方法によって、第１層間絶縁膜２１２を形成し、第１アルミ配線２０８、選択トランジスタ構造体２１６のソース／ドレイン拡散層２０４へのビットコンタクト２０７、フィルタキャパシタ構造体２１８の上部電極２０６及び下部電極引き出し拡散層２０４へのコンタクト等の配線接続を行う（図１０ｄ）。
【００８９】
そして更に、プラズマＣＶＤ法により、酸化膜（厚さ６００ｎｍ程度）を堆積し、当該箇所のみ開孔してから、当該コンタクトホールに通常の方法によりタングステンプラグ２１４を、更に第２アルミ配線２１５を順次形成することで、最終的に図９に示す構造を得る。
【００９０】
以上説明したように、本第４の実施の形態では、工程数を増やすことなく、実効的に電界強度の低い高信頼性を確保できるフィルタキャパシタを形成することができる。更に、第２ゲート絶縁膜としては、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層で構成されるいわゆるＯＮＯ膜を用いているため、熱酸化膜に比べて非常に欠陥密度の小さい良質な容量絶縁膜が形成できる。また、本第４の実施の形態では、フィルタキャパシタについて述べたが、他にも内部昇圧回路等の高電圧が印加される容量部にも適用可能である。
【００９１】
次に、図１２ａ〜図１２ｆ及び図１３を参照して第５の実施の形態について説明する。図１２ａ〜図１２ｆ及び図１３は、フィルタキャパシタを備える不揮発性半導体記憶装置の製造方法を示す製造工程図であり、図１５は、図１２ｅの縦断面製造工程図における平面図である。
【００９２】
先ず、フィルタキャパシタ構造体（以下、単にフィルタキャパシタとも記す）を形成する領域のＰ型シリコン基板４０１に（即ち、主表面の第２の部分の中に）公知のＬＯＣＯＳ法を用いて熱酸化膜からなる素子分離領域４０２を形成する。その後、Ｐ型シリコン基板４０１上全面に膜厚１０〜１５ｎｍ程度の熱酸化膜であるゲート絶縁膜４０３を形成した後、このゲート絶縁膜４０３上にＣＶＤ法によるＮ型不純物を有する第１のポリシリコン膜４０４を堆積する。得られた基板の全面上にレジスト膜４０６を塗布した後、フォトリソグラフィー技術により、不揮発性メモリセル形成領域に形成されたレジスト膜４０６を除去し、素子分離領域４０２の領域上のみレジスト膜４０６を残存させる（図１２ａ）。
【００９３】
次に、このレジスト膜４０６をマスクにしてシリコン酸化膜４０５を異方性エッチングすることにより、不揮発性メモリセル形成領域のシリコン酸化膜４０５を除去し、メモリセル形成領域内の第１のポリシリコン膜４０４の表面を露出させる。シリコン酸化膜４０５を除去した後、レジスト膜４０６を除去する（図１２ｂ）。
【００９４】
その後、不揮発性メモリセル形成領域に形成された第１のポリシリコン膜４０４及びシリコン酸化膜４０５上の全面に膜厚１０ｎｍ程度の熱酸化膜４０７を形成し、引き続きＣＶＤ法による膜厚２０ｎｍ程度のシリコン窒化膜４０８を順次堆積する。その後、８００℃〜９００℃のスチーム酸化性雰囲気の中でＰ型シリコン基板４０１を熱酸化することにより、シリコン窒化膜４０８上に膜厚１０ｎｍ程度の熱酸化膜４０９を堆積する。熱酸化膜４０７、シリコン窒化膜４０８及び熱酸化膜４０９の積層誘電体膜をＯＮＯ膜４１０と称する。ＯＮＯ膜４１０上全面にＮ型不純物を有する第２のポリシリコン膜４１１を堆積する。その後、第２のポリシリコン膜４１１上にレジスト膜４１２を形成した後、フォトリソグラフィー技術によりこのレジスト膜４１２パターン形成する。その結果、この不揮発性メモリセル形成領域、即ち基板４０１の主表面の第１の部分のレジスト膜４１２には、不揮発性メモリセルトランジスタ構造体（以下、単に不揮発性トランジスタ）４１８を形成するレジストパターンが形成され、また、素子分離領域４０２上のレジスト膜４１２には、フィルタキャパシタ構造体（以下、単にフィルタキャパシタ）４１８を形成するレジストパターンが形成される（図１２ｃ）。
【００９５】
次に、パターン形成されたレジスト膜４１２をマスクとして第２のポリシリコン膜４１１を異方性エッチングすることにより、不揮発性メモリセル形成領域には、第２のポリシリコン膜４１１からなる制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃが形成され、素子分離領域４０２の領域上には、第２のポリシリコン膜４１１からなるフィルタキャパシタの上部電極膜４１１ｄが形成される（図１２ｄ）。
【００９６】
次に、レジスト膜４１２を除去した後、パターン形成された第２のポリシリコン膜４１１ａ，４１１ｂ，４１１ｃ，４１１ｄをマスクにしてＯＮＯ膜４１０、シリコン酸化膜４０５、第１のポリシリコン膜４０４及びゲート酸化膜４０３を順次エッチングする。その結果、不揮発性メモリセル形成領域のＰ型シリコン基板４０１上には、第１のポリシリコン膜４０４からなる浮遊ゲート電極膜４０４ａ，４０４ｂ，４０４ｃが形成され、この浮遊ゲート電極膜４０４ａ，４０４ｂ，４０４ｃ上のＯＮＯ膜４１０を介して制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃがそれぞれ形成される。
【００９７】
また、素子分離領域４０２上には、第１のポリシリコン膜４０４からなるフィルタキャパシタの下部電極４０４ｄが形成され、シリコン酸化膜４０５及びＯＮＯ膜４１０を介して第２のポリシリコン膜４１１からなるフィルタキャパシタの上部電極４１１ｄが形成される。フィルタキャパシタの誘電体層がＯＮＯ膜４１０の他にシリコン酸化膜４０５をも含んでいるので、フィルタキャパシタにおけるリークが抑制され、それにより絶縁耐性を向上させることができる。
【００９８】
しかる後、制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃをマスクにしたイオン注入法により砒素を不揮発性メモリセル形成領域のＰ型シリコン基板４０１にイオン注入する。このイオン注入条件は、加速エネルギーが７５ｋｅＶ，ドーズ量が５×１０15ｃｍ-2である。得られた基板に熱処理を施すことにより、Ｐ型シリコン基板４０１の表面層に不揮発性トランジスタのソース／ドレインとなるＮ型不純物拡散層（ドープ領域）４１３を形成する（図１２ｅ）。
【００９９】
図１５は、図１２ｅの縦断面図に対応する平面図である。即ち、図１２ｅは図１５における線１２Ｅ−１２Ｅに沿う縦断面図である。図１５に示すように左側は、不揮発性メモリセル形成領域であり、右側は、フィルタキャパシタ形成領域を表している。図１５において、素子分離領域４０２上のみにフィルタキャパシタが形成されている。なお、この素子分離領域４０２はＬＯＣＯＳ酸化膜で構成されているが、その代わりに電気的に素子分離を行う素子分離用電極で構成し、その上にフィルタキャパシタを形成してもよい。この具体的な製造工程断面図を図１４に示す。
【０１００】
その後、得られた基板上全面に第１の層間絶縁膜４１４を形成した後、この第１の層間絶縁膜４１４に貫通する多数の第１のコンタクトホールを形成する。この多数の第１のコンタクトホールは、少なくとも不揮発性トランジスタのソース／ドレインの一方のＮ型不純物拡散層４１３の表面に到達するコンタクトホールやフィルタキャパシタの上部電極４１１ｄの表面に到達するコンタクトホールを含むものである。その後、この第１のコンタクトホールを埋めるアルミ配線層４１５をスパッタ法により形成する。その後、このアルミ配線層４１５をパターニングする（図１２ｆ）。
【０１０１】
その後、パターン形成されたアルミ配線層４１５を含む基板上全面に第２の層間絶縁膜４１６を形成する。フィルタキャパシタの上部電極４１１ｄに接続されるアルミ配線層４１５の表面に到達する第２のコンタクトホールを第２の層間絶縁膜４１６に形成する。また、不揮発性トランジスタの制御ゲート電極膜４１１ａ，４１１ｂ，４１１ｃの表面に到達する第３のコンタクトホール４２３を第２の層間絶縁膜４１６及び第１の層間絶縁膜４１４に形成する。その後、この第２のコンタクトホール及び第３のコンタクトホール４２３を埋めるタングステンプラグ４１７ａ，４１７ｂ，４１７ｃ，４１７ｄを形成する。その後、得られた基板上全面にスパッタ法によるアルミ配線層４１８を形成する。アルミ配線層４１８をパターン形成することにより、タングステンプラグ４１７ａ，４１７ｂ，４１７ｃ，４１７ｄに接続するアルミ配線層４１８ａ，４１８ｂ，４１８ｃ，４１８ｄがそれぞれ形成される（図１３）。
【０１０２】
以上の工程により、不揮発性メモリセルトランジスタ構造体とフィルタキャパシタ構造体を同時に形成することが可能となるので、半導体製造工程の工程簡略化が行える。また、フィルタキャパシタ構造体を素子分離領域４０２上に形成することができるので、チップ面積の縮小も行える。また、フィルタキャパシタ構造体の誘電体層が、ＯＮＯ膜４１０とシリコン酸化膜４０５をも含んでいるので、フィルタキャパシタにおけるリークが抑制されることにより、絶縁耐圧を向上させることができる。また、フィルタキャパシタにおける下部電極４０４ｄ、膜４１０、上部電極４１１ｄは、不揮発性トランジスタにおける浮遊ゲート４０４ａ、膜４１０、制御ゲート電極膜４１１ａと同一の材料でできており、またそれらと同じ成膜工程レベルに配置されている。
【０１０３】
また、上述したように、ＬＯＣＯＳ酸化膜４０２の代わりに図１４に示すようにフィールドシールド構造の素子分離用の電極４１９を用いてもよい。この素子分離用電極４１９は、素子分離用電極の両側に形成された素子形成領域を電気的に分離するためのものであり、ＬＯＣＯＳ酸化膜４０２と同じ役割をするものである。具体的な、素子分離用電極４１９の分離方法は、電極４１９にある一定の電位（例えば、ＧＮＤや、（１／２）Ｖcc）に固定することにより、この素子分離用電極４１９の両側に形成された２つの素子形成領域をそれぞれ分離することができる。
【０１０４】
この素子分離用電極４１９の形成方法は、素子分離領域を形成するＰ型シリコン基板領域に、ゲート絶縁膜４２０と、素子分離用電極となるＮ型不純物を含有するポリシリコン膜４１９と、ＣＶＤ法による酸化膜４２１を順次堆積した後、素子分離領域全体に酸化膜４２１、ポリシリコン膜４１９、ゲート絶縁膜４２０を順次パターニングすることにより、ポリシリコン膜４１９からなる素子分離用電極４１９を形成する。その後、Ｐ型シリコン基板４０１上全面にＣＶＤ法による酸化膜４２２を堆積し、この酸化膜４２２に異方性エッチングを行うことにより、素子分離用電極４１９の側壁にのみ残存する酸化膜４２２からなるサイドウォール酸化膜４２２を形成してフィールドシールド構造を完成する。この素子分離用電極４１９は、後工程により、外部と電気的に制御される。
【０１０５】
図１４に示すように、電位が固定された素子分離用電極４１９上にフィルタキャパシタが形成されているので、素子分離用電極４１９上に形成されたフィルタキャパシタ自体も電位が安定する。その結果、フィルタキャパシタのフィルタ機能が向上する。
【０１０６】
【発明の効果】
本発明によれば、第２のキャパシタの容量絶縁膜における欠陥密度が低く、この容量絶縁膜における電界強度を調整することもでき、しかも、第２のキャパシタとメモリセルの第１のキャパシタとを同時に形成することができるので、製造コストを増大させることなく、メモリセルのキャパシタ以外に、絶縁耐圧が高くて信頼性が高いキャパシタを有する半導体記憶装置を得ることが可能になる。
【０１０７】
更に、素子分離領域をフィールドシールド構造にし、この素子分離領域上に第２のキャパシタを設ければ、第２のキャパシタの特に下部電極の電位が安定するので、この第２のキャパシタの動作を安定させることができる。
【図面の簡単な説明】
【図１】本発明を適用し得るＤＲＡＭの等価回路図である。
【図２】本発明の一実施形態によるＤＲＡＭのメモリセルアレイ部及びフィルタキャパシタ部の概略平面図である。
【図３】図２ａ，２ｂの線III-III に沿うＤＲＡＭの概略断面図である。
【図４】本発明の一実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図５】本発明の一実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図６】本発明の一実施形態によるＤＲＡＭの概略断面図である。
【図７】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの概略断面図である。
【図８】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図９】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型ＥＥＰＲＯＭの概略断面図である。
【図１０】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型ＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１１】フィルタキャパシタを備えた２トランジスタ型ＥＥＰＲＯＭの等価回路図である。
【図１２】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。
【図１３】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を示す概略断面図である。
【図１４】本発明の一実施形態によるフィルタキャパシタを備えたトランジスタ型ＥＥＰＲＯＭの概略断面図である。
【図１５】製造工程段階における本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの概略平面図である。
【図１６】本発明の一実施形態によるＤＲＡＭを示す概略断面図である。
【図１７】本発明の一実施形態によるＤＲＡＭを示す概略断面図である。
【図１８】本発明の一実施形態によるフィルタキャパシタを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順に示す概略平面図である。
【符号の説明】
１１ メモリセル
１２ ＭＯＳトランジスタ
１３ キャパシタ
２３ フィルタキャパシタ
３５ 多結晶シリコン膜
４４ 多結晶シリコン膜
４５ 拡散層
５１ 多結晶シリコン膜
５２ ＯＮＯ膜
５３ 多結晶シリコン膜
Claims (27)
- 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、
前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、
前記素子形成領域上に形成された情報蓄積キャパシタと
を含み、
前記フィルタキャパシタは、
下部電極と、
前記下部電極上に形成された第１の誘電体層と、前記第１の誘電体層上に形成された少なくとも酸化膜と窒化膜とを有する第２の誘電体層とからなる誘電体層と、
前記第２の誘電体層上に形成された上部電極と
を備えて構成されており、
前記情報蓄積キャパシタは、
第１の下部電極と、前記第１の下部電極上に設けられた絶縁膜上に形成され、コンタクトホールを介して前記第１の下部電極と接続されてなる第２の下部電極とを有する下部電極と、
前記第２の下部電極上に形成された誘電体層と、
前記誘電体層上に形成された上部電極と
を備えて構成されており、
前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第１の下部電極、前記フィルタキャパシタの前記第１の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第２の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とが、それぞれ同一の成膜工程レベルに配置され、且つそれぞれ同一の材料で形成されていることを特徴とする半導体装置。 - 前記フィルタキャパシタの前記第２の誘電体層が、ＯＮＯ膜であることを特徴とする請求項１に記載の半導体装置。
- 前記素子分離構造体が、素子分離用のフィールドシールド電極であることを特徴とする請求項１に記載の半導体装置。
- 前記素子分離構造体は、絶縁物からなることを特徴とする請求項１に記載の半導体装置。
- 前記第１の下部電極が、不揮発性トランジスタのフローティングゲートであって、前記第２の下部電極が、前記不揮発性トランジスタのコントロールゲートであり、
前記フローティングゲートと前記コントロールゲートは、前記誘電体層を介して対向して配置されていることを特徴とする請求項１に記載の半導体装置。 - 前記素子形成領域には、トランスファトランジスタが形成され、前記情報蓄積キャパシタの下部電極は、前記トランスファトランジスタの一対のソース／ドレイン領域の１つに接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記フィルタキャパシタの下部電極と前記第１の下部電極が、同一の材料を含み、
前記フィルタキャパシタの上部電極と前記第２の下部電極が、同一の材料を含み、
前記フィルタキャパシタの誘電体層と前記情報蓄積キャパシタの誘電体層が、同一の材料を含むことを特徴とする請求項１に記載の半導体装置。 - 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタと、前記素子形成領域上に形成された情報蓄積キャパシタとを備える半導体装置の製造方法であって、
前記素子分離構造体上において前記フィルタキャパシタの下部電極を形成するとともに、前記素子形成領域上において前記情報蓄積キャパシタの第１の下部電極を形成する工程と、
前記素子分離構造体上において前記下部電極上に前記フィルタキャパシタの第１の誘電体層を形成するとともに、前記素子形成領域上において前記第１の下部電極上に絶縁膜を形成する工程と、
前記素子形成領域上において、前記情報蓄積キャパシタの前記絶縁膜に前記第１の下部電極の表面の一部を露出させるコンタクトホールを形成する工程と、
前記素子形成領域上において、前記コンタクトホールを介して前記第１の下部電極と接続されてなる前記情報蓄積キャパシタの第２の下部電極を形成する工程と、
前記素子分離構造体上において前記第１の誘電体層上に前記フィルタキャパシタの第２の誘電体層を形成するとともに、前記素子形成領域上において前記第２の下部電極上に前記情報蓄積キャパシタの誘電体層を形成する工程と、
前記素子分離構造体上において前記第２の誘電体層上に前記フィルタキャパシタの上部電極を形成するとともに、前記素子形成領域上において前記誘電体層上に前記情報蓄積キャパシタの上部電極を形成する工程と
を含み、
前記フィルタキャパシタの前記下部電極と前記情報蓄積キャパシタの前記第１の下部電極、前記フィルタキャパシタの前記第１の誘電体層と前記情報蓄積キャパシタの前記絶縁膜、前記フィルタキャパシタの前記第２の誘電体層と前記情報蓄積キャパシタの前記誘電体層、及び前記フィルタキャパシタの前記上部電極と前記情報蓄積キャパシタの前記上部電極とを、それぞれ同一の成膜工程レベルに配置し、且つそれぞれ同一の材料で形成することを特徴とする半導体装置の製造方法。 - 前記フィルタキャパシタの前記第２の誘電体層が、ＯＮＯ膜であることを特徴とする請求項８に記載の半導体装置の製造方法。
- 前記素子分離構造体は、ＬＯＣＯＳ法によるフィールド絶縁膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記素子分離構造体が、前記素子分離領域の前記半導体基板上に第１の絶縁膜、導電膜と、第２の絶縁膜を順次堆積する工程と、前記第２の絶縁膜、前記導電膜を少なくともパターン形成する工程と、前記半導体基板全面に第３の絶縁膜を堆積した後、前記第３の絶縁膜をエッチングすることにより、前記第３の絶縁膜を少なくとも前記導電膜の側壁に残存させる工程と、前記導電膜が、外部によって電位を固定される工程とを含む諸工程により形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
- 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に形成された電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、
前記素子形成領域の半導体基板上と前記素子分離構造体上とに第１の導電膜を形成する第１の工程と、
前記素子形成領域の前記第１の導電膜と前記素子分離構造体上の前記第１の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第１の導電膜と前記素子分離構造体上に形成された第１の導電膜を分離する第２の工程と、
前記素子分離構造体上の前記第１の導電膜上及び前記素子形成領域の前記第１の導電膜上に第１の絶縁膜を形成する第３の工程と、
エッチング法により、前記素子形成領域の前記第１の絶縁膜を除去する第４の工程と、
前記素子形成領域の第１の導電膜上及び前記素子分離構造体の前記第１の導電膜上の前記第１の絶縁膜上に酸化膜と窒化膜とを含む第２の絶縁膜を形成する第５の工程と、
前記素子形成領域の第２の絶縁膜上及び前記素子分離構造体上の第２の絶縁膜上に第２の導電膜を形成する第６の工程と、
少なくとも前記素子分離構造体上の第２の導電膜をパターン形成することにより、前記素子形成領域上に形成された第２の導電膜を分離する第７の工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜が、ＣＶＤ法による酸化膜であり、前記第２の絶縁膜が、ＯＮＯ膜であることを特徴とする請求項１２に記載の半導体装置の製造方法。
- 前記素子形成領域の前記第１の導電膜が情報蓄積キャパシタの下部電極であって、前記第２の導電膜が前記情報蓄積キャパシタの上部電極であり、
前記情報蓄積キャパシタの下部電極と前記情報蓄積キャパシタの上部電極は、前記第２の絶縁膜を介して対向して形成されていることを特徴とする請求項１２に記載の半導体装置の製造方法。 - 前記素子形成領域の前記第１の導電膜が、不揮発性トランジスタのフローティングゲートであって、前記第２の導電膜が、前記不揮発性トランジスタのコントロールゲートであり、
前記フローティングゲートと前記コントロールゲートは、前記第２の絶縁膜を介して対向して形成されていることを特徴とする請求項１２に記載の半導体装置の製造方法。 - 前記素子形成領域に、トランスファトランジスタを形成する工程と、更に、
前記情報蓄積キャパシタの下部電極を、トランスファトランジスタの一対のソース／ドレイン領域の１つに電気的に接続する工程を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。 - 半導体基板に半導体素子を形成する素子形成領域と、前記素子形成領域を区画する素子分離領域と、前記素子形成領域を前記素子分離領域から電気的に分離する前記素子分離領域に形成された素子分離構造体と、前記素子分離構造体上に電源ノイズの除去を行うフィルタキャパシタとを備える半導体装置の製造方法であって、
前記素子形成領域の半導体基板上と前記素子分離構造体上とに第１の導電膜を形成する第１の工程と、
前記素子形成領域の前記第１の導電膜と前記素子分離構造体上の前記第１の導電膜とをパターン形成することにより、少なくとも前記素子形成領域上の第１の導電膜と前記素子分離構造体上に形成された第１の導電膜を分離する第２の工程と、
前記素子分離構造体上の第１の導電膜上及び前記素子形成領域の前記第１の導電膜上に第１の絶縁膜を形成する第３の工程と、
前記素子形成領域の前記第１の導電膜上に形成された第１の絶縁膜に前記第１の導電膜表層に到達するコンタクトホールを形成する第４の工程と、
前記半導体基板上に第２の導電膜を形成する第５の工程と、
前記素子分離領域上に形成された第２の導電膜を除去する第６の工程と、
前記素子形成領域の第２の導電膜上及び前記素子分離構造体上の前記第１の絶縁膜上に酸化膜と窒化膜とを含む第２の絶縁膜を形成する第７の工程と、
前記素子形成領域の第２の絶縁膜上及び前記素子分離構造体上の第２の絶縁膜上に第３の導電膜を形成する第８の工程と、
少なくとも前記素子分離領域上の第３の導電膜をパターン形成することにより、前記素子形成領域上に形成された第３の導電膜とを分離する第９の工程とを含み、
前記素子形成領域の前記第２の導電膜が情報蓄積キャパシタの下部電極であって、前記第３の導電膜が前記情報蓄積キャパシタの上部電極であり、
前記情報蓄積キャパシタの下部電極と前記情報蓄積キャパシタの上部電極は、前記第２の絶縁膜を介して対向して形成されることを特徴とする半導体装置の製造方法。 - 前記第１の絶縁膜が、ＣＶＤ法による酸化膜であり、前記第２の絶縁膜が、ＯＮＯ膜であることを特徴とする請求項１７に記載の半導体装置の製造方法。
- 前記第２の絶縁膜は、ＯＮＯ膜であることを特徴とする請求項１７に記載の半導体装置の製造方法。
- 前記素子形成領域に、トランスファトランジスタを形成する工程と、
前記情報蓄積キャパシタの下部電極を、トランスファトランジスタの一対のソース／ドレイン領域の１つに電気的に接続する工程とを含むことを特徴とする請求項１７に記載の半導体装置の製造方法。 - 主表面をもつ半導体基板と、半導体基板の主表面の第１の部分に形成された複数個の不揮発性メモリセルトランジスタ構造体と、半導体基板の主表面の第２の部分に形成されたフィルタキャパシタ構造体とを有する半導体記憶装置であって、
前記不揮発性メモリセルトランジスタ構造体のそれぞれは、
前記半導体基板の主表面の第１の部分に形成された一対のドープ領域と、
前記一対のドープ領域の間において前記半導体基板の主表面の第１の部分上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され酸化物と窒化物とを含む浮遊ゲート電極膜と、
前記浮遊ゲート電極膜上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極膜とを含み、
前記フィルタキャパシタ構造体は、
前記半導体基板の主表面の第２の部分に形成されキャパシタ下部電極として作用するウェルと、
前記半導体基板の主表面の第２の部分内のウェルのある部分に形成され、前記第１のゲート絶縁膜と同一の材料により同一工程で形成された第１の誘電体膜と、前記第２のゲート絶縁膜と同一の材料により同一工程で形成されており前記第１の誘電体膜上に形成された第２の誘電体膜とを具備する誘電体層と、
前記誘電体層上に形成されキャパシタ上部電極として作用する、前記制御ゲート電極膜と同一の材料により同一工程で形成された電極膜とを含むことを特徴とする半導体記憶装置。 - 前記第１のゲート絶縁膜及び第１の誘電体膜は酸化物でできており、前記第２のゲート絶縁膜及び第２の誘電体膜はＯＮＯでできていることを特徴とする請求項２１に記載の半導体記憶装置。
- 前記フィルタキャパシタ構造体のウェルは、その表面の一部に形成されウェルよりも不純物濃度の高いドープ層を備えていることを特徴とする請求項２１に記載の半導体記憶装置。
- 半導体基板の第１の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第２の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、
前記第１の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第１の工程と、
前記第１の領域及び前記第２の領域の半導体基板上に酸化物からなる第１の絶縁膜を形成する第２の工程と、
前記第２の領域の前記第１の絶縁膜上に第１の導電膜を形成する第３の工程と、
前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化物を少なくとも含む第２の絶縁膜を形成すると共に前記第２の領域の前記第１の導電膜上に前記第２の絶縁膜を形成する第４の工程と、
前記第２の領域の前記第２の絶縁膜上に第２の導電膜を形成すると共に前記第１の領域の前記第２の絶縁膜上に前記フィルタキャパシタの上部電極として作用する前記第２の導電膜を形成する第５の工程と、
フォトリソグラフィ技術及びエッチング技術により前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜を順次エッチングすることにより、前記第１の領域上に、前記第２の導電膜からなるフィルタキャパシタの上部電極及び前記第２の絶縁膜及び前記第１の絶縁膜からなるフィルタキャパシタの誘電体膜を形成すると共に、前記第２の領域上に、前記第２の導電膜からなる制御ゲート電極と前記第１の導電膜からなる浮遊ゲート電極を形成する第６の工程とを含むフィルタキャパシタを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板の第１の領域に電源ノイズの除去を行うフィルタキャパシタを形成すると共に前記半導体基板の第２の領域に不揮発性メモリセルを同時に形成するフィルタキャパシタを備える不揮発性半導体記憶装置の製造方法であって、
前記第１の領域の両側に素子分離を行う素子分離構造体を形成する第１の工程と、
前記第１の領域の半導体基板の表面層に、前記フィルタキャパシタ下部電極として作用する不純物拡散層を形成する第２の工程と、
前記第１の領域及び第２の領域の半導体基板上に酸化物からなる第１の絶縁膜を形成する第３の工程と、
前記第２の領域の前記第１の絶縁膜上に第１の導電膜を形成する第４の工程と、
前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化物を少なくとも含む第２の絶縁膜を形成すると共に前記第２の領域の前記第１の導電膜上に前記第２の絶縁膜を形成する第５の工程と、
前記第１の領域の前記第２の絶縁膜上に前記フィルタキャパシタの上部電極として作用する第２の導電膜を形成すると共に前記第２の領域の前記第２の絶縁膜上に前記第２の導電膜を形成する第６の工程と、
フォトリソグラフィ技術及びエッチング技術により前記第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜を順次エッチングすることにより、前記第１の領域上及び前記素子分離構造体上の少なくとも一部の領域に跨がるように前記第２の導電膜からなる前記フィルタキャパシタの上部電極を形成すると共に、前記第２の領域上に前記第２の導電膜からなる制御ゲート電極と前記第１の導電膜からなる浮遊ゲート電極を形成する第７の工程とを含むフィルタキャパシタを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１の工程が、素子分離用のフィールド絶縁膜を形成する工程を含むことを特徴とする請求項２５に記載の不揮発性半導体記憶装置の製造方法。
- 前記第１の工程が、素子分離用のフィールドシールド電極を備えた素子分離構造体を形成する工程を含むことを特徴とする請求項２５に記載の不揮発性半導体記憶装置の製造方法。
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