JPH09121028A

JPH09121028A - 半導体装置及びその製造方法

Info

Publication number: JPH09121028A
Application number: JP8227649A
Authority: JP
Inventors: Shoichi Iwasa; 昇一岩佐
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1995-08-22
Filing date: 1996-08-09
Publication date: 1997-05-06
Anticipated expiration: 2016-08-09
Also published as: JP4394177B2

Abstract

(57)【要約】【課題】製造コストを増大させることなく、外部電源
電圧が印加されるＤＲＡＭのフィルタキャパシタの絶縁
耐圧を向上させる。【解決手段】フィルタキャパシタ２３の下部電極、容
量絶縁膜、及び上部電極を、メモリセルの引出し電極を
構成する多結晶シリコン膜４４、メモリセルキャパシタ
１３の容量絶縁膜であるＯＮＯ膜５２及びシリコン酸化
膜４６、並びにキャパシタ１３の上部電極を構成する多
結晶シリコン膜５３で夫々形成する。このため、フィル
タキャパシタ２３をメモリセルキャパシタ１３と同時に
形成することができ、且つＯＮＯ膜５２のためにフィル
タキャパシタ２３の容量絶縁膜の欠陥密度が低い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体技術に関
し、特にフィルタキャパシタなどのキャパシタを備える
半導体装置及びその製造に関する。

【０００２】

【従来の技術】ＤＲＡＭなどの半導体記憶装置において
は、電源ノイズを抑制するためにフィルタキャパシタが
一般的に用いられている（例えば特開昭６１−２１８１
５５号公報（１９８６年９月２７日）参照）。このフィ
ルタキャパシタとしては、ゲート酸化膜を容量絶縁膜と
したＭＯＳ型のキャパシタが用いられている。

【０００３】一方、ＤＲＡＭのメモリセルアレイ部の一
部を構成するメモリセルのそれぞれは、例えば１つのト
ランスファゲート・トランジスタ又はアクセス・トラン
ジスタと１つの情報蓄積キャパシタとをもっている。

【０００４】

【発明が解決しようとする課題】ところで、フィルタキ
ャパシタを備える半導体記憶装置の従来の製造プロセス
においては、フィルタキャパシタには各メモリセルの情
報蓄積キャパシタに比較して高い耐圧が要求されるた
め、両者は別の工程で形成されている。そのため、半導
体記憶装置の製造工程が増大する不便がある。

【０００５】そこで、本発明の目的の１つは、製造コス
トを増大させることなく、半導体装置の電源供給電圧を
取り扱う、絶縁耐圧が高くて信頼性が高いキャパシタを
有する半導体記憶装置及びその製造方法を提供すること
である。

【０００６】

【課題を解決するための手段】本発明の一側面によれ
ば、半導体基板に半導体素子を形成する素子形成領域
と、前記素子形成領域を区画する素子分離領域と、前記
素子形成領域を前記素子分離領域から電気的に分離する
前記素子分離領域に形成された素子分離構造体と、前記
素子分離構造体上に形成された電源ノイズの除去を行う
フィルタキャパシタと、前記フィルタキャパシタが、前
記素子分離構造体上に形成された下部電極と、その下部
電極の上に形成された少なくとも酸化膜と窒化膜とを含
む誘電体層と、その誘電体層上に形成された上部電極と
を構成する半導体装置が得られる。

【０００７】本発明の他の側面によれば、半導体基板に
半導体素子を形成する素子形成領域と、前記素子形成領
域を区画する素子分離領域と、前記素子形成領域を前記
素子分離領域から電気的に分離する前記素子分離領域に
形成された素子分離構造体と、前記素子分離構造体上に
電源ノイズの除去を行うフィルタキャパシタとを備える
半導体装置の製造方法であって、前記素子分離構造体上
に形成された電源ノイズの除去を行うフィルタキャパシ
タの下部電極を形成する第１の工程と、前記フィルタキ
ャパシタの下部電極上に酸化膜と窒化膜とを含む誘電体
層を形成する第２の工程と、前記誘電体層上に前記フィ
ルタキャパシタの上部電極を形成する第３の工程とを有
する半導体装置の製造方法が得られる。

【０００８】本発明の他の側面によれば、半導体基板に
半導体素子を形成する素子形成領域と、前記素子形成領
域を区画する素子分離領域と、前記素子形成領域を前記
素子分離領域から電気的に分離する前記素子分離領域に
形成された素子分離構造体と、前記素子分離構造体上に
形成された電源ノイズの除去を行うフィルタキャパシタ
とを備える半導体装置の製造方法であって、前記素子形
成領域の半導体基板上と前記素子分離構造体上とに第１
の導電膜を形成する第１の工程と、前記素子形成領域の
前記第１の導電膜と前記素子分離構造体上の前記第１の
導電膜とをパターン形成することにより、少なくとも前
記素子形成領域上の第１の導電膜と前記素子分離構造体
上に形成された第１の導電膜を分離する第２の工程と、
前記素子分離構造体上の前記第１の導電膜上及び前記素
子形成領域の前記第１の導電膜上に第１の絶縁膜を形成
する第３の工程と、エッチング法により、前記素子形成
領域の前記第１の絶縁膜を除去する第４の工程と、前記
素子形成領域の第１の導電膜上及び前記素子分離構造体
の前記第１の導電膜上の前記第１の絶縁膜上に酸化膜と
窒化膜とを含む第２の絶縁膜を形成する第５の工程と、
前記素子形成領域の第２の絶縁膜上及び前記素子分離構
造体上の第２の絶縁膜上に第２の導電膜を形成する第６
の工程と、少なくとも前記素子分離構造体上の第２の導
電膜をパターン形成することにより、前記素子形成領域
上に形成された第２の導電膜とを分離する第７の工程と
を含む半導体装置の製造方法が得られる。

【０００９】本発明の他の側面によれば、半導体基板に
半導体素子を形成する素子形成領域と、前記素子形成領
域を区画する素子分離領域と、前記素子形成領域を前記
素子分離領域から電気的に分離する前記素子分離領域に
形成された素子分離構造体と、前記素子分離構造体上に
電源ノイズの除去を行うフィルタキャパシタとを備える
半導体装置の製造方法であって、前記素子形成領域の半
導体基板上と前記素子分離構造体上とに第１の導電膜を
形成する第１の工程と、前記素子形成領域の前記第１の
導電膜と前記素子分離構造体上の前記第１の導電膜とを
パターン形成することにより、少なくとも前記素子形成
領域上の第１の導電膜と前記素子分離構造体上に形成さ
れた第１の導電膜を分離する第２の工程と、前記素子分
離構造体上の第１の導電膜上及び前記素子形成領域の前
記第１の導電膜上に第１の絶縁膜を形成する第３の工程
と、前記素子形成領域の前記第１の導電膜上に形成され
た第１の絶縁膜に前記第１の導電膜表層に到達するコン
タクトホールを形成する第４の工程と、前記半導体基板
上に第２の導電膜を形成する第５の工程と、前記素子分
離領域上に形成された第２の導電膜を除去する第６の工
程と、前記素子形成領域の第２の導電膜上及び前記素子
分離構造体上の前記第１の絶縁膜上に酸化膜と窒化膜と
を含む第２の絶縁膜を形成する第７の工程と、絶縁素子
形成領域の第２の絶縁膜上及び前記素子分離構造体上の
第２の絶縁膜上に第３の導電膜を形成する第８の工程
と、少なくとも前記素子分離領域上の第３の導電膜をパ
ターン形成することにより、前記素子形成領域上に形成
された第３の導電膜とを分離する第９の工程とを含む半
導体装置の製造方法が得られる。

【００１０】本発明の他の側面によれば、主表面をもつ
半導体基板と、半導体基板の主表面の第１の部分に形成
された複数個の不揮発性メモリセルトランジスタ構造体
と、半導体基板の主表面の第２の部分に形成されたフィ
ルタキャパシタ構造体とを有する半導体記憶装置であっ
て、前記不揮発性メモリセルトランジスタ構造体のそれ
ぞれは、前記半導体基板の主表面の第１の部分に形成さ
れた一対のドープ領域と、前記一対のドープ領域の間に
おいて前記半導体基板の主表面の第１の部分上に形成さ
れた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上
に形成され酸化物と窒化物とを含む浮遊ゲート電極膜
と、前記浮遊ゲート電極膜上に形成された第２のゲート
絶縁膜と、前記第２のゲート絶縁膜上に形成された制御
ゲート電極膜とを含み、前記フィルタキャパシタ構造体
は、半導体基板の主表面の第２の部分に形成されキャパ
シタ下部電極として作用するウェルと、前記半導体基板
の主表面の第２の部分内のウェルのある部分に形成さ
れ、前記第１のゲート絶縁膜と同一の材料でできた第１
の誘電体膜と、前記第２のゲート絶縁膜と同一の材料で
できており前記第１のゲート絶縁膜上に形成された第２
の誘電体膜とを具備する誘電体層と、前記誘電体層上に
形成されキャパシタ上部電極として作用する、前記制御
ゲート電極膜と同一の材料でできている電極膜とを含
む、半導体記憶装置が得られる。

【００１１】本発明の他の側面によれば、半導体基板の
第１の領域に電源ノイズの除去を行うフィルタキャパシ
タを形成すると共に前記半導体基板の第２の領域に不揮
発性メモリセルを同時に形成するフィルタキャパシタを
備える不揮発性半導体記憶装置の製造方法であって、前
記第１の領域の半導体基板の表面層に、前記フィルタキ
ャパシタ下部電極として作用する不純物拡散層を形成す
る第１の工程と、前記第１の領域及び前記第２の領域の
半導体基板上に酸化物からなる第１の絶縁膜を形成する
第２の工程と、前記第２の領域の前記第１の絶縁膜上に
第１の導電膜を形成する第３の工程と、前記第１の領域
の前記第１の絶縁膜上に酸化物及び窒化物を少なくとも
含む第２の絶縁膜を形成すると共に前記第２の領域の前
記第１の導電膜上に前記第２の絶縁膜を形成する第４の
工程と、前記第２の領域の前記第２の絶縁膜上に第２の
導電膜を形成すると共に前記第１の領域の前記第２の絶
縁膜上に前記フィルタキャパシタの上部電極として作用
する前記第２の導電膜を形成する第５の工程と、フォト
リソグラフィ技術及びエッチング技術により前記第２の
導電膜、前記第２の絶縁膜及び前記第１の導電膜を順次
エッチングすることにより、前記第１の領域上に、前記
第２の導電膜からなるフィルタキャパシタの上部電極及
び前記第２の絶縁膜及び前記第１の絶縁膜からなるフィ
ルタキャパシタの誘電体膜を形成すると共に、前記第２
の領域上に、前記第２の導電膜からなる制御ゲート電極
と前記第１の導電膜からなる浮遊ゲート電極を形成する
第６の工程とを含むフィルタキャパシタを備えた不揮発
性半導体記憶装置の製造方法が得られる。

【００１２】本発明の他の側面によれば、電源ノイズの
除去を行うフィルタキャパシタにおいて、半導体基板の
表層領域に形成された前記フィルタキャパシタの下部電
極となる導電体層と、前記導電体層上に形成された酸化
物からなる第１の絶縁膜と、前記第１の絶縁膜上に形成
された酸化膜及び窒化膜を含む第２の絶縁膜と、前記第
２の絶縁膜上に形成された前記フィルタキャパシタの上
部電極と、前記下部電極と前記上部電極とが、前記第１
の絶縁膜及び前記第２の絶縁膜を介して対向するように
配置されているフィルタキャパシタが得られる。

【００１３】本発明の他の側面によれば、ノイズの除去
を行うフィルタキャパシタの製造方法であって、半導体
基板の表層領域にフィルタキャパシタの下部電極となる
不純物拡散層を形成する第１の工程と、前記不純物拡散
層上に酸化物からなる第１の絶縁膜を形成する第２の工
程と、前記第１の絶縁膜上に酸化膜及び窒化膜を含む第
２の絶縁膜を形成する第３の工程と、前記第２の絶縁膜
上にフィルタキャパシタの上部電極となる導電膜を形成
する第４の工程とを含むフィルタキャパシタの製造方法
が得られる。

【００１４】本発明の他の側面によれば、半導体基板上
に素子分離構造体を形成する第１の工程と、前記素子分
離構造体が形成されていない前記半導体基板の表層領域
にフィルタキャパシタの下部電極となる不純物拡散層を
形成する第２の工程と、前記不純物拡散層上に酸化物か
らなる第１の絶縁膜を形成する第３の工程と、前記第１
の絶縁膜上と前記素子分離構造体の一部領域上に跨がる
ように酸化物及び窒化物を含む第２の絶縁膜を形成する
第４の工程と、前記第２の絶縁膜上にフィルタキャパシ
タの上部電極となる導電膜を形成する第５の工程とを含
むフィルタキャパシタの製造方法が得られる。

【００１５】本発明の他の側面によれば、半導体基板の
第１の領域に電源ノイズの除去を行うフィルタキャパシ
タを形成すると共に前記半導体基板の第２の領域に不揮
発性メモリセルを同時に形成するフィルタキャパシタを
備える不揮発性半導体記憶装置の製造方法であって、前
記第１の領域を両側に素子分離を行う素子分離構造体を
形成する第１の工程と、前記第１の領域の半導体基板の
表面層に、前記フィルタキャパシタ下部電極として作用
する不純物拡散層を形成する第２の工程と、前記第１の
領域及び第２の領域の半導体基板上に酸化物からなる第
１の絶縁膜を形成する第３の工程と、前記第２の領域の
前記第１の絶縁膜上に第１の導電膜を形成する第４の工
程と、前記第１の領域の前記第１の絶縁膜上に酸化物及
び窒化物を少なくとも含む第２の絶縁膜を形成すると共
に前記第２の領域の前記第１の導電膜上に前記第２の絶
縁膜を形成する第５の工程と、前記第１の領域の前記第
２の絶縁膜上に第２の導電膜を形成すると共に前記第２
の領域の前記第２の絶縁膜上に前記フィルタキャパシタ
の上部電極として作用する前記第２の導電膜を形成する
第６の工程と、フォトリソグラフィ技術及びエッチング
技術により前記第２の導電膜、前記第２の絶縁膜及び前
記第１の導電膜を順次エッチングすることにより、前記
第１の領域上及び前記素子分離構造体上の少なくとも一
部の領域に跨がるように前記第２の導電膜からなるフィ
ルタキャパシタの上部電極を形成すると共に、前記第２
の領域上に前記第２の導電膜からなる制御ゲート電極と
前記第１の導電膜からなる浮遊ゲート電極を形成する第
７の工程とを含むフィルタキャパシタを備えた不揮発性
半導体記憶装置の製造方法が得られる。

【００１６】本発明の他の側面によれば、半導体基板の
第１の領域に電源ノイズの除去を行うフィルタキャパシ
タを形成すると共に前記半導体基板の第２の領域にメモ
リセルを同時に形成するフィルタキャパシタを備える不
揮発性半導体記憶装置の製造方法であって、前記第１の
領域の半導体基板の表面層に、前記フィルタキャパシタ
下部電極として作用する不純物拡散層を形成する第１の
工程と、前記第１の領域及び前記第２の領域の半導体基
板上に酸化物からなる第１の絶縁膜を形成する第２の工
程と、前記第１の領域の前記第１の絶縁膜上に酸化物及
び窒化物を少なくとも含む第２の絶縁膜を形成すると共
に前記第２の領域の前記第１の絶縁膜上に前記第２の絶
縁膜を形成する第３の工程と、前記第１の領域の前記第
２の絶縁膜上に導電膜を形成すると共に前記第２の領域
の前記第２の絶縁膜上に前記フィルタキャパシタの上部
電極として作用する前記導電膜を形成する第４の工程
と、フォトリソグラフィ技術及びエッチング技術により
前記導電膜、前記第２の絶縁膜を順次エッチングするこ
とにより、前記第１の領域上に前記導電膜からなるフィ
ルタキャパシタの上部電極を形成すると共に、前記第２
の領域上に前記導電膜からなる半導体装置のゲート電極
を形成する第５の工程とを含むフィルタキャパシタを備
えた半導体装置の製造方法が得られる。

【００１７】本発明の他の側面によれば、半導体基板の
第１の領域に電源ノイズの除去を行うフィルタキャパシ
タを形成すると共に前記半導体基板の第２の領域にメモ
リセルを同時に形成するフィルタキャパシタを備える不
揮発性半導体記憶装置の製造方法であって、前記第１の
領域を両側に素子分離を行う素子分離構造体を形成する
第１の工程と、前記第１の領域の半導体基板の表面層
に、前記フィルタキャパシタ下部電極として作用する不
純物拡散層を形成する第２の工程と、前記第１の領域及
び前記第２の領域の半導体基板上に酸化物からなる第１
の絶縁膜を形成する第３の工程と、前記第１の領域の前
記第１の絶縁膜上に酸化物及び窒化物を少なくとも含む
第２の絶縁膜を形成すると共に前記第２の領域の前記第
１の絶縁膜上に前記第２の絶縁膜を形成する第４の工程
と、前記第１の領域の前記第２の絶縁膜上に導電膜を形
成すると共に前記第２の領域の前記第２の絶縁膜上に前
記フィルタキャパシタの上部電極として作用する前記導
電膜を形成する第５の工程と、フォトリソグラフィ技術
及びエッチング技術により前記導電膜をエッチングする
ことにより、前記第１の領域上及び絶縁膜素子分離構造
体上の少なくとも一部の領域に跨がるように前記導電膜
からなるフィルタキャパシタの上部電極を形成すると共
に、前記第２の領域上に前記導電膜からなる半導体装置
のゲート電極を形成する第６の工程とを含むフィルタキ
ャパシタを備えた半導体装置の製造方法が得られる。

【００１８】

【発明の実施の形態】先ず、電源ノイズの抑制のための
キャパシタ、即ちフィルタキャパシタを備えたＤＲＡＭ
の概略的な等価回路を図１に示す。この図１において
は、説明の便宜上、ＤＲＡＭのメモリセルアレイ部につ
いては１つのメモリセルが示され、ＤＲＡＭの周辺回路
部の図示は省略されている。

【００１９】ＤＲＡＭのメモリセル１１は１つのＭＯＳ
トランジスタ１２（トランスファ・トランジスタ）と１
つの情報蓄積キャパシタ１３とで構成されており、ワー
ド線１４がＭＯＳトランジスタ１２のゲート電極に接続
されている。また、ＭＯＳトランジスタ１２の一方のソ
ース／ドレインにキャパシタ１３の一方の電極である記
憶ノード電極（ストレージノード電極）が接続されてお
り、ＭＯＳトランジスタ１２の他方のソース／ドレイン
にビット線１５が接続されている。なお、ワード線１４
は図示しない周辺回路の行デコーダに接続されており、
ビット線１５は図示しない周辺回路のセンスアンプやＩ
／Ｏゲートなどに接続されている。

【００２０】集積度の高いＤＲＡＭでは、微細化に伴う
ＭＯＳトランジスタ１２の短チャネル効果などを抑制し
て信頼性を高めるために、外部電源線１６に印加された
通常５．０Ｖの外部電源電圧Ｖ_ccextをそのままでは使
用せず、降圧回路１７で通常３．３Ｖの内部電源電圧Ｖ
_ccintに降下させてから内部回路に供給している。

【００２１】また、キャパシタ１３の他方の電極である
セルプレート電極に印加されたりビット線１５のプリチ
ャージに使用されたりする基本電圧（＝Ｖ_ccint／２）
は、基本電圧発生回路２１によって内部電源電圧Ｖ
_ccintから発生させている。そして、特に、基板バイア
スを用いるＤＲＡＭでは、外部電源線１６に印加される
ノイズを抑制するために、外部電源線１６と接地線２２
との間にフィルタキャパシタ２３が接続されている。

【００２２】図１からも理解されるように、外部電源電
圧Ｖ_ccextが印加されるフィルタキャパシタ２３の誘電
体膜には、内部電源電圧Ｖ_ccintが印加されるＭＯＳト
ランジスタ１２の誘電体膜よりも高電界が印加されてい
る。

【００２３】このため、ＤＲＡＭの微細化によるゲート
酸化膜の薄膜化に伴い、フィルタキャパシタ２３の誘電
体膜を、ゲート酸化膜と同一の膜で形成した場合、例え
ば、シリコン酸化膜１４１の膜厚が１０ｎｍ程度（６４
Ｍビット相当）であるとすると、フィルタキャパシタ２
３の誘電体膜における電界強度は５ＭＶ／ｃｍにも達し
て、高い信頼性を有することが困難であることが分か
る。

【００２４】従って、上述したように、外部電源電圧Ｖ
_ccextが印加されるフィルタキャパシタ２３の誘電体膜
の膜厚を、基準電圧Ｖ_ccint／２が印加されるＭＯＳト
ランジスタ１２のゲート酸化膜と異ならせる構造が提案
されている。しかし、このような構造では、製造工程数
が増加して、製造コストが増大する。

【００２５】図２ａ，２ｂ及び図３は、本発明の実施の
形態による半導体装置、例えばＤＲＡＭのようなメモリ
セルアレイ部及びフィルタキャパシタ部の平面図及び断
面図である。同図に示すＤＲＡＭは折り返しビット線構
造をもち、また素子分離にはフィールドシールド構造を
採用している。

【００２６】図２ａ，２ｂはＤＲＡＭのメモリセルアレ
イ部３１及びフィルタキャパシタ部３２の平面図であ
り、図３は図２ａ，２ｂにおける線III-III に沿う断面
図である。本実施形態の等価回路は既に説明した図１と
同じである。メモリセルアレイ部３１及びフィルタキャ
パシタ部３２は同一のチップ上に形成される。

【００２７】ＤＲＡＭのメモリセル部３１を示す図２ａ
及び図３を参照すると、各メモリセルは半導体基板３３
の主表面に形成された活性素子、例えばＭＯＳトランジ
スタ１２と情報蓄積キャパシタ１３とから構成されてい
る。ＭＯＳトランジスタ１２は多結晶シリコン膜４２を
ゲート電極とし、このゲート電極を挟んで形成された一
対の不純物拡散層４５をソース／ドレインとしている。
また、各ＭＯＳトランジスタ１２は一定電位が与えられ
た多結晶シリコン膜３５によりフィールドシールド素子
分離されている。

【００２８】キャパシタ１３は、下部電極である多結晶
シリコン膜５１と、上部電極である多結晶シリコン膜５
３と、これら２つの電極５１、５３の間に形成された誘
電体膜、例えばＯＮＯ膜（シリコン酸化膜／シリコン窒
化膜／シリコン酸化膜）５２（図３参照）とを含む。下
部電極である多結晶シリコン膜５１は、引出し電極（パ
ッド電極）である多結晶シリコン膜４４上のシリコン酸
化膜４６（図３参照）に形成されたコンタクト孔（スト
レージコンタクト用）４７を介して一対の不純物拡散層
４５の一方に接続されている。また、一対の不純物拡散
層４５の他方は、引出し電極である多結晶シリコン膜４
４上のシリコン酸化膜（図示せず）に形成されたコンタ
クト孔（ビットコンタクト用）５５を介してビット線で
ある多結晶シリコン膜５７に接続されている。

【００２９】ＤＲＡＭへの電源供給電圧を取り扱うキャ
パシタを含むフィルタキャパシタ部３２を示す図２ｂ及
び図３を参照すると、各フィルタキャパシタ２３は、フ
ィールドシールド素子分離構造（３４，３５，３６）の
上に形成された下部電極である多結晶シリコン膜４４
と、上部電極である多結晶シリコン膜５３と、これら２
つの電極４４、５３の間に形成された容量絶縁膜、即ち
誘電体層とから構成されている。この誘電体層は、図３
に示すように、例えばシリコン酸化膜４６とＯＮＯ膜５
２を含む積層構造となっている。

【００３０】下部電極である多結晶シリコン膜４４は、
その上のＢＰＳＧ膜５４（図３参照）に形成されたコン
タクト孔５９に設けられた多結晶シリコン膜５７を介し
て図１に示す接地線２２と接続されている。上部電極で
ある多結晶シリコン膜５３は、その上のＢＰＳＧ膜５４
に形成されたコンタクト孔５６に設けられた多結晶シリ
コン膜５７を介して図１に示す外部電源線１６と接続さ
れている。

【００３１】メモリセルアレイ部３１及びフィルタキャ
パシタ部３２におけるフィールドシールド構造（３４，
３５，３６）は、実質的に同じ構造であり、同じ成膜工
程レベルに配置される。

【００３２】フィルタキャパシタ部３２における膜４
４，５２，５３は、メモリセルアレイ部３１における膜
４４，５２，５３と同一の材料でできており、同一の成
膜工程レベルに配置されている。同一の成膜工程レベル
とは、ある成膜工程が実行されることにより形成される
膜等のレベルを意味し、必ずしも幾何学的に同一の位置
レベルを意味するとは限らない。

【００３３】このように、本実施形態のＤＲＡＭは、フ
ィルタキャパシタ２３の容量絶縁膜、即ち誘電体層が、
ＭＯＳトランジスタ１２のゲート酸化膜形成時にそれと
同一の材料で形成されたものではなく、シリコン酸化膜
とシリコン窒化膜との積層膜であるＯＮＯ膜５２を含ん
でいるので、誘電体層の欠陥密度をシリコン酸化物の従
来の誘電体膜よりも大幅に低下させることができる。従
って、フィルタキャパシタ２３の寿命が延長される。ま
た、フィルタキャパシタ２３の誘電体層がＯＮＯ膜５２
の他にシリコン酸化膜４６をも含んでいるので、フィル
タキャパシタ２３におけるリークが抑制されそれにより
絶縁耐圧を向上させることができる。

【００３４】また、本実施形態のＤＲＡＭでは、フィル
タキャパシタ２３がフィールドシールド素子分離構造の
上に形成されているので、半導体基板３３から電気的に
分離される。この結果、フィルタキャパシタ２３の電位
が安定するので、その動作が安定になる。従って、フィ
ルタキャパシタのフィルタ機能が向上する。

【００３５】次に、本実施形態のＤＲＡＭの製造方法に
ついて図４ａ〜４ｈ及び図３を参照して説明する。

【００３６】本実施形態のＤＲＡＭを製造するには、ま
ず、図４ａに示すように、メモリセルアレイ部３１とフ
ィルタキャパシタ部３２とを含むＰ型のシリコン基板３
３の主表面上に、膜厚４０〜５０ｎｍ程度のパッド用の
シリコン酸化膜３４を形成する。

【００３７】その後、膜厚１５０ｎｍ程度のＮ型の多結
晶シリコン膜３５と、キャップ用のシリコン酸化膜３６
とを減圧ＣＶＤ法で順次に堆積させる。そして、素子形
成領域又は活性領域にすべき部分のシリコン酸化膜３６
と多結晶シリコン膜３５とを順次に除去して、素子分離
領域にすべき部分にのみ多結晶シリコン膜３５及びシリ
コン酸化膜３６を残す。

【００３８】次に、図４ｂに示すように、膜厚２００ｎ
ｍ程度のシリコン酸化膜を減圧ＣＶＤ法で堆積させ、こ
のシリコン酸化膜の全面に異方性ドライエッチングを施
して、シリコン酸化膜からなるサイドウォール（側壁）
３７を多結晶シリコン膜３５及びシリコン酸化膜３６の
側面に形成する。

【００３９】この結果、多結晶シリコン膜３５、シリコ
ン酸化膜３４、３６、及びサイドウォール３７からなる
フィールドシールド構造の素子分離領域と、この素子分
離領域に囲まれている素子活性領域とが形成される。本
実施形態では、フィルタキャパシタ部３２をシリコン基
板３３上ではなく、フィールドシールド素子分離構造
（３４，３５，３６）上に形成する。なお、活性領域の
シリコン酸化膜３４は、サイドウォール３７を形成する
際のシリコン酸化膜に対するオーバエッチングによって
除去される。しかる後、シリコン酸化膜３６、サイドウ
ォール３７などをマスクにして、ＭＯＳトランジスタ１
２のしきい値電圧を制御するための不純物を素子活性領
域にイオン注入した後、ゲート酸化膜として、膜厚１０
〜１５ｎｍ程度のシリコン酸化膜（図示せず）を、熱酸
化法で素子活性領域の表面に形成する。

【００４０】その後、図２ａに示すように、得られた基
板の全面上に膜厚２００ｎｍ程度のＮ型の多結晶シリコ
ン膜４２を減圧ＣＶＤ法で堆積させ、この多結晶シリコ
ン膜４２を、ワード線１４のパターンに加工する。

【００４１】そして、得られた基板の全面上に膜厚１５
０ｎｍ程度のシリコン酸化膜（図示せず）を減圧ＣＶＤ
法で堆積させ、このシリコン酸化膜の全面に異方性ドラ
イエッチングを施して、多結晶シリコン膜４２（図２
ａ）の側面に、上述のシリコン酸化膜からなるサイドウ
ォール（図示せず）を形成する。なお、サイドウォール
を形成するためのシリコン酸化膜に対するオーバエッチ
ングによって、ワード線１４である多結晶シリコン膜４
２下以外の部分におけるゲート酸化膜としてのシリコン
酸化膜が除去される。

【００４２】その後、図４ｃに示すように、得られた基
板の全面上に膜厚１５０ｎｍ程度の多結晶シリコン膜４
４を減圧ＣＶＤ法で堆積させ、この多結晶シリコン膜４
４を、ワード線１４である多結晶シリコン膜４２の両側
の活性領域に接触する引出し電極のパターンとフィルタ
キャパシタ２３の下部電極のパターンとに異方性ドライ
エッチングで加工する。この結果、メモリセルアレイ部
３１における、フィールドシールド素子分離構造の一部
が露出される。

【００４３】その後、多結晶シリコン膜４４中に砒素を
イオン注入し、窒素雰囲気中で９００℃の熱処理を行う
ことによって、パターニングされた多結晶シリコン膜４
４が接触しているメモリセル部３１のシリコン基板３３
へ多結晶シリコン膜４４中の砒素を固相拡散させて、Ｍ
ＯＳトランジスタ１２のソース／ドレイン領域としての
Ｎ型の一対の不純物拡散層４５（その一方のみが図面で
表されており、他方は図面に表されていない）を形成す
る。ここまでで、ＭＯＳトランジスタ１２が完成する。

【００４４】次に、図４ｄに示すように、素子分離構造
の露出された部分を含む、得られた基板の全面上に、膜
厚２０ｎｍ程度のシリコン酸化膜４６を堆積させ、フィ
ルタキャパシタ２３の誘電体層を形成する絶縁体膜とし
た後、図３（ｂ）に示すように、フォトレジストパター
ン４６’を用いて、このシリコン酸化膜４６のうちでＭ
ＯＳトランジスタ１２の一方の拡散層４５に対する引出
し電極である多結晶シリコン膜４４上の一部をエッチン
グして、キャパシタ１３の下部電極つまり記憶ノード電
極（ストレージノード電極）用のコンタクト孔（ストレ
ージコンタクト）４７を形成する。

【００４５】そして、図４ｆに示すように、Ｎ型の多結
晶シリコン膜５１を減圧ＣＶＤ法で、得られた基板の全
面上に堆積させ、この多結晶シリコン膜５１をフォトレ
ジストパターン５１’を用いて、キャパシタ１３の下部
電極のパターンに加工した後、図４ｇに示すように、シ
リコン酸化膜に換算した膜厚が５〜６ｎｍ程度のＯＮＯ
膜５２を得られた基板の全面上に形成する。

【００４６】次に、図４ｈに示すように、Ｎ型の多結晶
シリコン膜５３を減圧ＣＶＤ法で、得られた基板の全面
上に堆積させ、情報蓄積キャパシタ１３の上部電極つま
りセルプレート電極のパターンとフィルタキャパシタ２
３の上部電極のパターンとに、多結晶シリコン膜５３を
加工する。なお、ＯＮＯ膜５２が薄いので、多結晶シリ
コン膜５３のパターンと同じパターンでＯＮＯ膜５２も
除去される。ここまでの工程で、多結晶シリコン膜５
１、５３を一対の電極とし、ＯＮＯ膜５２を誘電体膜と
するＤＲＡＭメモリセルのキャパシタ１３が完成すると
同時に、多結晶シリコン膜４４、５３を一対の電極と
し、ＯＮＯ膜５２及びシリコン酸化膜４６を誘電体層と
するフィルタキャパシタ２３が完成する。

【００４７】次に、図３に示したように、得られた基板
の全面上に層間絶縁膜としてＢＰＳＧ膜５４を堆積さ
せ、窒素雰囲気中における９００℃の熱処理によるリフ
ローによってＢＰＳＧ膜５４の表面を平坦化させる。そ
して、ＭＯＳトランジスタ１２の他方の拡散層４５に対
する引出し電極である多結晶シリコン膜４４に達するコ
ンタクト孔（ビットコンタクト孔）５５（図２ａ）と、
フィルタキャパシタ２３の上部電極である多結晶シリコ
ン膜５３及び下部電極である多結晶シリコン膜４４に夫
々達するコンタクト孔５６、５９とをＢＰＳＧ膜５４な
どに形成する。

【００４８】その後、コンタクト孔５５、５６、５９を
埋め込むように不純物ドープされた多結晶シリコン膜５
７などを堆積させ、メモリセル部３１ではビット線１５
のパターンに、フィルタキャパシタ部３２では外部電源
線１６及び接地線２２のパターンに、多結晶シリコン膜
５７を夫々加工する。そして、ワード線１４である多結
晶シリコン膜４２の裏打ち配線をアルミニウム膜（図示
せず）などで形成し、更に、表面保護膜（図示せず）の
形成などを行って、本実施形態のＤＲＡＭを完成させ
る。

【００４９】次に、上述した第２の実施形態を図５ａ〜
図５ｃ及び図６を参照して説明する。

【００５０】図４ａ〜図４ｄに示された製造ステップは
そのまま採用する。図４ｅにおいては、ＭＯＳトランジ
スタ１２の拡散層４５に対する引き出し電極である多結
晶シリコン膜４４の上にあるシリコン酸化膜４６の一部
を除去し、それにより多結晶シリコン膜４４と情報蓄積
キャパシタ１３の下部電極とのコンタクトのための孔を
形成したが、この実施形態においては、図５ａに示すよ
うに、フォトレジストパターン４６”を用いて、メモリ
セルアレイ部３１におけるシリコン酸化膜４６の全てを
除去して多結晶シリコン膜４４の表面を露出させる。従
って、多結晶シリコン膜４４へのコンタクト孔の形成工
程は不要である。

【００５１】次いで、図５ｂに示すように、ＯＮＯ膜１
５２を図４ｇと同様にして基板の全面上に形成する。

【００５２】次いで、図５ｃに示すように、得られた基
板の全面上に、Ｎ型の多結晶シリコン膜１５３を減圧Ｃ
ＶＤ法により堆積させ、その多結晶シリコン膜１５３を
情報蓄積キャパシタ１３の上部電極のパターンとフィル
タキャパシタ２３の上部電極のパターンとに加工する。
ここまでの工程で、情報蓄積キャパシタ１３及びフィル
タキャパシタ２３が完成する。

【００５３】次いで、図６に示すように、得られた基板
の全面上に層間絶縁膜（ＢＰＳＧ膜）１５４を堆積さ
せ、更にその表面を平坦化処理する。

【００５４】以下、図３について説明したのと同様の理
由により、コンタクト孔５５，５６，５９の形成、それ
を埋める多結晶シリコン層５７の形成、この多結晶シリ
コン層５７のパターニングによるビット線１５の形成及
びフィルタキャパシタ部の外部電源線１６及び接地線２
２の形成、等を行ってＤＲＡＭを完成させる。

【００５５】この実施形態においても、フィルタキャパ
シタ部３２における膜４４，１５２，１５３は、メモリ
セルアレイ部３１における膜４４，１５２，１５３と同
一の材料でできており、またそれらと同一成膜工程レベ
ルに配置されている。

【００５６】上述の実施形態の製造方法により得られた
ＤＲＡＭのフィルタキャパシタでは、シリコン酸化膜と
ＯＮＯ膜とで誘電体層を構成しているので、シリコン酸
化膜に換算した誘電体層の厚さが約２５ｎｍである。従
って、外部電源電圧Ｖ_ccextとして５．０Ｖがフィルタ
キャパシタ２３に印加されても、容量絶縁膜における電
界強度は２ＭＶ／ｃｍ程度にしかならない。

【００５７】本実施形態では、フィルタキャパシタ２３
の誘電体層として、シリコン酸化膜とＯＮＯ膜との積層
構造を使用しているが、ＯＮＯ膜のみを使用してもよ
い。このようにシリコン酸化膜を誘電体層の構成に用い
るか否かによって誘電体層の膜厚を調節し、これによっ
て、誘電体層に印加される電界強度の調節が可能にな
る。なお、シリコン酸化膜の代わりにシリコン窒化膜な
どの他の絶縁膜を用いてもよい。

【００５８】また、素子分離には、フィールドシールド
構造の代わりにフィールド酸化膜を用いてもよい。図１
６及び図１７に素子分離フィールド酸化膜３６’，３
６”を用いたＤＲＡＭの構成例を示す。素子分離以外の
構成は図３及び図６に示されたＤＲＡＭと同様でよい。

【００５９】また、本実施形態によると、何ら工程数を
増やすことなく、メモリセルの情報蓄積キャパシタ１３
とフィルタキャパシタ２３とを同時に形成することがで
きるので、低い製造コストで製造することが可能であ
る。

【００６０】上述の如く、半導体記憶装置のための外部
電源電圧を取り扱うキャパシタの誘電体層における欠陥
密度が低く、この誘電体層における電界強度を調整する
こともでき、しかも、前者のキャパシタと後者のキャパ
シタとを同時に形成することができるので、製造コスト
を増大させることなく、メモリセルのキャパシタ以外
に、絶縁耐圧が高くて信頼性が高いキャパシタを有する
半導体記憶装置を得ることが可能になる。

【００６１】更に、素子分離領域をフィールドシールド
構造にした場合には、この素子分離領域上に第２のキャ
パシタを設けているので、外部電源電圧を取り扱うキャ
パシタの特に下部電極の電位が安定するので、この第２
のキャパシタの動作を安定させることができる。

【００６２】次に、図７及び図８ａ〜図８ｅを参照して
第３の実施形態を説明する。図７はフィルタキャパシタ
を備えたフラッシュＥＥＰＲＯＭの断面図であり、図８
ａ〜図８ｅは、その製造方法を示している。

【００６３】先ず、図７を参照すると、ここでは簡単の
ため、３個のメモリセルトランジスタ構造体（以下、単
にメモリセル）１００と、フィルタキャパシタ構造体
（以下、単にフィルタキャパシタ）とが示されている。
各メモリセル１００は、Ｐ型シリコン基板１０１の主表
面の第１の部分の中に形成されたドープ領域、例えばＮ
型拡散層１０４でなるソース／ドレインと、厚さ１０ｎ
ｍ程度のトンネル酸化膜である第１ゲート絶縁膜１０５
とその直上に蓄積電荷を溜める浮遊ゲート電極（厚さ約
１００ｎｍ〜１５０ｎｍのＮ型多結晶シリコン層１１
０、更に例えばＯＮＯ膜（酸化膜換算膜厚約２０ｎｍ〜
３０ｎｍ）でなる第２ゲート絶縁膜１０９、及びワード
線の役目をするＮ型多結晶シリコン電極膜１０６の積層
ゲート電極で構成される。

【００６４】一方、フィルタキャパシタ１１８は、Ｐ型
シリコン基板１０１の主表面の第２の部分の中に形成さ
れたＮ型ウェル１０３でなる容量下部電極と、基板表面
における表面ポテンシャルの低下を極力抑えるために、
ウェル１０３の表面の一部の中に設けられたＮ⁺拡散層
１１３と、第１ゲート絶縁膜１０５と同じ材料の膜１０
５と第１ゲート絶縁膜１０９と同じ材料の膜（酸化膜換
算膜厚約２０ｎｍ〜３０ｎｍ）１０９との積層でなる誘
電体層（酸化膜換算膜厚約３０ｎｍ〜４０ｎｍ）と、ワ
ード線１０６と同じ材料の、即ちＮ型多結晶シリコンの
容量上部電極１０６で構成されている。

【００６５】フィルタキャパシタ１１８における膜１０
５，１０９及び上部電極１０６は、メモリセル１００に
おける膜１０５，１０９及び制御ゲート１０６とそれぞ
れ同じ成膜工程レベルに配置されている。

【００６６】ここでは、容量下部電極であるＮ型ウェル
１０３への印加電圧はＶccext(5.0V) に、一方、容量上
部電極であるＮ型多結晶シリコン電極１０６にはＧＮＤ
（接地電位）が印加される。なお、Ｎ⁺拡散層１１３
は、必ずしも設けなくてもよい。

【００６７】次に、図８ａ〜図８ｅを参照して図７に示
された装置の製造方法について述べる。

【００６８】先ず、Ｐ型シリコン基板１０１の主表面の
第２の部分中のＮ型ウェル１０３を形成した後、基板１
０１の主表面に通常のＬＯＣＯＳ法（素子分離酸化膜１
０２）を用いてメモリセル領域、周辺回路領域、及びフ
ィルタキャパシタ領域の各活性領域を確定する。ここ
で、基板１０１の主表面の第１の部分はメモリセル領域
及び周辺回路領域を、また第２の部分はフィルタキャパ
シタ領域を含むものとする。

【００６９】そして、フォトリソグラフィーを用いて前
記フィルタキャパシタ領域（基板１０１の主表面の第２
の部分）のみが露出されるようにして他の領域を１１６
で被覆した後、前記フィルタキャパシタ領域の活性領域
にのみリンをイオン注入（加速エネルギー１５０ｋｅ
Ｖ，ドーズ量３×１０¹²ｃｍ^-2）することで、Ｎ⁺拡散
層１１３を形成する（図８ａ）。

【００７０】次いで、全活性領域上に熱酸化法を用い
て、８００℃〜９００℃酸化性雰囲気中で熱処理を行
い、厚さ１０ｎｍ程度の第１ゲート絶縁膜１０５を形成
する。この第１ゲート絶縁膜１０５の上に、低圧ＣＶＤ
法によって、リンドープ多結晶シリコン層（厚さ：約１
５０ｎｍ／リン濃度：３〜５×１０²⁰ｃｍ^-3）を堆積し
た後、フォトリソグラフィーを用いて前記リンドープ多
結晶シリコン層のうちメモリセル領域以外のリンドープ
多結晶シリコン層をエッチング除去し浮遊ゲート多結晶
シリコン電極膜１１０を形成する（図８ｂ）。

【００７１】次いで、ＯＮＯ（酸化物−窒化物−酸化
物）膜１０９を以下のようにして形成する。即ち、浮遊
ゲート多結晶シリコン電極膜１１０上及びその他の全活
性領域上に熱酸化法を用いて、８００℃〜９００℃酸化
性雰囲気中で熱処理を行い、厚さ１０ｎｍ程度のシリコ
ン酸化膜を形成し、引き続き低圧ＣＶＤ法によって、そ
のシリコン酸化膜上にシリコン窒化膜（厚さ約２０ｎ
ｍ）を堆積した後、再度熱酸化法を用いて、８００℃〜
９００℃スチーム酸化性雰囲気中で熱処理を行い、前記
シリコン窒化膜上に熱酸化膜を形成することで、酸化膜
換算厚さ約２０ｎｍの第２ゲート絶縁膜１０９を形成す
る。

【００７２】その後、低圧ＣＶＤ法によって、リンドー
プ多結晶シリコン層（厚さ：約２００ｎｍ／リン濃度：
３〜５×１０²⁰ｃｍ^-3）を堆積した後、フォトリソグラ
フィー（フォトレジスト１１４）を用いて前記リンドー
プ多結晶シリコン層のうちメモリセル領域のワード線
（制御ゲート膜）であるＮ型多結晶シリコン電極膜１０
６及びフィルタキャパシタ上部電極膜１０６以外のリン
ドープ多結晶シリコン層をエッチング除去する（図８
ｃ）。

【００７３】フォトレジスト１１４を除去し、制御ゲー
ト膜１０６及び上部電極膜１０６をマスクに順次下層の
不要な第２ゲート絶縁膜１０９及び浮遊ゲート多結晶シ
リコン電極膜１１０をエッチング除去することによりメ
モリセル領域に浮遊電極１１０を、またフィルタキャパ
シタ領域に誘電体層１０９をそれぞれ確定した後、砒素
をイオン注入（加速エネルギー７５ｋｅＶ，ドーズ量５
×１０¹⁵ｃｍ^-2）することで、メモリセル領域において
メモリセルＮｃｈトランジスタ構造体のソース／ドレイ
ン拡散層であるＮ型拡散層１０４を、またフィルタキャ
パシタ領域において容量下部電極引き出し拡散層１０４
を形成する（図８ｄ）。

【００７４】図１８は、図８ｄの縦断面図に対応する平
面図である。即ち、図８ｄは、図１７におけるVIIID −
VIIID に沿う縦断面図である。図１８に示すように左側
は、不揮発性メモリセル形成領域であり、右側は、フィ
ルタキャパシタ形成領域を表している。図１８の右側の
フィルタキャパシタ形成領域に形成されたフィールド酸
化膜１０２は、斜線部分素子分離領域のみに形成されて
いる。フィルタキャパシタの上部電極１０６及び第２の
ゲート絶縁膜１０９の端部領域が、フィールド酸化膜１
０２上に跨がって形成されている。図１８の左側の不揮
発性メモリセルの浮遊ゲート電極１１０をパターニング
時に、右側のフィルタキャパシタの上部電極１０６及び
第２のゲート絶縁膜１０９がフィールド酸化膜１０２上
に跨がってパターニングされているとフィールド酸化膜
１０２の表層がエッチングストッパの役割をする。その
結果、浮遊ゲート電極１１０のパターニング時にフィル
タキャパシタ形成領域の半導体基板をエッチングするこ
とがない。なお、素子分離領域は、フィールド酸化膜１
０２で構成されているが、その代わりに電気的に素子分
離を行う素子分離電極で構成してもよい。

【００７５】次いで、常圧ＣＶＤ法によりＢＰＳＧ膜
（厚さ５００〜７００ｎｍ）を堆積させ、８５０〜９０
０℃のスチーム雰囲気中でリフローさせることによって
第１層間絶縁膜１１２を形成し、フォトリソグラフィー
を用いて第１層間絶縁膜１１２の一部、即ちＮ型拡散層
１０４及び容量下部電極引き出し拡散層１０４やメモリ
セル領域のワード線（制御ゲート膜）であるＮ型多結晶
シリコン電極１０６及びフィルタキャパシタ上部電極膜
１０６を部分的に露出するように開口を形成し、第１ア
ルミ配線導体１０８をスパッタ法で形成して前記開口を
埋め込み接続する（図８ｅ）。

【００７６】次いで、プラズマＣＶＤ法を用いて、得ら
れた基板の全面上に酸化膜１１１（厚さ６００ｎｍ）を
堆積させ、当該箇所のみ開口してから、この開口に通常
の方法によりタングステンプラグ１１４を、更に第２ア
ルミ配線１１５を順次形成することで、最終的に図７に
示す構造を得る。

【００７７】次に、第４の実施の形態を図９、図１０ａ
〜図１０ｄ及び図１１を用いて説明する。図９はフィル
タキャパシタを備えた２トランジスタ型ＥＥＰＲＯＭの
断面図であり、図１０ａ〜図１０ｄはその製造方法を示
している。また、図１１はフィルタキャパシタを備えた
２トランジスタ型ＥＥＰＲＯＭの等価回路図である。

【００７８】先ず、図１１を参照すると、ＥＥＰＲＯＭ
にて用いられるフィルタキャパシタ２１８は、外部電源
線２６６と接地線２７２との間に接続され、外部電源電
圧（Ｖccext ）のノイズをキャンセルすることで後段の
内部降圧回路２６７の出力（Ｖccint ）、即ち内部電源
電圧を安定化させる役目を担っている。内部降圧回路２
６７によって発生された内部電源電圧Ｖccint を昇圧回
路２６８により書き込み／消去時にワード線２０６或い
はメモリセルトランジスタ２１７のドレイン２１３に印
加される電圧Ｖppを発生させている。なお、選択トラン
ジスタ２１６とメモリセルトランジスタ２１７との組み
合わせで単位セルＵＣが構成される。

【００７９】次いで、図９を参照すると、メモリセルト
ランジスタ構造体（以下、単にメモリセル）２１７にお
いて、第１ゲート絶縁膜２０５の膜厚は約２０ｎｍと比
較的厚く、その内部に位置する一部がトンネルゲート酸
化膜２１５として作用するため約１０ｎｍと比較的薄く
なっており、当該部を通じて基板２０１内のＮ⁺拡散層
（電子注入／引き抜き領域）２１３から電子の注入／引
き抜きが行われる。選択トランジスタ構造体２１６のゲ
ート絶縁膜２０５は第１ゲート絶縁膜２０５と同じ材料
でできている。

【００８０】さらに、第３の実施の形態においては、容
量下部電極Ｎ⁺拡散層２１３の形成のために新たな工程
追加が要求されていたが、この第４の実施の形態では、
上述の電子注入／引き抜き領域２１３が、メモリセルの
構成に不可欠な構成要素となるため、領域２１３と同時
にＮ⁺拡散層２１３が形成されるので、工程数増加は生
じない。その他の配線構成及びバイアス印加方法は、第
３の実施の形態と同様であるため、説明を省略する。

【００８１】フィルタキャパシタ構造体２１８における
膜２１５，２０９及び上部電極２０６は、メモリセルト
ランジスタ構造体２１７における膜２１５，２０９及び
制御ゲート電極２０６と同一の材料でできており、更に
それらと同じ成膜工程レベルに配置されている。

【００８２】次に、図１０ａ〜図１０ｄを用いて図９に
示された装置について説明する。

【００８３】先ず、第３の実施の形態と同様に、Ｐ型シ
リコン基板２０１の主表面の第２の部分の中にＮ型ウェ
ル２０３を形成した後、基板２０１の主表面に通常のＬ
ＯＣＯＳ法（素子分離酸化膜２０２）を用いてメモリセ
ル領域、周辺回路領域及びフィルタキャパシタ領域等の
活性領域を画定する。ここで、基板２０１の主表面の第
１の部分及び第２の部分は第３の実施の形態で定義され
たものと同様とする。

【００８４】そして、全活性領域上に熱酸化法を用いて
８００℃〜９００℃の酸化性雰囲気中で熱処理を行い、
厚さ約２０ｎｍ程度の第１ゲート絶縁膜２０５を形成す
る。次に、フォトリソグラフィーにより前記フィルタキ
ャパシタ領域におけるウェル２０３の一部及びメモリセ
ル領域におけるトンネルゲート酸化膜によって被われる
べき基板２０１の表面部分を露出させるようにして、他
の領域をフォトレジスト（図示せず）で被覆した後、前
記ウェル２０３の一部及び基板２０１の表面部分に砒素
をイオン注入（加速エネルギー：７５ｋｅＶ，ドーズ
量：１×１０¹⁶ｃｍ^-2）して活性化処理をすることで、
ウェル２０３の一部の表面にＮ⁺拡散層の電子注入／引
き抜き領域２１３を形成する。

【００８５】そして、再度７００℃の酸化性雰囲気中で
熱処理を行い、厚さ約１０ｎｍ程度のトンネルゲート酸
化膜２１５を形成する。引き続き低圧ＣＶＤ法によっ
て、リンドープ多結晶シリコン層（厚さ約１５０ｎｍ／
リン濃度：３〜５×１０²⁰ｃｍ^-3）を堆積した後、フォ
トリソグラフィーにより前記リンドープ多結晶シリコン
層のうちメモリセル領域以外のリンドープ多結晶シリコ
ン層をエッチング除去して浮遊ゲート多結晶シリコン電
極膜２１０を形成する（図１０ａ）。

【００８６】次いで、第３の実施の形態と同じ方法によ
って、得られた基板の全面上に酸化膜換算厚さ約２０ｎ
ｍ程度の第２ゲート絶縁膜２０９を形成する。その後、
低圧ＣＶＤ法によって、リンドープ多結晶シリコン層
（厚さ約２００ｎｍ／リン濃度：３〜５×１０²⁰ｃ
ｍ^-3）を堆積した後、フォトリソグラフィー（フォトレ
ジスト２１６）により前記リンドープ多結晶シリコン層
のうちメモリセル領域のワード線（セルトランジスタの
制御ゲート膜）及び選択トランジスタの制御電極膜であ
るＮ型多結晶シリコン電極膜２０６及びフィルタキャパ
シタ上部電極２０６以外のリンドープ多結晶シリコン層
をエッチング除去する（図１０ｂ）。

【００８７】次いで、前記電極膜２０６及び上部電極膜
２０６をマスクに下層の不要な第２ゲート絶縁膜２０
９，第１ゲート絶縁膜２０５及びトンネルゲート酸化膜
２１５をエッチング除去した後、制御ゲート膜２０６，
制御電極膜２０６，上部電極膜２０６をマスクとして用
い、砒素をイオン注入（加速エネルギー：７５ｋｅＶ，
ドーズ量：５×１０¹⁵ｃｍ^-2）することで、メモリセル
領域においてメモリセルＮｃｈトランジスタ構造体２１
７及び選択Ｎｃｈトランジスタ構造体２１６のソース／
ドレイン拡散層であるＮ型拡散層２０４を、またフィル
タキャパシタ領域において容量下部電極引き出し拡散層
２０４を形成する。ここで、メモリセルトランジスタ構
造体２１７のソース／ドレイン拡散層２０４の一方は、
電子注入／引き出し領域２１３とオーバーラップしてお
り、領域２１３より低い不純物濃度をもっている（図１
０ｃ）。

【００８８】次いで、第３の実施の形態と同じ方法によ
って、第１層間絶縁膜２１２を形成し、第１アルミ配線
２０８、選択トランジスタ構造体２１６のソース／ドレ
イン拡散層２０４へのビットコンタクト２０７、フィル
タキャパシタ構造体２１８の上部電極２０６及び下部電
極引き出し拡散層２０４へのコンタクト等の配線接続を
行う（図１０ｄ）。

【００８９】そして更に、プラズマＣＶＤ法により、酸
化膜（厚さ６００ｎｍ程度）を堆積し、当該箇所のみ開
孔してから、当該コンタクトホールに通常の方法により
タングステンプラグ２１４を、更に第２アルミ配線２１
５を順次形成することで、最終的に図９に示す構造を得
る。

【００９０】以上説明したように、本第４の実施の形態
では、工程数を増やすことなく、実効的に電界強度の低
い高信頼性を確保できるフィルタキャパシタを形成する
ことができる。更に、第２ゲート絶縁膜としては、シリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜の積層で
構成されるいわゆるＯＮＯ膜を用いているため、熱酸化
膜に比べて非常に欠陥密度の小さい良質な容量絶縁膜が
形成できる。また、本第４の実施の形態では、フィルタ
キャパシタについて述べたが、他にも内部昇圧回路等の
高電圧が印加される容量部にも適用可能である。

【００９１】次に、図１２ａ〜図１２ｆ及び図１３を参
照して第５の実施の形態について説明する。図１２ａ〜
図１２ｆ及び図１３は、フィルタキャパシタを備える不
揮発性半導体記憶装置の製造方法を示す製造工程図であ
り、図１５は、図１２ｅの縦断面製造工程図における平
面図である。

【００９２】先ず、フィルタキャパシタ構造体（以下、
単にフィルタキャパシタとも記す）を形成する領域のＰ
型シリコン基板４０１に（即ち、主表面の第２の部分の
中に）公知のＬＯＣＯＳ法を用いて熱酸化膜からなる素
子分離領域４０２を形成する。その後、Ｐ型シリコン基
板４０１上全面に膜厚１０〜１５ｎｍ程度の熱酸化膜で
あるゲート絶縁膜４０３を形成した後、このゲート絶縁
膜４０３上にＣＶＤ法によるＮ型不純物を有する第１の
ポリシリコン膜４０４を堆積する。得られた基板の全面
上にレジスト膜４０６を塗布した後、フォトリソグラフ
ィー技術により、不揮発性メモリセル形成領域に形成さ
れたレジスト膜４０６を除去し、素子分離領域４０２の
領域上のみレジスト膜４０６を残存させる（図１２
ａ）。

【００９３】次に、このレジスト膜４０６をマスクにし
てシリコン酸化膜４０５を異方性エッチングすることに
より、不揮発性メモリセル形成領域のシリコン酸化膜４
０５を除去し、メモリセル形成領域内の第１のポリシリ
コン膜４０４の表面を露出させる。シリコン酸化膜４０
５を除去した後、レジスト膜４０６を除去する（図１２
ｂ）。

【００９４】その後、不揮発性メモリセル形成領域に形
成された第１のポリシリコン膜４０４及びシリコン酸化
膜４０５上の全面に膜厚１０ｎｍ程度の熱酸化膜４０７
を形成し、引き続きＣＶＤ法による膜厚２０ｎｍ程度の
シリコン窒化膜４０８を順次堆積する。その後、８００
℃〜９００℃のスチーム酸化性雰囲気の中でＰ型シリコ
ン基板４０１を熱酸化することにより、シリコン窒化膜
４０８上に膜厚１０ｎｍ程度の熱酸化膜４０９を堆積す
る。熱酸化膜４０７、シリコン窒化膜４０８及び熱酸化
膜４０９の積層誘電体膜をＯＮＯ膜４１０と称する。Ｏ
ＮＯ膜４１０上全面にＮ型不純物を有する第２のポリシ
リコン膜４１１を堆積する。その後、第２のポリシリコ
ン膜４１１上にレジスト膜４１２を形成した後、フォト
リソグラフィー技術によりこのレジスト膜４１２パター
ン形成する。その結果、この不揮発性メモリセル形成領
域、即ち基板４０１の主表面の第１の部分のレジスト膜
４１２には、不揮発性メモリセルトランジスタ構造体
（以下、単に不揮発性トランジスタ）４１８を形成する
レジストパターンが形成され、また、素子分離領域４０
２上のレジスト膜４１２には、フィルタキャパシタ構造
体（以下、単にフィルタキャパシタ）４１８を形成する
レジストパターンが形成される（図１２ｃ）。

【００９５】次に、パターン形成されたレジスト膜４１
２をマスクとして第２のポリシリコン膜４１１を異方性
エッチングすることにより、不揮発性メモリセル形成領
域には、第２のポリシリコン膜４１１からなる制御ゲー
ト電極膜４１１ａ，４１１ｂ，４１１ｃが形成され、素
子分離領域４０２の領域上には、第２のポリシリコン膜
４１１からなるフィルタキャパシタの上部電極膜４１１
ｄが形成される（図１２ｄ）。

【００９６】次に、レジスト膜４１２を除去した後、パ
ターン形成された第２のポリシリコン膜４１１ａ，４１
１ｂ，４１１ｃ，４１１ｄをマスクにしてＯＮＯ膜４１
０、シリコン酸化膜４０５、第１のポリシリコン膜４０
４及びゲート酸化膜４０３を順次エッチングする。その
結果、不揮発性メモリセル形成領域のＰ型シリコン基板
４０１上には、第１のポリシリコン膜４０４からなる浮
遊ゲート電極膜４０４ａ，４０４ｂ，４０４ｃが形成さ
れ、この浮遊ゲート電極膜４０４ａ，４０４ｂ，４０４
ｃ上のＯＮＯ膜４１０を介して制御ゲート電極膜４１１
ａ，４１１ｂ，４１１ｃがそれぞれ形成される。

【００９７】また、素子分離領域４０２上には、第１の
ポリシリコン膜４０４からなるフィルタキャパシタの下
部電極４０４ｄが形成され、シリコン酸化膜４０５及び
ＯＮＯ膜４１０を介して第２のポリシリコン膜４１１か
らなるフィルタキャパシタの上部電極４１１ｄが形成さ
れる。フィルタキャパシタの誘電体層がＯＮＯ膜４１０
の他にシリコン酸化膜４０５をも含んでいるので、フィ
ルタキャパシタにおけるリークが抑制され、それにより
絶縁耐性を向上させることができる。

【００９８】しかる後、制御ゲート電極膜４１１ａ，４
１１ｂ，４１１ｃをマスクにしたイオン注入法により砒
素を不揮発性メモリセル形成領域のＰ型シリコン基板４
０１にイオン注入する。このイオン注入条件は、加速エ
ネルギーが７５ｋｅＶ，ドーズ量が５×１０¹⁵ｃｍ^-2で
ある。得られた基板に熱処理を施すことにより、Ｐ型シ
リコン基板４０１の表面層に不揮発性トランジスタのソ
ース／ドレインとなるＮ型不純物拡散層（ドープ領域）
４１３を形成する（図１２ｅ）。

【００９９】図１５は、図１２ｅの縦断面図に対応する
平面図である。即ち、図１２ｅは図１５における線１２
Ｅ−１２Ｅに沿う縦断面図である。図１５に示すように
左側は、不揮発性メモリセル形成領域であり、右側は、
フィルタキャパシタ形成領域を表している。図１５にお
いて、素子分離領域４０２上のみにフィルタキャパシタ
が形成されている。なお、この素子分離領域４０２はＬ
ＯＣＯＳ酸化膜で構成されているが、その代わりに電気
的に素子分離を行う素子分離用電極で構成し、その上に
フィルタキャパシタを形成してもよい。この具体的な製
造工程断面図を図１４に示す。

【０１００】その後、得られた基板上全面に第１の層間
絶縁膜４１４を形成した後、この第１の層間絶縁膜４１
４に貫通する多数の第１のコンタクトホールを形成す
る。この多数の第１のコンタクトホールは、少なくとも
不揮発性トランジスタのソース／ドレインの一方のＮ型
不純物拡散層４１３の表面に到達するコンタクトホール
やフィルタキャパシタの上部電極４１１ｄの表面に到達
するコンタクトホールを含むものである。その後、この
第１のコンタクトホールを埋めるアルミ配線層４１５を
スパッタ法により形成する。その後、このアルミ配線層
４１５をパターニングする（図１２ｆ）。

【０１０１】その後、パターン形成されたアルミ配線層
４１５を含む基板上全面に第２の層間絶縁膜４１６を形
成する。フィルタキャパシタの上部電極４１１ｄに接続
されるアルミ配線層４１５の表面に到達する第２のコン
タクトホールを第２の層間絶縁膜４１６に形成する。ま
た、不揮発性トランジスタの制御ゲート電極膜４１１
ａ，４１１ｂ，４１１ｃの表面に到達する第３のコンタ
クトホール４２３を第２の層間絶縁膜４１６及び第１の
層間絶縁膜４１４に形成する。その後、この第２のコン
タクトホール及び第３のコンタクトホール４２３を埋め
るタングステンプラグ４１７ａ，４１７ｂ，４１７ｃ，
４１７ｄを形成する。その後、得られた基板上全面にス
パッタ法によるアルミ配線層４１８を形成する。アルミ
配線層４１８をパターン形成することにより、タングス
テンプラグ４１７ａ，４１７ｂ，４１７ｃ，４１７ｄに
接続するアルミ配線層４１８ａ，４１８ｂ，４１８ｃ，
４１８ｄがそれぞれ形成される（図１３）。

【０１０２】以上の工程により、不揮発性メモリセルト
ランジスタ構造体とフィルタキャパシタ構造体を同時に
形成することが可能となるので、半導体製造工程の工程
簡略化が行える。また、フィルタキャパシタ構造体を素
子分離領域４０２上に形成することができるので、チッ
プ面積の縮小も行える。また、フィルタキャパシタ構造
体の誘電体層が、ＯＮＯ膜４１０とシリコン酸化膜４０
５をも含んでいるので、フィルタキャパシタにおけるリ
ークが抑制されることにより、絶縁耐圧を向上させるこ
とができる。また、フィルタキャパシタにおける下部電
極４０４ｄ、膜４１０、上部電極４１１ｄは、不揮発性
トランジスタにおける浮遊ゲート４０４ａ、膜４１０、
制御ゲート電極膜４１１ａと同一の材料でできており、
またそれらと同じ成膜工程レベルに配置されている。

【０１０３】また、上述したように、ＬＯＣＯＳ酸化膜
４０２の代わりに図１４に示すようにフィールドシール
ド構造の素子分離用の電極４１９を用いてもよい。この
素子分離用電極４１９は、素子分離用電極の両側に形成
された素子形成領域を電気的に分離するためのものであ
り、ＬＯＣＯＳ酸化膜４０２と同じ役割をするものであ
る。具体的な、素子分離用電極４１９の分離方法は、電
極４１９にある一定の電位（例えば、ＧＮＤや、（１／
２）Ｖcc）に固定することにより、この素子分離用電極
４１９の両側に形成された２つの素子形成領域をそれぞ
れ分離することができる。

【０１０４】この素子分離用電極４１９の形成方法は、
素子分離領域を形成するＰ型シリコン基板領域に、ゲー
ト絶縁膜４２０と、素子分離用電極となるＮ型不純物を
含有するポリシリコン膜４１９と、ＣＶＤ法による酸化
膜４２１を順次堆積した後、素子分離領域全体に酸化膜
４２１、ポリシリコン膜４１９、ゲート絶縁膜４２０を
順次パターニングすることにより、ポリシリコン膜４１
９からなる素子分離用電極４１９を形成する。その後、
Ｐ型シリコン基板４０１上全面にＣＶＤ法による酸化膜
４２２を堆積し、この酸化膜４２２に異方性エッチング
を行うことにより、素子分離用電極４１９の側壁にのみ
残存する酸化膜４２２からなるサイドウォール酸化膜４
２２を形成してフィールドシールド構造を完成する。こ
の素子分離用電極４１９は、後工程により、外部と電気
的に制御される。

【０１０５】図１４に示すように、電位が固定された素
子分離用電極４１９上にフィルタキャパシタが形成され
ているので、素子分離用電極４１９上に形成されたフィ
ルタキャパシタ自体も電位が安定する。その結果、フィ
ルタキャパシタのフィルタ機能が向上する。

【０１０６】

【発明の効果】本発明によれば、第２のキャパシタの容
量絶縁膜における欠陥密度が低く、この容量絶縁膜にお
ける電界強度を調整することもでき、しかも、第２のキ
ャパシタとメモリセルの第１のキャパシタとを同時に形
成することができるので、製造コストを増大させること
なく、メモリセルのキャパシタ以外に、絶縁耐圧が高く
て信頼性が高いキャパシタを有する半導体記憶装置を得
ることが可能になる。

【０１０７】更に、素子分離領域をフィールドシールド
構造にし、この素子分離領域上に第２のキャパシタを設
ければ、第２のキャパシタの特に下部電極の電位が安定
するので、この第２のキャパシタの動作を安定させるこ
とができる。

【図面の簡単な説明】

【図１】本発明を適用し得るＤＲＡＭの等価回路図であ
る。

【図２】本発明の一実施形態によるＤＲＡＭのメモリセ
ルアレイ部及びフィルタキャパシタ部の概略平面図であ
る。

【図３】図２ａ，２ｂの線III-III に沿うＤＲＡＭの概
略断面図である。

【図４】本発明の一実施形態によるＤＲＡＭの製造方法
を工程順に示す概略断面図である。

【図５】本発明の一実施形態によるＤＲＡＭの製造方法
を工程順に示す概略断面図である。

【図６】本発明の一実施形態によるＤＲＡＭの概略断面
図である。

【図７】本発明の一実施形態によるフィルタキャパシタ
を備えたフラッシュＥＥＰＲＯＭの概略断面図である。

【図８】本発明の一実施形態によるフィルタキャパシタ
を備えたフラッシュＥＥＰＲＯＭの製造方法を工程順に
示す概略断面図である。

【図９】本発明の一実施形態によるフィルタキャパシタ
を備えたトランジスタ型ＥＥＰＲＯＭの概略断面図であ
る。

【図１０】本発明の一実施形態によるフィルタキャパシ
タを備えたトランジスタ型ＥＥＰＲＯＭの製造方法を工
程順に示す概略断面図である。

【図１１】フィルタキャパシタを備えた２トランジスタ
型ＥＥＰＲＯＭの等価回路図である。

【図１２】本発明の一実施形態によるフィルタキャパシ
タを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順
に示す概略断面図である。

【図１３】本発明の一実施形態によるフィルタキャパシ
タを備えたフラッシュＥＥＰＲＯＭの製造方法を示す概
略断面図である。

【図１４】本発明の一実施形態によるフィルタキャパシ
タを備えたトランジスタ型ＥＥＰＲＯＭの概略断面図で
ある。

【図１５】製造工程段階における本発明の一実施形態に
よるフィルタキャパシタを備えたフラッシュＥＥＰＲＯ
Ｍの概略平面図である。

【図１６】本発明の一実施形態によるＤＲＡＭを示す概
略断面図である。

【図１７】本発明の一実施形態によるＤＲＡＭを示す概
略断面図である。

【図１８】本発明の一実施形態によるフィルタキャパシ
タを備えたフラッシュＥＥＰＲＯＭの製造方法を工程順
に示す概略平面図である。

【符号の説明】

１１メモリセル１２ＭＯＳトランジスタ１３キャパシタ２３フィルタキャパシタ３５多結晶シリコン膜４４多結晶シリコン膜４５拡散層５１多結晶シリコン膜５２ＯＮＯ膜５３多結晶シリコン膜

Claims

【特許請求の範囲】

【請求項１】半導体基板に半導体素子を形成する素子
形成領域と、前記素子形成領域を区画する素子分離領域
と、前記素子形成領域を前記素子分離領域から電気的に
分離する前記素子分離領域に形成された素子分離構造体
と、前記素子分離構造体上に形成された電源ノイズの除去を
行うフィルタキャパシタと、前記フィルタキャパシタが、前記素子分離構造体上に形
成された下部電極と、その下部電極の上に形成された少
なくとも酸化膜と窒化膜とを含む誘電体層と、その誘電
体層上に形成された上部電極とを構成する半導体装置。
【請求項２】前記誘電体層が、少なくともＯＮＯ膜を
含む請求項１に記載の半導体装置。
【請求項３】前記誘電体層が、酸化膜と、前記酸化膜
上に形成されたＯＮＯ膜とを含む請求項１に記載の半導
体装置。
【請求項４】前記素子分離構造体が、素子分離用のフ
ィールドシールド電極である請求項１に記載の半導体装
置。
【請求項５】前記素子分離構造体は、絶縁物からなる
請求項１に記載の半導体装置。
【請求項６】前記素子形成領域には、前記フィルタキ
ャパシタの下部電極と同じ成膜工程レベルに配置された
第１の導電膜と、前記第１の導電膜上に形成された酸化膜と窒化膜とを含
む誘電体層と、前記誘電体層上に形成された前記フィルタキャパシタの
上部電極と同じ成膜工程レベルに配置された第２の導電
膜とを更に備え、前記第１の導電膜は、前記フィルタキャパシタの下部電
極と絶縁され、前記第２の導電膜は、前記フィルタキャパシタの上部電
極と絶縁されている請求項１に記載の半導体装置。
【請求項７】前記第１の導電膜が、情報蓄積キャパシ
タの下部電極であって、前記第２の導電膜が、前記情報
蓄積キャパシタの上部電極であり、前記情報蓄積キャパシタの下部電極と前記情報蓄積キャ
パシタの上部電極は、前記誘電体層を介して対向して配
置されている請求項６に記載の半導体装置。
【請求項８】前記第１の導電膜が、不揮発性トランジ
スタのフローティングゲートであって、前記第２の導電
膜が、前記不揮発性トランジスタのコントロールゲート
であり、前記フローティングゲートと前記コントロールゲート
は、前記誘電体層を介して対向して配置されている請求
項６に記載の半導体装置。
【請求項９】前記誘電体層が、ＯＮＯ膜である請求項
６に記載の半導体装置。
【請求項１０】前記誘電体層が、ＯＮＯ膜である請求
項７に記載の半導体装置。
【請求項１１】前記誘電体層が、ＯＮＯ膜である請求
項８に記載の半導体装置。
【請求項１２】前記素子形成領域には、トランスファ
トランジスタが形成され、前記情報蓄積キャパシタの下
部電極は、前記トランスファトランジスタの一対のソー
ス／ドレイン領域の１つに接続されている請求項７に記
載の半導体装置。
【請求項１３】前記フィルタキャパシタの下部電極と
前記第１の導電膜が、同一の材料を含み、前記フィルタキャパシタの上部電極と前記第２の導電膜
が、同一の材料を含み、前記フィルタキャパシタの誘電体層と前記情報蓄積キャ
パシタの誘電体層が、同一の材料を含む請求項６に記載
の半導体装置。
【請求項１４】前記第１の導電膜が、情報蓄積キャパ
シタの第１の下部電極であり、前記第１の下部電極上に形成された前記情報蓄積キャパ
シタの第２の下部電極と、前記第２の導電膜が、前記情報蓄積キャパシタの上部電
極であり、前記第２の下部電極と前記情報蓄積キャパシタの上部電
極が、前記誘電体層を介して対向して配置される請求項
６に記載の半導体装置。
【請求項１５】前記第１の下部電極と、前記第２の下
部電極との間には、絶縁膜が形成され、前記絶縁膜に形
成されたコンタクトホールを介して前記第１の下部電極
と前記第２の下部電極とが接続されている請求項１４に
記載の半導体装置。
【請求項１６】前記絶縁膜が、酸化膜である請求項１
５に記載の半導体装置。
【請求項１７】前記素子形成領域には、前記フィルタ
キャパシタの下部電極と同じ成膜工程レベルに配置され
た第１の導電膜と、前記第１の導電膜上に形成された前記酸化膜と窒化膜を
含む誘電体層と、前記誘電体層上に形成された前記フィルタキャパシタの
上部電極と同じ成膜工程レベルに配置された第２の導電
膜とを更に備え、前記第１の導電膜が、前記フィルタキャパシタの下部電
極と絶縁され、前記第２の導電膜が、前記フィルタキャパシタの上部電
極と絶縁され、前記第１の導電膜が、情報蓄積キャパシタの第１の下部
電極であって、前記第１の下部電極上に形成された前記
情報蓄積キャパシタの第２の下部電極とを含み、前記第２の導電膜が、前記情報蓄積キャパシタの上部電
極であり、前記情報蓄積キャパシタの下部電極と前記情報蓄積キャ
パシタの上部電極は、前記誘電体層を介して対向して配
置され、前記フィルタキャパシタの下部電極上に形成された酸化
膜と、この酸化膜上に形成された前記誘電体層と、前記フィルタキャパシタの前記誘電体層上に形成された
前記フィルタキャパシタの上部電極を備え、前記第１の下部電極と、前記第２の下部電極との間に
は、前記酸化膜と同じ成膜工程レベルに配置され、且
つ、前記酸化膜と同じ材料の酸化膜が形成され、この酸
化膜に形成されたコンタクトホールを介して前記第１の
下部電極と前記第２の下部電極とが接続されている請求
項１に記載の半導体装置。
【請求項１８】半導体基板に半導体素子を形成する素
子形成領域と、前記素子形成領域を区画する素子分離領
域と、前記素子形成領域を前記素子分離領域から電気的
に分離する前記素子分離領域に形成された素子分離構造
体と、前記素子分離構造体上に電源ノイズの除去を行う
フィルタキャパシタとを備える半導体装置の製造方法で
あって、前記素子分離構造体上に形成された電源ノイズの除去を
行うフィルタキャパシタの下部電極を形成する第１の工
程と、前記フィルタキャパシタの下部電極上に酸化膜と窒化膜
とを含む誘電体層を形成する第２の工程と、前記誘電体層上に前記フィルタキャパシタの上部電極を
形成する第３の工程とを有する半導体装置の製造方法。
【請求項１９】前記誘電体層が、酸化膜、窒化膜、酸
化膜との積層構造である請求項１８に記載の半導体装置
の製造方法。
【請求項２０】前記誘電体層は、ＣＶＤ法による第１
の酸化膜上に熱酸化法による第２の酸化膜を形成する工
程と、この第２の酸化膜上にＣＶＤ法による窒化膜を形
成する工程と、この窒化膜上に第３の酸化膜を形成する
工程とを含む請求項１８に記載の半導体装置の製造方
法。
【請求項２１】前記誘電体層が、ＣＶＤ法による酸化
膜とＯＮＯ膜とを含む請求項１８に記載の半導体装置の
製造方法。
【請求項２２】前記素子分離構造体は、ＬＯＣＯＳ法
によるフィールド絶縁膜である請求項１８に記載の半導
体装置の製造方法。
【請求項２３】前記素子分離構造体が、前記素子分離
領域の前記半導体基板上に第１の絶縁膜、導電膜と、第
２の絶縁膜を順次堆積する工程と、前記第２の絶縁膜、
前記導電膜を少なくともパターン形成する工程と、前記
半導体基板全面に第３の絶縁膜を堆積した後、前記第３
の絶縁膜をエッチングすることにより、前記第３の絶縁
膜を少なくとも前記導電膜の側壁に残存させる工程と、
前記導電膜が、外部によって電位を固定される工程とを
含む諸工程により形成される請求項１８に記載の半導体
装置の製造方法。
【請求項２４】半導体基板に半導体素子を形成する素
子形成領域と、前記素子形成領域を区画する素子分離領
域と、前記素子形成領域を前記素子分離領域から電気的
に分離する前記素子分離領域に形成された素子分離構造
体と、前記素子分離構造体上に形成された電源ノイズの
除去を行うフィルタキャパシタとを備える半導体装置の
製造方法であって、前記素子形成領域の半導体基板上と前記素子分離構造体
上とに第１の導電膜を形成する第１の工程と、前記素子形成領域の前記第１の導電膜と前記素子分離構
造体上の前記第１の導電膜とをパターン形成することに
より、少なくとも前記素子形成領域上の第１の導電膜と
前記素子分離構造体上に形成された第１の導電膜を分離
する第２の工程と、前記素子分離構造体上の前記第１の導電膜上及び前記素
子形成領域の前記第１の導電膜上に第１の絶縁膜を形成
する第３の工程と、エッチング法により、前記素子形成領域の前記第１の絶
縁膜を除去する第４の工程と、前記素子形成領域の第１の導電膜上及び前記素子分離構
造体の前記第１の導電膜上の前記第１の絶縁膜上に酸化
膜と窒化膜とを含む第２の絶縁膜を形成する第５の工程
と、前記素子形成領域の第２の絶縁膜上及び前記素子分離構
造体上の第２の絶縁膜上に第２の導電膜を形成する第６
の工程と、少なくとも前記素子分離構造体上の第２の導電膜をパタ
ーン形成することにより、前記素子形成領域上に形成さ
れた第２の導電膜とを分離する第７の工程とを含む半導
体装置の製造方法。
【請求項２５】前記第１の絶縁膜が、ＣＶＤ法による
酸化膜であり、前記第２の絶縁膜が、ＯＮＯ膜である請
求項２４に記載の半導体装置の製造方法。
【請求項２６】前記素子形成領域の前記第１の導電膜
が情報蓄積キャパシタの下部電極であって、前記第２の
導電膜が前記情報蓄積キャパシタの上部電極であり、前記情報蓄積キャパシタの下部電極と前記情報蓄積キャ
パシタの上部電極は、前記誘電体層を介して対向して形
成されている請求項２４に記載の半導体装置の製造方
法。
【請求項２７】前記第１の導電膜が、不揮発性トラン
ジスタのフローティングゲートであって、前記第２の導
電膜が、前記不揮発性トランジスタのコントロールゲー
トであり、前記フローティングゲートと前記コントロールゲート
は、前記誘電体層を介して対向して形成されている請求
項２４に記載の半導体装置の製造方法。
【請求項２８】前記誘電体層が、ＯＮＯ膜である請求
項２４に記載の半導体装置の製造方法。
【請求項２９】前記素子形成領域に、トランスファト
ランジスタを形成する工程と、更に、前記情報蓄積キャパシタの下部電極を、トランスファト
ランジスタの一対のソース／ドレイン領域の１つに電気
的に接続する工程を含む請求項２５に記載の半導体装置
の製造方法。
【請求項３０】半導体基板に半導体素子を形成する素
子形成領域と、前記素子形成領域を区画する素子分離領
域と、前記素子形成領域を前記素子分離領域から電気的
に分離する前記素子分離領域に形成された素子分離構造
体と、前記素子分離構造体上に電源ノイズの除去を行う
フィルタキャパシタとを備える半導体装置の製造方法で
あって、前記素子形成領域の半導体基板上と前記素子分離構造体
上とに第１の導電膜を形成する第１の工程と、前記素子形成領域の前記第１の導電膜と前記素子分離構
造体上の前記第１の導電膜とをパターン形成することに
より、少なくとも前記素子形成領域上の第１の導電膜と
前記素子分離構造体上に形成された第１の導電膜を分離
する第２の工程と、前記素子分離構造体上の第１の導電膜上及び前記素子形
成領域の前記第１の導電膜上に第１の絶縁膜を形成する
第３の工程と、前記素子形成領域の前記第１の導電膜上に形成された第
１の絶縁膜に前記第１の導電膜表層に到達するコンタク
トホールを形成する第４の工程と、前記半導体基板上に第２の導電膜を形成する第５の工程
と、前記素子分離領域上に形成された第２の導電膜を除去す
る第６の工程と、前記素子形成領域の第２の導電膜上及び前記素子分離構
造体上の前記第１の絶縁膜上に酸化膜と窒化膜とを含む
第２の絶縁膜を形成する第７の工程と、絶縁素子形成領域の第２の絶縁膜上及び前記素子分離構
造体上の第２の絶縁膜上に第３の導電膜を形成する第８
の工程と、少なくとも前記素子分離領域上の第３の導電膜をパター
ン形成することにより、前記素子形成領域上に形成され
た第３の導電膜とを分離する第９の工程とを含む半導体
装置の製造方法。
【請求項３１】前記第１の絶縁膜が、ＣＶＤ法による
酸化膜であり、前記第２の絶縁膜が、ＯＮＯ膜である請
求項３０に記載の半導体装置の製造方法。
【請求項３２】前記素子形成領域の前記第１の導電膜
が情報蓄積キャパシタの下部電極であって、前記第２の
導電膜が前記情報蓄積キャパシタの上部電極であり、前記情報蓄積キャパシタの下部電極と前記情報蓄積キャ
パシタの上部電極は、前記誘電体層を介して対向して形
成されている請求項３０に記載の半導体装置の製造方
法。
【請求項３３】前記第１の導電膜が、不揮発性トラン
ジスタのフローティングゲートであって、前記第２の導
電膜が、前記不揮発性トランジスタのコントロールゲー
トであり、前記フローティングゲートと前記コントロールゲート
は、前記誘電体層を介して対向して形成されている請求
項３０に記載の半導体装置の製造方法。
【請求項３４】前記誘電体層は、ＯＮＯ膜である請求
項３０に記載の半導体装置の製造方法。
【請求項３５】前記素子形成領域に、トランスファト
ランジスタを形成する工程と、前記情報蓄積キャパシタの下部電極を、トランスファト
ランジスタの一対のソース／ドレイン領域の１つに電気
的に接続する工程とを含む請求項３２に記載の半導体装
置の製造方法。
【請求項３６】主表面をもつ半導体基板と、半導体基
板の主表面の第１の部分に形成された複数個の不揮発性
メモリセルトランジスタ構造体と、半導体基板の主表面
の第２の部分に形成されたフィルタキャパシタ構造体と
を有する半導体記憶装置であって、前記不揮発性メモリセルトランジスタ構造体のそれぞれ
は、前記半導体基板の主表面の第１の部分に形成された一対
のドープ領域と、前記一対のドープ領域の間において前記半導体基板の主
表面の第１の部分上に形成された第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に形成され酸化物と窒化物と
を含む浮遊ゲート電極膜と、前記浮遊ゲート電極膜上に形成された第２のゲート絶縁
膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極
膜とを含み、前記フィルタキャパシタ構造体は、半導体基板の主表面の第２の部分に形成されキャパシタ
下部電極として作用するウェルと、前記半導体基板の主表面の第２の部分内のウェルのある
部分に形成され、前記第１のゲート絶縁膜と同一の材料
でできた第１の誘電体膜と、前記第２のゲート絶縁膜と
同一の材料でできており前記第１のゲート絶縁膜上に形
成された第２の誘電体膜とを具備する誘電体層と、前記誘電体層上に形成されキャパシタ上部電極として作
用する、前記制御ゲート電極膜と同一の材料でできてい
る電極膜とを含む、半導体記憶装置。
【請求項３７】前記第１のゲート絶縁膜及び第１の誘
電体膜は酸化物でできており、前記第２のゲート絶縁膜
及び第２の誘電体膜はＯＮＯでできている、請求項３６
に記載の半導体記憶装置。
【請求項３８】前記フィルタキャパシタ構造体のウェ
ルは、その表面の一部に形成されウェルよりも不純物濃
度の高いドープ層を備えている、請求項３６に記載の半
導体記憶装置。
【請求項３９】半導体基板の第１の領域に電源ノイズ
の除去を行うフィルタキャパシタを形成すると共に前記
半導体基板の第２の領域に不揮発性メモリセルを同時に
形成するフィルタキャパシタを備える不揮発性半導体記
憶装置の製造方法であって、前記第１の領域の半導体基板の表面層に、前記フィルタ
キャパシタ下部電極として作用する不純物拡散層を形成
する第１の工程と、前記第１の領域及び前記第２の領域の半導体基板上に酸
化物からなる第１の絶縁膜を形成する第２の工程と、前記第２の領域の前記第１の絶縁膜上に第１の導電膜を
形成する第３の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化
物を少なくとも含む第２の絶縁膜を形成すると共に前記
第２の領域の前記第１の導電膜上に前記第２の絶縁膜を
形成する第４の工程と、前記第２の領域の前記第２の絶縁膜上に第２の導電膜を
形成すると共に前記第１の領域の前記第２の絶縁膜上に
前記フィルタキャパシタの上部電極として作用する前記
第２の導電膜を形成する第５の工程と、フォトリソグラフィ技術及びエッチング技術により前記
第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜
を順次エッチングすることにより、前記第１の領域上
に、前記第２の導電膜からなるフィルタキャパシタの上
部電極及び前記第２の絶縁膜及び前記第１の絶縁膜から
なるフィルタキャパシタの誘電体膜を形成すると共に、
前記第２の領域上に、前記第２の導電膜からなる制御ゲ
ート電極と前記第１の導電膜からなる浮遊ゲート電極を
形成する第６の工程とを含むフィルタキャパシタを備え
た不揮発性半導体記憶装置の製造方法。
【請求項４０】電源ノイズの除去を行うフィルタキャ
パシタにおいて、半導体基板の表層領域に形成された前記フィルタキャパ
シタの下部電極となる導電体層と、前記導電体層上に形成された酸化物からなる第１の絶縁
膜と、前記第１の絶縁膜上に形成された酸化膜及び窒化膜を含
む第２の絶縁膜と、前記第２の絶縁膜上に形成された前記フィルタキャパシ
タの上部電極と、前記下部電極と前記上部電極とが、前記第１の絶縁膜及
び前記第２の絶縁膜を介して対向するように配置されて
いるフィルタキャパシタ。
【請求項４１】前記フィルタキャパシタの上部電極及
び前記第２の絶縁膜の少なくとも端部領域の一部の領域
が、素子分離構造体上に跨がって形成された請求項４０
に記載のフィルタキャパシタ。
【請求項４２】前記素子分離構造体が、素子分離用の
フィールドシールド電極を備えた素子分離構造体を備え
た請求項４１に記載のフィルタキャパシタ。
【請求項４３】前記素子分離構造体が、フィールド絶
縁膜からなる素子分離構造体を備えた請求項４１に記載
のフィルタキャパシタ。
【請求項４４】前記導電体層が、前記半導体基板に形
成された不純物拡散層からなる請求項４０に記載のフィ
ルタキャパシタ。
【請求項４５】前記第２の絶縁膜が、酸化膜、窒化
膜、酸化膜の積層誘電体膜を含む請求項４０に記載のフ
ィルタキャパシタ。
【請求項４６】前記不純物拡散層の表層領域に前記不
純物拡散層よりも不純物濃度の高い高濃度不純物拡散層
を備えている請求項４４に記載のフィルタキャパシタ。
【請求項４７】ノイズの除去を行うフィルタキャパシ
タの製造方法であって、半導体基板の表層領域にフィルタキャパシタの下部電極
となる不純物拡散層を形成する第１の工程と、前記不純物拡散層上に酸化物からなる第１の絶縁膜を形
成する第２の工程と、前記第１の絶縁膜上に酸化膜及び窒化膜を含む第２の絶
縁膜を形成する第３の工程と、前記第２の絶縁膜上にフィルタキャパシタの上部電極と
なる導電膜を形成する第４の工程とを含むフィルタキャ
パシタの製造方法。
【請求項４８】前記第２の絶縁膜が、酸化膜、窒化
膜、酸化膜の積層誘電体膜を含む請求項４７に記載のフ
ィルタキャパシタの製造方法。
【請求項４９】前記第１の工程が、前記不純物拡散層
の表層領域に前記不純物拡散層よりも不純物濃度の高い
高濃度不純物拡散層を更に形成する工程を含む請求項４
７に記載のフィルタキャパシタの製造方法。
【請求項５０】ノイズの除去を行うフィルタキャパシ
タの製造方法であって、半導体基板上に素子分離構造体を形成する第１の工程
と、前記素子分離構造体が形成されていない前記半導体基板
の表層領域にフィルタキャパシタの下部電極となる不純
物拡散層を形成する第２の工程と、前記不純物拡散層上に酸化物からなる第１の絶縁膜を形
成する第３の工程と、前記第１の絶縁膜上と前記素子分離構造体の一部領域上
に跨がるように酸化物及び窒化物を含む第２の絶縁膜を
形成する第４の工程と、前記第２の絶縁膜上にフィルタキャパシタの上部電極と
なる導電膜を形成する第５の工程とを含むフィルタキャ
パシタの製造方法。
【請求項５１】前記第１の工程が、素子分離用のフィ
ールドシールド電極を備えた素子分離構造体を形成する
工程を含む請求項５０に記載のフィルタキャパシタの製
造方法。
【請求項５２】前記第１の工程が、素子分離用のフィ
ールド絶縁膜を形成する工程を含む請求項５０に記載の
フィルタキャパシタの製造方法。
【請求項５３】半導体基板の第１の領域に電源ノイズ
の除去を行うフィルタキャパシタを形成すると共に前記
半導体基板の第２の領域に不揮発性メモリセルを同時に
形成するフィルタキャパシタを備える不揮発性半導体記
憶装置の製造方法であって、前記第１の領域を両側に素子分離を行う素子分離構造体
を形成する第１の工程と、前記第１の領域の半導体基板の表面層に、前記フィルタ
キャパシタ下部電極として作用する不純物拡散層を形成
する第２の工程と、前記第１の領域及び第２の領域の半導体基板上に酸化物
からなる第１の絶縁膜を形成する第３の工程と、前記第２の領域の前記第１の絶縁膜上に第１の導電膜を
形成する第４の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化
物を少なくとも含む第２の絶縁膜を形成すると共に前記
第２の領域の前記第１の導電膜上に前記第２の絶縁膜を
形成する第５の工程と、前記第１の領域の前記第２の絶縁膜上に第２の導電膜を
形成すると共に前記第２の領域の前記第２の絶縁膜上に
前記フィルタキャパシタの上部電極として作用する前記
第２の導電膜を形成する第６の工程と、フォトリソグラフィ技術及びエッチング技術により前記
第２の導電膜、前記第２の絶縁膜及び前記第１の導電膜
を順次エッチングすることにより、前記第１の領域上及
び前記素子分離構造体上の少なくとも一部の領域に跨が
るように前記第２の導電膜からなるフィルタキャパシタ
の上部電極を形成すると共に、前記第２の領域上に前記
第２の導電膜からなる制御ゲート電極と前記第１の導電
膜からなる浮遊ゲート電極を形成する第７の工程とを含
むフィルタキャパシタを備えた不揮発性半導体記憶装置
の製造方法。
【請求項５４】前記第１の工程が、素子分離用のフィ
ールド絶縁膜を形成する工程を含む請求項５３に記載の
不揮発性半導体記憶装置の製造方法。
【請求項５５】前記第１の工程が、素子分離用のフィ
ールドシールド電極を備えた素子分離構造体を形成する
工程を含む請求項５３に記載の不揮発性半導体記憶装置
の製造方法。
【請求項５６】半導体基板の第１の領域に電源ノイズ
の除去を行うフィルタキャパシタを形成すると共に前記
半導体基板の第２の領域にメモリセルを同時に形成する
フィルタキャパシタを備える不揮発性半導体記憶装置の
製造方法であって、前記第１の領域の半導体基板の表面層に、前記フィルタ
キャパシタ下部電極として作用する不純物拡散層を形成
する第１の工程と、前記第１の領域及び前記第２の領域の半導体基板上に酸
化物からなる第１の絶縁膜を形成する第２の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化
物を少なくとも含む第２の絶縁膜を形成すると共に前記
第２の領域の前記第１の絶縁膜上に前記第２の絶縁膜を
形成する第３の工程と、前記第１の領域の前記第２の絶縁膜上に導電膜を形成す
ると共に前記第２の領域の前記第２の絶縁膜上に前記フ
ィルタキャパシタの上部電極として作用する前記導電膜
を形成する第４の工程と、フォトリソグラフィ技術及びエッチング技術により前記
導電膜、前記第２の絶縁膜を順次エッチングすることに
より、前記第１の領域上に前記導電膜からなるフィルタ
キャパシタの上部電極を形成すると共に、前記第２の領
域上に前記導電膜からなる半導体装置のゲート電極を形
成する第５の工程とを含むフィルタキャパシタを備えた
半導体装置の製造方法。
【請求項５７】半導体基板の第１の領域に電源ノイズ
の除去を行うフィルタキャパシタを形成すると共に前記
半導体基板の第２の領域にメモリセルを同時に形成する
フィルタキャパシタを備える不揮発性半導体記憶装置の
製造方法であって、前記第１の領域を両側に素子分離を行う素子分離構造体
を形成する第１の工程と、前記第１の領域の半導体基板の表面層に、前記フィルタ
キャパシタ下部電極として作用する不純物拡散層を形成
する第２の工程と、前記第１の領域及び前記第２の領域の半導体基板上に酸
化物からなる第１の絶縁膜を形成する第３の工程と、前記第１の領域の前記第１の絶縁膜上に酸化物及び窒化
物を少なくとも含む第２の絶縁膜を形成すると共に前記
第２の領域の前記第１の絶縁膜上に前記第２の絶縁膜を
形成する第４の工程と、前記第１の領域の前記第２の絶縁膜上に導電膜を形成す
ると共に前記第２の領域の前記第２の絶縁膜上に前記フ
ィルタキャパシタの上部電極として作用する前記導電膜
を形成する第５の工程と、フォトリソグラフィ技術及びエッチング技術により前記
導電膜をエッチングすることにより、前記第１の領域上
及び絶縁膜素子分離構造体上の少なくとも一部の領域に
跨がるように前記導電膜からなるフィルタキャパシタの
上部電極を形成すると共に、前記第２の領域上に前記導
電膜からなる半導体装置のゲート電極を形成する第６の
工程とを含むフィルタキャパシタを備えた半導体装置の
製造方法。
【請求項５８】前記第１の工程が、フィールド絶縁膜
を形成する工程を含む請求項５７に記載の半導体装置の
製造方法。
【請求項５９】前記第１の工程が、素子分離用のフィ
ールドシールド電極を備えた素子分離構造体を形成する
工程を含む請求項５７に記載の半導体装置の製造方法。