JPH1012750A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH1012750A JPH1012750A JP8162881A JP16288196A JPH1012750A JP H1012750 A JPH1012750 A JP H1012750A JP 8162881 A JP8162881 A JP 8162881A JP 16288196 A JP16288196 A JP 16288196A JP H1012750 A JPH1012750 A JP H1012750A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- insulating film
- polycrystalline silicon
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】メモリセルの大規模化、高密度化および高性能
化を達成できる不揮発性半導体装置の製造方法を提供す
る。 【解決手段】第１の多結晶シリコン膜に対して拡散層配
線と素子分離用溝を自己整合的に形成し、化学的機械研
磨法により酸化シリコン膜を溝内に埋め込むことによ
り、第１の多結晶シリコン膜に対して拡散層配線および
素子分離用溝を自己整合的に形成し、表面が平坦な酸化
シリコン膜によって溝内を埋め込む。 【効果】充分な厚さを持つ酸化シリコン膜を溝内に埋め
込んで、良好なソース・ドレイン拡散層間絶縁分離を行
なうことができ、また、素子分離領域および拡散層の幅
幅を一定に保つことができる。
化を達成できる不揮発性半導体装置の製造方法を提供す
る。 【解決手段】第１の多結晶シリコン膜に対して拡散層配
線と素子分離用溝を自己整合的に形成し、化学的機械研
磨法により酸化シリコン膜を溝内に埋め込むことによ
り、第１の多結晶シリコン膜に対して拡散層配線および
素子分離用溝を自己整合的に形成し、表面が平坦な酸化
シリコン膜によって溝内を埋め込む。 【効果】充分な厚さを持つ酸化シリコン膜を溝内に埋め
込んで、良好なソース・ドレイン拡散層間絶縁分離を行
なうことができ、また、素子分離領域および拡散層の幅
幅を一定に保つことができる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置の製造方法に関し、詳しくは、メモリセルの大規模
化、高密度化および特性の向上が可能な、電気的書き換
え機能を備えた不揮発性半導体記憶装置の製造方法に関
する。
装置の製造方法に関し、詳しくは、メモリセルの大規模
化、高密度化および特性の向上が可能な、電気的書き換
え機能を備えた不揮発性半導体記憶装置の製造方法に関
する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置の製造方
法としては、例えば、図５および図６に示した製造方法
が、特願平６−６２３８６に記載されている。
法としては、例えば、図５および図６に示した製造方法
が、特願平６−６２３８６に記載されている。
【０００３】この製造方法を説明する。まず、図５
（ａ）に示したように、半導体基板４０１の表面にゲー
ト酸化膜４０２、第１の多結晶シリコン膜４０３、第１
の絶縁膜４０４、および第１の窒化膜４０５の４層から
なる列ラインを、周知のリソグラフィおよびドライエッ
チング技術を用いてストライプ状にパターニングして形
成した後、第１の多結晶シリコン膜４０３の露出された
側面を酸化して、第２の絶縁膜４０６を形成する。
（ａ）に示したように、半導体基板４０１の表面にゲー
ト酸化膜４０２、第１の多結晶シリコン膜４０３、第１
の絶縁膜４０４、および第１の窒化膜４０５の４層から
なる列ラインを、周知のリソグラフィおよびドライエッ
チング技術を用いてストライプ状にパターニングして形
成した後、第１の多結晶シリコン膜４０３の露出された
側面を酸化して、第２の絶縁膜４０６を形成する。
【０００４】次に、図５（ｂ）に示したように、第２の
窒化膜４０７を全面に形成した後、異方性エッチングを
行って、図５（ｃ）に示したように、上記第２の窒化膜
４０７のうち、上記４層からなる列ラインの側壁部に形
成された部分のみを残し、他の部分は除去する。
窒化膜４０７を全面に形成した後、異方性エッチングを
行って、図５（ｃ）に示したように、上記第２の窒化膜
４０７のうち、上記４層からなる列ラインの側壁部に形
成された部分のみを残し、他の部分は除去する。
【０００５】次に、上記第１および第２の窒化膜４０
４、４０７をマスクとして選択酸化を行って、図５
（ｄ）に示したように、上記列ラインおよび第２の窒化
膜４０７が形成されていない部分の半導体基板４０１の
表面に、素子分離用絶縁膜４０８を形成する。
４、４０７をマスクとして選択酸化を行って、図５
（ｄ）に示したように、上記列ラインおよび第２の窒化
膜４０７が形成されていない部分の半導体基板４０１の
表面に、素子分離用絶縁膜４０８を形成する。
【０００６】次に、図６（ａ）に示したように、上記第
１および第２の窒化膜４０４、４０７を除去した後、第
１の多結晶シリコン膜４０４および上記素子分離用絶縁
膜４０８が形成されていない部分の半導体基板４０１に
イオン注入を行なって、列ラインの拡散層４０９を形成
する。
１および第２の窒化膜４０４、４０７を除去した後、第
１の多結晶シリコン膜４０４および上記素子分離用絶縁
膜４０８が形成されていない部分の半導体基板４０１に
イオン注入を行なって、列ラインの拡散層４０９を形成
する。
【０００７】図６（ｂ）に示したように、第３の絶縁膜
４１０を全面に形成した後、異方性エッチングを行っ
て、図６（ｃ）に示したように、上記第３の絶縁膜４１
０のうち、第１の多結晶シリコン膜４０３の側壁部に形
成された部分のみを残し、他の部分は除去した。この
際、上記第１の絶縁膜４０４も除去されて、上記第１の
多結晶シリコン膜４０３の表面が露出される。
４１０を全面に形成した後、異方性エッチングを行っ
て、図６（ｃ）に示したように、上記第３の絶縁膜４１
０のうち、第１の多結晶シリコン膜４０３の側壁部に形
成された部分のみを残し、他の部分は除去した。この
際、上記第１の絶縁膜４０４も除去されて、上記第１の
多結晶シリコン膜４０３の表面が露出される。
【０００８】続いて、図６（ｄ）に示したように、第１
の多結晶シリコン膜４０３と電気的に接続し、列ライン
よりもやや広くパターニングされた第２の多結晶シリコ
ン膜４１１を形成する。
の多結晶シリコン膜４０３と電気的に接続し、列ライン
よりもやや広くパターニングされた第２の多結晶シリコ
ン膜４１１を形成する。
【０００９】層間絶縁膜４１２および第３の多結晶シリ
コン膜４１３を形成し、列ラインに垂直な行ラインの形
状にパターニングすることにより、不揮発性半導体記憶
装置の素子分離領域および浮遊ゲート電極が形成され
る。
コン膜４１３を形成し、列ラインに垂直な行ラインの形
状にパターニングすることにより、不揮発性半導体記憶
装置の素子分離領域および浮遊ゲート電極が形成され
る。
【００１０】上記従来技術は、第１および第２の多結晶
シリコン膜４０３、４１１が、電子を蓄積する浮遊ゲー
トとして働き、第３の多結晶シリコン膜４１３がワード
線として働く。第１の多結晶シリコン膜４０３と素子分
離用絶縁膜４０８のいずれにも覆われていない半導体基
板４０１に、イオン注入によって形成された上記列ライ
ン状の拡散層４０９は、ソース・ドレイン領域ととも
に、配線層の役割も兼ねている（拡散層配線）。上記浮
遊ゲート、ワード線およびソース・ドレイン領域によっ
てメモリセル構造が形成される。互いに異なる行ライン
上に形成されたメモリセルのソース・ドレインは、それ
ぞれ拡散層配線によって並列に接続されている。ドレイ
ン側の拡散層配線は、例えばデータ線またはビット線と
して働き、ソース線は共通ソース配線またはデータ線毎
の局所的なソース配線として働く。
シリコン膜４０３、４１１が、電子を蓄積する浮遊ゲー
トとして働き、第３の多結晶シリコン膜４１３がワード
線として働く。第１の多結晶シリコン膜４０３と素子分
離用絶縁膜４０８のいずれにも覆われていない半導体基
板４０１に、イオン注入によって形成された上記列ライ
ン状の拡散層４０９は、ソース・ドレイン領域ととも
に、配線層の役割も兼ねている（拡散層配線）。上記浮
遊ゲート、ワード線およびソース・ドレイン領域によっ
てメモリセル構造が形成される。互いに異なる行ライン
上に形成されたメモリセルのソース・ドレインは、それ
ぞれ拡散層配線によって並列に接続されている。ドレイ
ン側の拡散層配線は、例えばデータ線またはビット線と
して働き、ソース線は共通ソース配線またはデータ線毎
の局所的なソース配線として働く。
【００１１】この製造方法の特徴は、素子分離用絶縁膜
および拡散層の形成が、第１の多結晶シリコン膜に対し
て、自己整合的に行なわれることである。これらを、そ
れぞれ通常のリソグラフィ技術によって形成した場合
は、マスク合わせの際の位置ずれの変動によって、素子
分離領域および拡散層の幅が変動して一定にならないた
め、拡散層の抵抗値が変動して、メモリセルデータの読
み出し時の電流ばらつきが生じる。しかし、上記従来の
製造方法によれば、第１の多結晶シリコン膜の側壁部に
形成された第２の窒化膜の幅は、第２の窒化膜の膜厚に
より決まる。従って、第１および第２の窒化膜をマスク
として用いた選択酸化により形成された素子分離領域、
および第２の窒化膜を除去した後の開口部に形成する拡
散層の各々の幅は、それぞれ一定になるため、拡散層抵
抗値およびメモリセルデータの読み出し時の電流の変動
を低減することができる。
および拡散層の形成が、第１の多結晶シリコン膜に対し
て、自己整合的に行なわれることである。これらを、そ
れぞれ通常のリソグラフィ技術によって形成した場合
は、マスク合わせの際の位置ずれの変動によって、素子
分離領域および拡散層の幅が変動して一定にならないた
め、拡散層の抵抗値が変動して、メモリセルデータの読
み出し時の電流ばらつきが生じる。しかし、上記従来の
製造方法によれば、第１の多結晶シリコン膜の側壁部に
形成された第２の窒化膜の幅は、第２の窒化膜の膜厚に
より決まる。従って、第１および第２の窒化膜をマスク
として用いた選択酸化により形成された素子分離領域、
および第２の窒化膜を除去した後の開口部に形成する拡
散層の各々の幅は、それぞれ一定になるため、拡散層抵
抗値およびメモリセルデータの読み出し時の電流の変動
を低減することができる。
【００１２】また、第１の多結晶シリコン膜の下のゲー
ト酸化膜が不均一、特に選択酸化によって素子分離用絶
縁膜を形成する際に生ずる、ゲートバーズビークによっ
て、ゲート酸化膜のエッジが厚くなった場合には、浮遊
ゲートへの電子の注入、放出特性が劣化し、メモリセル
のデータ書き込みや消去特性が劣化するという問題があ
る。
ト酸化膜が不均一、特に選択酸化によって素子分離用絶
縁膜を形成する際に生ずる、ゲートバーズビークによっ
て、ゲート酸化膜のエッジが厚くなった場合には、浮遊
ゲートへの電子の注入、放出特性が劣化し、メモリセル
のデータ書き込みや消去特性が劣化するという問題があ
る。
【００１３】このような問題を解決するため、従来術に
おいては、第１の多結晶シリコン膜の側壁部に形成され
た第２の窒化膜が存在するため、選択酸化によって素子
分離用絶縁膜を形成する際に、第１の多結晶シリコン膜
やその直下のゲート酸化膜が酸化されることがなく、均
一なゲート酸化膜を得ることができる。従って、浮遊ゲ
ートへの電子の注入、放出特およびメモリセルのデータ
書き込みや消去特性の劣化を防止することができる。
おいては、第１の多結晶シリコン膜の側壁部に形成され
た第２の窒化膜が存在するため、選択酸化によって素子
分離用絶縁膜を形成する際に、第１の多結晶シリコン膜
やその直下のゲート酸化膜が酸化されることがなく、均
一なゲート酸化膜を得ることができる。従って、浮遊ゲ
ートへの電子の注入、放出特およびメモリセルのデータ
書き込みや消去特性の劣化を防止することができる。
【００１４】
【発明が解決しようとする課題】しかし、上記従来技術
においては、メモリセルの微細化にともなって素子分離
領域の幅が縮小されてくると、互いに隣接する第２の窒
化膜４０７の間の開口部の幅が狭くなるため、第１およ
び第２の窒化膜４０５、４０７をマスクとして用いた選
択酸化によって素子分離用絶縁膜４０８を形成した際
に、十分な厚みを持った素子分離用絶縁膜を形成するこ
とが困難になる。そのため、第２の窒化膜４０７を除去
した後に行われる不純物のイオン注入の際に、素子分離
用絶縁膜４０８を不純物が透過して、素子分離用絶縁膜
４０８下にも不純物が注入されてしまうため、拡散層４
０９の間を互いに絶縁分離することが困難になり、メモ
リセルの正常動作が困難となる。
においては、メモリセルの微細化にともなって素子分離
領域の幅が縮小されてくると、互いに隣接する第２の窒
化膜４０７の間の開口部の幅が狭くなるため、第１およ
び第２の窒化膜４０５、４０７をマスクとして用いた選
択酸化によって素子分離用絶縁膜４０８を形成した際
に、十分な厚みを持った素子分離用絶縁膜を形成するこ
とが困難になる。そのため、第２の窒化膜４０７を除去
した後に行われる不純物のイオン注入の際に、素子分離
用絶縁膜４０８を不純物が透過して、素子分離用絶縁膜
４０８下にも不純物が注入されてしまうため、拡散層４
０９の間を互いに絶縁分離することが困難になり、メモ
リセルの正常動作が困難となる。
【００１５】本発明の目的は、従来技術の有する上記問
題を解決し、高い性能と高い信頼性を有し、かつメモリ
セルサイズを微細化するのに好適な不揮発性半導体記憶
装置を容易に製造することができる不揮発性半導体記憶
装置の製造方法を提供することにある。
題を解決し、高い性能と高い信頼性を有し、かつメモリ
セルサイズを微細化するのに好適な不揮発性半導体記憶
装置を容易に製造することができる不揮発性半導体記憶
装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
の本発明不揮発性半導体記憶装置の製造方法は、第１導
電型を有する半導体基板の表面上に形成されたゲ−ト酸
化膜の上に、第１の多結晶シリコン膜、第１の酸化シリ
コン膜および第１の窒化シリコン膜を少なくとも含む積
層膜を、列ライン方向にストライプ状に加工する工程
と、当該積層膜の側壁部上に第１の絶縁膜を形成する工
程と、上記第１の窒化シリコン膜と上記第１の絶縁膜が
形成されていない部分の上記半導体基板に溝を形成する
工程と、当該溝内に第２の絶縁膜を充填して素子分離領
域を形成する工程と、上記第１の窒化膜を除去した後、
上記列ライン方向とは垂直な行ライン方向にストライプ
状の第２の多結晶シリコン膜を形成する工程を少なくと
も含むことを特徴とする。
の本発明不揮発性半導体記憶装置の製造方法は、第１導
電型を有する半導体基板の表面上に形成されたゲ−ト酸
化膜の上に、第１の多結晶シリコン膜、第１の酸化シリ
コン膜および第１の窒化シリコン膜を少なくとも含む積
層膜を、列ライン方向にストライプ状に加工する工程
と、当該積層膜の側壁部上に第１の絶縁膜を形成する工
程と、上記第１の窒化シリコン膜と上記第１の絶縁膜が
形成されていない部分の上記半導体基板に溝を形成する
工程と、当該溝内に第２の絶縁膜を充填して素子分離領
域を形成する工程と、上記第１の窒化膜を除去した後、
上記列ライン方向とは垂直な行ライン方向にストライプ
状の第２の多結晶シリコン膜を形成する工程を少なくと
も含むことを特徴とする。
【００１７】すなわち、本発明では、上記積層膜に対し
て、素子分離領域が自己整合的に形成できるので、素子
分離領域の幅を一定に、かつ小さくすることができる。
また、上記積層膜中の上記第１の窒化シリコン膜は、下
記不純物ドープおよび上記素子分離領域の形成の際のマ
スクとして用いられ、この膜を除去した後、上記列ライ
ン方向とは垂直な行ライン方向にストライプ状の第２の
多結晶シリコン膜を形成することによってワード線が形
成される。
て、素子分離領域が自己整合的に形成できるので、素子
分離領域の幅を一定に、かつ小さくすることができる。
また、上記積層膜中の上記第１の窒化シリコン膜は、下
記不純物ドープおよび上記素子分離領域の形成の際のマ
スクとして用いられ、この膜を除去した後、上記列ライ
ン方向とは垂直な行ライン方向にストライプ状の第２の
多結晶シリコン膜を形成することによってワード線が形
成される。
【００１８】上記素子分離領域を形成する工程は、上記
第２の絶縁膜を全面に形成した後、化学的機械研磨法に
よって表面を平坦化することによって行うことができ
る。これにより、表面が平坦になって、ワード線の形成
など、以降の工程に極めて好都合である。
第２の絶縁膜を全面に形成した後、化学的機械研磨法に
よって表面を平坦化することによって行うことができ
る。これにより、表面が平坦になって、ワード線の形成
など、以降の工程に極めて好都合である。
【００１９】上記素子分離領域を形成する際に、上記第
２の絶縁膜である酸化シリコン膜の上に、第２の窒化シ
リコン膜を全面に積層して形成した後に、上記化学的機
械研磨法を行って表面を平坦化させれば、上記第２の窒
化シリコン膜が研磨のストッパ膜として作用するので、
平坦な表面を形成するのに極めて好ましい。
２の絶縁膜である酸化シリコン膜の上に、第２の窒化シ
リコン膜を全面に積層して形成した後に、上記化学的機
械研磨法を行って表面を平坦化させれば、上記第２の窒
化シリコン膜が研磨のストッパ膜として作用するので、
平坦な表面を形成するのに極めて好ましい。
【００２０】上記積層膜をストライプ状に加工した後、
上記第１の絶縁膜を形成するに先立って、上記積層膜が
形成されていない部分の上記半導体基板の表面領域に、
上記第１導電型とは逆の第２導電型不純物をドープする
ことができ、それにより、第２導電型を有する拡散層を
上記積層膜と平行な方向に、上記積層膜に対して自己整
合的に形成される。
上記第１の絶縁膜を形成するに先立って、上記積層膜が
形成されていない部分の上記半導体基板の表面領域に、
上記第１導電型とは逆の第２導電型不純物をドープする
ことができ、それにより、第２導電型を有する拡散層を
上記積層膜と平行な方向に、上記積層膜に対して自己整
合的に形成される。
【００２１】上記列方向と直行する行方向のストライプ
状の第２の多結晶シリコン膜からなるワード線を形成し
た後に、上記積層膜および第２の多結晶シリコン膜が形
成されていない部分の上記半導体の表面領域に、上記第
２導電型を有する不純物拡散層が形成される。
状の第２の多結晶シリコン膜からなるワード線を形成し
た後に、上記積層膜および第２の多結晶シリコン膜が形
成されていない部分の上記半導体の表面領域に、上記第
２導電型を有する不純物拡散層が形成される。
【００２２】上記第１の絶縁膜および第２の絶縁膜は酸
化シリコンからなり、上記溝内に第２の絶縁膜を充填す
る素子分離領域は、酸化シリコン膜を熱酸化法によって
上記溝内の全面に形成した後に行われる。
化シリコンからなり、上記溝内に第２の絶縁膜を充填す
る素子分離領域は、酸化シリコン膜を熱酸化法によって
上記溝内の全面に形成した後に行われる。
【００２３】上記化学機械研磨法は、ヒュームドシリカ
若しくは酸化セリウムを用いて行うことができ、これに
よって窒化シリコンに対する酸化シリコンの研磨速度を
著しく大きくすることができる。
若しくは酸化セリウムを用いて行うことができ、これに
よって窒化シリコンに対する酸化シリコンの研磨速度を
著しく大きくすることができる。
【００２４】上記第１の多結晶シリコン膜は、不揮発性
半導体記憶装置の浮遊ゲート電極として用いられ、上記
第２の多結晶シリコン膜は、ワード線として用いられ
る。
半導体記憶装置の浮遊ゲート電極として用いられ、上記
第２の多結晶シリコン膜は、ワード線として用いられ
る。
【００２５】
【発明の実施の形態】半導体基板表面に形成される、上
記第１の多結晶シリコン膜、第１の酸化シリコン膜およ
び第１の窒化シリコン膜からなる積層膜は、周知のＣＶ
Ｄ法によって形成され、周知のホトリソグラフィおよび
ドライエッチング技術を用いてパターニングされる。ソ
ース・ドレイン領域となる不純物層は、窒化シリコン膜
をマスクとして用いた周知のイオン注入によって半導体
基板中に形成される。
記第１の多結晶シリコン膜、第１の酸化シリコン膜およ
び第１の窒化シリコン膜からなる積層膜は、周知のＣＶ
Ｄ法によって形成され、周知のホトリソグラフィおよび
ドライエッチング技術を用いてパターニングされる。ソ
ース・ドレイン領域となる不純物層は、窒化シリコン膜
をマスクとして用いた周知のイオン注入によって半導体
基板中に形成される。
【００２６】積層膜の側部上に形成されるサイドウオー
ルは、第２の酸化シリコン膜を全面に形成し、異方性ド
ライエッチングを行うことによって形成される。上記異
方性ドライエッチングによって、第２の酸化シリコン膜
は積層膜の側面上のみに残存し、他の部分は除去され
る。
ルは、第２の酸化シリコン膜を全面に形成し、異方性ド
ライエッチングを行うことによって形成される。上記異
方性ドライエッチングによって、第２の酸化シリコン膜
は積層膜の側面上のみに残存し、他の部分は除去され
る。
【００２７】半導体基板に溝を形成し、さらに溝内を含
む全面に第３の酸化シリコン膜を熱酸化法によって形成
した後、ＣＶＤ法によって厚い酸化シリコン膜が形成さ
れる。酸化シリコン膜をＣＶＤによって基板上に直接形
成すると、好ましくない障害が発生する恐れがあるが、
あらかじめ上記第３の酸化シリコン膜を熱酸化法によっ
て形成しておけば、このような恐れはない。
む全面に第３の酸化シリコン膜を熱酸化法によって形成
した後、ＣＶＤ法によって厚い酸化シリコン膜が形成さ
れる。酸化シリコン膜をＣＶＤによって基板上に直接形
成すると、好ましくない障害が発生する恐れがあるが、
あらかじめ上記第３の酸化シリコン膜を熱酸化法によっ
て形成しておけば、このような恐れはない。
【００２８】
〈実施例１〉本発明の実施例を、図１乃至図４を用いて
説明する。図１は本実施例によって形成されたメモリセ
ルの断面構造を、図２はメモリアレイ部分の平面パター
ンをそれぞれ示す。図１は図２のＡ−Ａ´断面図であ
り、ワード線の形成工程までを示した。
説明する。図１は本実施例によって形成されたメモリセ
ルの断面構造を、図２はメモリアレイ部分の平面パター
ンをそれぞれ示す。図１は図２のＡ−Ａ´断面図であ
り、ワード線の形成工程までを示した。
【００２９】図１に示したように、メモリセルの電荷蓄
積部となる浮遊ゲートは、２層の多結晶シリコン膜１０
３、１０８から形成され、上記２層の多結晶シリコン膜
は電気的に互いに接続されている。また、多結晶シリコ
ン膜からなるワード線１１０と多結晶シリコン膜１０８
の間には酸化シリコン膜１０９が形成されている。ソー
スおよびドレイン拡散層１０４は、多結晶シリコン膜１
０３直下にゲート酸化シリコン膜１０２を介してシリコ
ン基板１０１中に形成されている。メモリセル間には素
子分離用酸化シリコン膜１０７が形成され、隣接するメ
モリセルのソースおよびドレイン拡散層を電気的に分離
している。多結晶シリコン膜１０８とソースまたはドレ
イン拡散層１０４の間には、酸化シリコン膜１０５が形
成されている。
積部となる浮遊ゲートは、２層の多結晶シリコン膜１０
３、１０８から形成され、上記２層の多結晶シリコン膜
は電気的に互いに接続されている。また、多結晶シリコ
ン膜からなるワード線１１０と多結晶シリコン膜１０８
の間には酸化シリコン膜１０９が形成されている。ソー
スおよびドレイン拡散層１０４は、多結晶シリコン膜１
０３直下にゲート酸化シリコン膜１０２を介してシリコ
ン基板１０１中に形成されている。メモリセル間には素
子分離用酸化シリコン膜１０７が形成され、隣接するメ
モリセルのソースおよびドレイン拡散層を電気的に分離
している。多結晶シリコン膜１０８とソースまたはドレ
イン拡散層１０４の間には、酸化シリコン膜１０５が形
成されている。
【００３０】図２の平面図と図１の断面図との対応を以
下に示す。メモリセル２０１は多結晶シリコン膜からな
るワード線１１０の直下に形成され、領域２０３に多結
晶シリコン膜１０３が形成され、その上には上記多結晶
シリコン膜１０３領域よりやや大きい多結晶シリコン膜
１０８が形成されている。同一ワード線１１０上の隣接
メモリセルは、列方向に形成された素子分離用酸化シリ
コン膜１０７により分離され、領域２０６、２０７に形
成された酸化シリコン膜１０５の直下には、ソースまた
はドレイン拡散層１０４がそれぞれ列方向に形成されて
いる。領域２０８は相異なるワード線上のメモリセルを
互いに分離する領域であり、浮遊ゲートおよびワード線
は形成されていない。したがって、この領域２０８に
は、酸化シリコン膜１０５が形成されているが、多結晶
シリコン膜１０３、１０８、１１０はいずれも形成され
ていない。
下に示す。メモリセル２０１は多結晶シリコン膜からな
るワード線１１０の直下に形成され、領域２０３に多結
晶シリコン膜１０３が形成され、その上には上記多結晶
シリコン膜１０３領域よりやや大きい多結晶シリコン膜
１０８が形成されている。同一ワード線１１０上の隣接
メモリセルは、列方向に形成された素子分離用酸化シリ
コン膜１０７により分離され、領域２０６、２０７に形
成された酸化シリコン膜１０５の直下には、ソースまた
はドレイン拡散層１０４がそれぞれ列方向に形成されて
いる。領域２０８は相異なるワード線上のメモリセルを
互いに分離する領域であり、浮遊ゲートおよびワード線
は形成されていない。したがって、この領域２０８に
は、酸化シリコン膜１０５が形成されているが、多結晶
シリコン膜１０３、１０８、１１０はいずれも形成され
ていない。
【００３１】次に、図３および図４を用いて本実施例の
製造方法を説明する。まず、図３（ａ）に示したよう
に、第１導電型を有する半導体基板３０１の表面に、厚
さ７〜１０ｎｍのゲート酸化シリコン膜３０２、厚さ１
５０ｎｍの第１の多結晶シリコン膜３０３、厚さ２０ｎ
ｍの第１の酸化シリコン膜３０４、および厚さ１００ｎ
ｍの第１の窒化シリコン膜３０５を順次形成した。ここ
で、第１の多結晶シリコン膜３０３にはリンがドープさ
れており、その不純物濃度は１Ｅ２０ｃｍ-3以上とし
た。
製造方法を説明する。まず、図３（ａ）に示したよう
に、第１導電型を有する半導体基板３０１の表面に、厚
さ７〜１０ｎｍのゲート酸化シリコン膜３０２、厚さ１
５０ｎｍの第１の多結晶シリコン膜３０３、厚さ２０ｎ
ｍの第１の酸化シリコン膜３０４、および厚さ１００ｎ
ｍの第１の窒化シリコン膜３０５を順次形成した。ここ
で、第１の多結晶シリコン膜３０３にはリンがドープさ
れており、その不純物濃度は１Ｅ２０ｃｍ-3以上とし
た。
【００３２】列ライン状にパターニングされたレジスト
膜をマスクとして用いて、上記第１の窒化シリコン膜３
０５、第１の酸化シリコン膜３０４、および第１の多結
晶シリコン膜３０３を異方性エッチングして、所定の形
状とした。上記レジスト膜を除去した後、第１の窒化シ
リコン膜３０５をマスクとして第２導電型不純物をイオ
ン注入して、メモリセルのソース・ドレイン領域となる
不純物拡散層３０６を形成した。
膜をマスクとして用いて、上記第１の窒化シリコン膜３
０５、第１の酸化シリコン膜３０４、および第１の多結
晶シリコン膜３０３を異方性エッチングして、所定の形
状とした。上記レジスト膜を除去した後、第１の窒化シ
リコン膜３０５をマスクとして第２導電型不純物をイオ
ン注入して、メモリセルのソース・ドレイン領域となる
不純物拡散層３０６を形成した。
【００３３】次に、図３（ｂ）に示したように、厚さ２
００ｎｍの第２の酸化シリコン膜３０７を全面に形成し
た後、異方性エッチングを行なって、図３（ｃ）に示し
たように、上記第２の酸化シリコン膜３０７のうち、上
記列ラインの側壁部に形成された部分のみを残し、他の
部分は除去した。その後、第１の窒化シリコン膜３０５
および残った第２の酸化シリコン膜３０７に覆われてい
ない領域の半導体基板３０１を異方性エッチングして、
深さ２００ｎｍの溝３０８を形成した。
００ｎｍの第２の酸化シリコン膜３０７を全面に形成し
た後、異方性エッチングを行なって、図３（ｃ）に示し
たように、上記第２の酸化シリコン膜３０７のうち、上
記列ラインの側壁部に形成された部分のみを残し、他の
部分は除去した。その後、第１の窒化シリコン膜３０５
および残った第２の酸化シリコン膜３０７に覆われてい
ない領域の半導体基板３０１を異方性エッチングして、
深さ２００ｎｍの溝３０８を形成した。
【００３４】図３（ｄ）に示したように、上記溝３０８
内の半導体基板１の表面に、周知の熱酸化法を用いて、
薄い酸化シリコン膜３０９を形成した後、周知のＣＶＤ
法を用いて、厚さ４００ｎｍの第３の酸化シリコン膜３
１０および厚さ１００ｎｍの第２の窒化シリコン膜３１
１を全面に形成した。
内の半導体基板１の表面に、周知の熱酸化法を用いて、
薄い酸化シリコン膜３０９を形成した後、周知のＣＶＤ
法を用いて、厚さ４００ｎｍの第３の酸化シリコン膜３
１０および厚さ１００ｎｍの第２の窒化シリコン膜３１
１を全面に形成した。
【００３５】次に、窒化シリコン膜の研磨速度が酸化シ
リコン膜の研磨速度より著しく遅い特性を有する化学的
機械研磨法（研磨剤；ヒュームドシリカ）を用いて、第
１の窒化シリコン膜３０５および第２の窒化シリコン膜
３１１が露出するまで研磨して、図４（ａ）に示したよ
うに、第３の酸化シリコン膜３１０の表面を平坦に研磨
して、溝３０８内に第３の酸化シリコン膜３１０を埋め
込み、素子分離領域を形成した。
リコン膜の研磨速度より著しく遅い特性を有する化学的
機械研磨法（研磨剤；ヒュームドシリカ）を用いて、第
１の窒化シリコン膜３０５および第２の窒化シリコン膜
３１１が露出するまで研磨して、図４（ａ）に示したよ
うに、第３の酸化シリコン膜３１０の表面を平坦に研磨
して、溝３０８内に第３の酸化シリコン膜３１０を埋め
込み、素子分離領域を形成した。
【００３６】なお、上記第２の窒化シリコン膜３１１を
形成することなしに化学的機械研磨を行なうと、広い素
子分離領域の第３の酸化シリコン膜３１０が研磨されて
充分な膜厚を残すことができないことがあり、素子の分
離が困難になる恐れがある。しかし、第２の窒化シリコ
ン膜３１１を形成した場合には、第２の窒化シリコン膜
３１１が化学的機械研磨のストッパ膜として働くため、
その下の第３の酸化シリコン膜３１０が研磨されること
はなく、広い素子分離領域に充分に厚い酸化シリコン膜
を埋め込むことができ、分離性能の高い素子分離領域が
形成される。この作用は、素子領域における第１の多結
晶シリコン膜３０３の研磨が、第１の窒化シリコン膜３
０５によって防止されるのと同じである。
形成することなしに化学的機械研磨を行なうと、広い素
子分離領域の第３の酸化シリコン膜３１０が研磨されて
充分な膜厚を残すことができないことがあり、素子の分
離が困難になる恐れがある。しかし、第２の窒化シリコ
ン膜３１１を形成した場合には、第２の窒化シリコン膜
３１１が化学的機械研磨のストッパ膜として働くため、
その下の第３の酸化シリコン膜３１０が研磨されること
はなく、広い素子分離領域に充分に厚い酸化シリコン膜
を埋め込むことができ、分離性能の高い素子分離領域が
形成される。この作用は、素子領域における第１の多結
晶シリコン膜３０３の研磨が、第１の窒化シリコン膜３
０５によって防止されるのと同じである。
【００３７】また、第２の窒化シリコン膜３１１を形成
することにより、化学的機械研磨法の最大の問題点であ
る面内における研磨速度の不均一を著しく改善できる。
化学的機械研磨法においては、表面に露出されている材
質が異なると、研磨速度が不均一になる。しかし、本発
明においては、図４（ａ）に示したように、研磨後の表
面は、第２の酸化シリコン膜３０７および第３の酸化シ
リコン膜３１０以外は、大部分の表面積を第１および第
２の窒化シリコン膜３０５、３１１によって占められて
いるため、面内の研磨均一性は著しく向上する。
することにより、化学的機械研磨法の最大の問題点であ
る面内における研磨速度の不均一を著しく改善できる。
化学的機械研磨法においては、表面に露出されている材
質が異なると、研磨速度が不均一になる。しかし、本発
明においては、図４（ａ）に示したように、研磨後の表
面は、第２の酸化シリコン膜３０７および第３の酸化シ
リコン膜３１０以外は、大部分の表面積を第１および第
２の窒化シリコン膜３０５、３１１によって占められて
いるため、面内の研磨均一性は著しく向上する。
【００３８】次に、図４（ｂ）に示したように、上記第
１の窒化シリコン膜３０５、第２の窒化シリコン膜３１
１および第１の酸化シリコン膜３０４を除去した後、高
濃度のｎ型不純物イオンがドープされた厚さ５０ｎｍの
第２の多結晶シリコン膜３１２を全面に形成した。この
第２の多結晶シリコン膜３１２を、図４（ｃ）に示した
ように、周知のホトエッチング法を用いて、上記第１の
多結晶シリコン膜３０３よりもやや広い幅にパターニン
グした。
１の窒化シリコン膜３０５、第２の窒化シリコン膜３１
１および第１の酸化シリコン膜３０４を除去した後、高
濃度のｎ型不純物イオンがドープされた厚さ５０ｎｍの
第２の多結晶シリコン膜３１２を全面に形成した。この
第２の多結晶シリコン膜３１２を、図４（ｃ）に示した
ように、周知のホトエッチング法を用いて、上記第１の
多結晶シリコン膜３０３よりもやや広い幅にパターニン
グした。
【００３９】厚さ１５ｎｍの層間絶縁膜３１３および厚
さ１５０ｎｍの第３の多結晶シリコン膜３１４を全面に
被着し、図４（ｄ）に示したように、列ラインに垂直な
行ライン状に、第３の多結晶シリコン膜３１４、層間絶
縁膜３１３、第２の多結晶シリコン膜３１２および第１
の多結晶シリコン膜３０３をパターニングし、図２に示
した電子を蓄積するための浮遊ゲート電極を形成した。
さ１５０ｎｍの第３の多結晶シリコン膜３１４を全面に
被着し、図４（ｄ）に示したように、列ラインに垂直な
行ライン状に、第３の多結晶シリコン膜３１４、層間絶
縁膜３１３、第２の多結晶シリコン膜３１２および第１
の多結晶シリコン膜３０３をパターニングし、図２に示
した電子を蓄積するための浮遊ゲート電極を形成した。
【００４０】その後、周知の製造方法と同様に、層間絶
縁膜、コンタクトホール、電極配線を形成して、メモリ
セルを形成した。
縁膜、コンタクトホール、電極配線を形成して、メモリ
セルを形成した。
【００４１】なお、本発明の主旨を逸脱しない範囲にお
いて、本実施例を若干変更できることはいうまでもな
い。例えば、本実施例ではＡＮＤ型メモリセルの製造方
法を示したが、本発明をＮＡＮＤ型メモリセルの製造方
法に適用することもできる。具体的には、ソース・ドレ
イン領域となる不純物拡散層を、ＡＮＤ型メモリセルで
は第１の多結晶シリコン膜を列ライン状にパターニング
した後に形成するのに対し、列ラインと垂直な行ライン
状に第３の多結晶シリコン膜を形成した後に不純物拡散
層を形成することによって、ＮＡＮＤ型メモリセルを製
造することができる。また、溝内に埋め込む酸化シリコ
ン膜の材質はノンドープのＣＶＤ膜に限定するものでは
なく、リンガラス、ボロンガラス、またはＢＰＳＧのよ
うな熱処理によりリフローが可能な膜や、ＴＥＯＳ等に
代表される有機材料を原料とした酸化シリコン膜のよう
に堆積時にリフロー形状が得られる膜を用いてもかまわ
ない。また、ウェルの形成については、素子分離領域形
成の前後いずれに行なっても良い。また、素子分離領域
直下の半導体基板表面へのチャネル反転防止のための不
純物導入についても、必要に応じて、周知の方法を用い
ることができる。
いて、本実施例を若干変更できることはいうまでもな
い。例えば、本実施例ではＡＮＤ型メモリセルの製造方
法を示したが、本発明をＮＡＮＤ型メモリセルの製造方
法に適用することもできる。具体的には、ソース・ドレ
イン領域となる不純物拡散層を、ＡＮＤ型メモリセルで
は第１の多結晶シリコン膜を列ライン状にパターニング
した後に形成するのに対し、列ラインと垂直な行ライン
状に第３の多結晶シリコン膜を形成した後に不純物拡散
層を形成することによって、ＮＡＮＤ型メモリセルを製
造することができる。また、溝内に埋め込む酸化シリコ
ン膜の材質はノンドープのＣＶＤ膜に限定するものでは
なく、リンガラス、ボロンガラス、またはＢＰＳＧのよ
うな熱処理によりリフローが可能な膜や、ＴＥＯＳ等に
代表される有機材料を原料とした酸化シリコン膜のよう
に堆積時にリフロー形状が得られる膜を用いてもかまわ
ない。また、ウェルの形成については、素子分離領域形
成の前後いずれに行なっても良い。また、素子分離領域
直下の半導体基板表面へのチャネル反転防止のための不
純物導入についても、必要に応じて、周知の方法を用い
ることができる。
【００４２】さらに、本発明は不揮発性半導体装置のみ
に限定されるものではなく、他のデバイスの製造に応用
することも可能である。
に限定されるものではなく、他のデバイスの製造に応用
することも可能である。
【００４３】
【発明の効果】本発明によれば、メモリセルサイズが微
細化され素子分離領域の幅が縮小されても、半導体基板
内に充分な厚みを持つ酸化シリコン膜を埋め込むことが
でき、ソース・ドレイン拡散層間の絶縁分離を良好に行
なうことができる。また、第１の多結晶シリコン膜に対
して、素子分離領域およびソース・ドレイン拡散層の形
成が自己整合的に行なわれるため、各々をリソグラフィ
技術により形成した場合のように、マスク合わせの際の
位置ずれによって素子分離領域および拡散層の幅が変動
することはなく、各々の幅を一定に保つことができる。
従って、拡散層抵抗値の変動およびメモリセルデータの
読み出し時の電流の変動を低減することができ、メモリ
セルの並列数を増加でき、メモリＬＳＩの大規模化、高
密度化および高性能化に極めて有用である。
細化され素子分離領域の幅が縮小されても、半導体基板
内に充分な厚みを持つ酸化シリコン膜を埋め込むことが
でき、ソース・ドレイン拡散層間の絶縁分離を良好に行
なうことができる。また、第１の多結晶シリコン膜に対
して、素子分離領域およびソース・ドレイン拡散層の形
成が自己整合的に行なわれるため、各々をリソグラフィ
技術により形成した場合のように、マスク合わせの際の
位置ずれによって素子分離領域および拡散層の幅が変動
することはなく、各々の幅を一定に保つことができる。
従って、拡散層抵抗値の変動およびメモリセルデータの
読み出し時の電流の変動を低減することができ、メモリ
セルの並列数を増加でき、メモリＬＳＩの大規模化、高
密度化および高性能化に極めて有用である。
【図１】本発明の実施例を示す断面図、
【図２】本発明の実施例の平面配置を示す平面図、
【図３】本発明の実施例を示す工程図、
【図４】本発明の実施例を示す工程図、
【図５】従来技術を示す工程図、
【図６】従来技術を示す工程図。
１０１、３０１、４０１…半導体基板、 １０２、３０２、４０２…ゲート酸化シリコン膜、 １０３、１０８、２０３、２０４、３０３、３１２、３
１４、４０３、４１１、４１３…多結晶シリコン膜、 １０４、３０６、４０９…ソース・ドレイン拡散層、 １０５、１０６、１０７、１０９、２０５、２０６、２
０７、３０４、３０７、３０９、３１０、３１３、４０
４、４０６、４０８、４１０、４１２…酸化シリコン
膜、 ２０１…メモリセル、 １０１、２０２、１１０…ワード線、 ２０８…分離領域、 ３０５、３１１、４０５、４０７…窒化シリコン膜、 ３０８…溝。
１４、４０３、４１１、４１３…多結晶シリコン膜、 １０４、３０６、４０９…ソース・ドレイン拡散層、 １０５、１０６、１０７、１０９、２０５、２０６、２
０７、３０４、３０７、３０９、３１０、３１３、４０
４、４０６、４０８、４１０、４１２…酸化シリコン
膜、 ２０１…メモリセル、 １０１、２０２、１１０…ワード線、 ２０８…分離領域、 ３０５、３１１、４０５、４０７…窒化シリコン膜、 ３０８…溝。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 加藤 正高 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小林 孝 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (10)
- 【請求項１】第１導電型を有する半導体基板の表面上に
形成されたゲ−ト酸化膜の上に、第１の多結晶シリコン
膜、第１の酸化シリコン膜および第１の窒化シリコン膜
を少なくとも含む積層膜を、列ライン方向にストライプ
状に加工する工程と、当該積層膜の側壁部上に第１の絶
縁膜を形成する工程と、上記第１の窒化シリコン膜と上
記第１の絶縁膜が形成されていない部分の上記半導体基
板に溝を形成する工程と、当該溝内に第２の絶縁膜を充
填して素子分離領域を形成する工程と、上記第１の窒化
膜を除去した後、上記列ライン方向とは垂直な行ライン
方向にストライプ状の第２の多結晶シリコン膜を形成す
る工程を少なくとも含むことを特徴とする不揮発性半導
体記憶装置の製造方法。 - 【請求項２】上記素子分離領域を形成する工程は、上記
第２の絶縁膜を全面に形成した後、化学的機械研磨法に
よって表面を平坦化することによって行われることを特
徴とする請求項１に記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項３】上記第２の絶縁膜の上に第２の窒化シリコ
ン膜を全面に積層して形成した後に、上記化学的機械研
磨法によって表面が平坦化されることを特徴とする請求
項２に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項４】上記積層膜をストライプ状に加工する工程
と上記第１の絶縁膜を形成する工程の間に、上記積層膜
が形成されていない部分の上記半導体基板の表面領域
に、上記第１導電型とは逆の第２導電型を有する不純物
拡散層を上記積層膜と平行な方向に形成する工程が介在
することを特徴とする請求項１から３のいずれか一に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】上記第２の多結晶シリコン膜を形成する工
程の後に、上記積層膜および第２の多結晶シリコン膜が
形成されていない部分の上記半導体の表面領域に、上記
第２導電型を有する不純物拡散層が形成されることを特
徴とする請求項１から４のいずれか一記載の不揮発性半
導体記憶装置の製造方法。 - 【請求項６】上記第１の絶縁膜および第２の絶縁膜は酸
化シリコンからなることを特徴とする請求項１から５の
いずれか一記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】上記溝内に第２の絶縁膜は、酸化シリコン
膜を熱酸化法によって上記溝内の全面に形成した後に行
われることを特徴とする請求項１から６のいずれか一記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項８】上記化学機械研磨法は、ヒュームドシリカ
若しくは酸化セリウムを用いて行われることを特徴とす
る請求項１から７のいずれか一記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項９】上記第１の多結晶シリコン膜は、浮遊ゲー
ト電極であることを特徴とする請求項１から８のいずれ
か一記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１０】上記第２の多結晶シリコン膜は、ワード
線であることを特徴とする請求項１から９のいずれか一
記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162881A JPH1012750A (ja) | 1996-06-24 | 1996-06-24 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162881A JPH1012750A (ja) | 1996-06-24 | 1996-06-24 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012750A true JPH1012750A (ja) | 1998-01-16 |
Family
ID=15763046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8162881A Pending JPH1012750A (ja) | 1996-06-24 | 1996-06-24 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012750A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326264B1 (en) | 1998-07-10 | 2001-12-04 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6441426B1 (en) | 1999-01-07 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of manufacturing the same |
| WO2003077305A3 (en) * | 2002-03-06 | 2003-12-11 | Motorola Inc | Method for making a semiconductor device by variable chemical mechanical polish downforce |
| US6673674B2 (en) | 1998-02-10 | 2004-01-06 | Nec Electronics Corporation | Method of manufacturing a semiconductor device having a T-shaped floating gate |
| US7038304B2 (en) | 2003-08-07 | 2006-05-02 | Renesas Technology Corp. | Semiconductor memory device and manufacturing method thereof |
| JP2006269814A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100958619B1 (ko) | 2002-12-31 | 2010-05-20 | 동부일렉트로닉스 주식회사 | 엔드 타입 플래시 메모리셀 제조방법 |
| US7902024B2 (en) | 2007-04-30 | 2011-03-08 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor device including a floating gate, method of manufacturing the same and associated systems |
-
1996
- 1996-06-24 JP JP8162881A patent/JPH1012750A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6673674B2 (en) | 1998-02-10 | 2004-01-06 | Nec Electronics Corporation | Method of manufacturing a semiconductor device having a T-shaped floating gate |
| US6326264B1 (en) | 1998-07-10 | 2001-12-04 | Nec Corporation | Semiconductor device and method for manufacturing same |
| KR100324478B1 (ko) * | 1998-07-10 | 2002-02-27 | 니시가키 코지 | 반도체장치 및 그 제조방법 |
| US6441426B1 (en) | 1999-01-07 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of manufacturing the same |
| WO2003077305A3 (en) * | 2002-03-06 | 2003-12-11 | Motorola Inc | Method for making a semiconductor device by variable chemical mechanical polish downforce |
| KR100958619B1 (ko) | 2002-12-31 | 2010-05-20 | 동부일렉트로닉스 주식회사 | 엔드 타입 플래시 메모리셀 제조방법 |
| US7038304B2 (en) | 2003-08-07 | 2006-05-02 | Renesas Technology Corp. | Semiconductor memory device and manufacturing method thereof |
| JP2006269814A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US7718490B2 (en) | 2005-03-24 | 2010-05-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and manufacturing method therefor |
| US7902024B2 (en) | 2007-04-30 | 2011-03-08 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor device including a floating gate, method of manufacturing the same and associated systems |
| US8330205B2 (en) | 2007-04-30 | 2012-12-11 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor device including a floating gate and associated systems |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2735193B2 (ja) | 不揮発性半導体装置及びその製造方法 | |
| US6927133B2 (en) | Semiconductor memory capable of being driven at low voltage and its manufacture method | |
| US6222225B1 (en) | Semiconductor device and manufacturing method thereof | |
| US7521318B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6570215B2 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| JP3435786B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4493182B2 (ja) | 半導体装置 | |
| JP2001044391A (ja) | 半導体記憶装置とその製造方法 | |
| JP2004022819A (ja) | 半導体装置及びその製造方法 | |
| US6855599B2 (en) | Fabrication method of a flash memory device | |
| KR100389278B1 (ko) | 반도체 기억장치의 제조방법 및 반도체 기억장치 | |
| JPH10144886A (ja) | 半導体装置及びその製造方法 | |
| JPH0817948A (ja) | 半導体装置及びその製造方法 | |
| JP3075192B2 (ja) | 半導体装置の製造方法 | |
| JPH1012750A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH09205154A (ja) | 半導体装置及びその製造方法 | |
| JP3298509B2 (ja) | 半導体装置の製造方法 | |
| US20040079984A1 (en) | Polysilicon self-aligned contact and a polysilicon common source line and method of forming the same | |
| JP2870086B2 (ja) | Ｍｏｓ型不揮発性半導体記憶装置の製造方法 | |
| EP1405340B1 (en) | Manufacturing method of a non-volatile memory transistor with a select gate adjacent to the control gate/floating-gate stack | |
| JPH08186183A (ja) | 不揮発性半導体メモリ装置およびその製造方法 | |
| JP2833030B2 (ja) | 不揮発性半導体装置の製造方法 | |
| JPH09330988A (ja) | 積層ゲート型不揮発性半導体記憶装置 | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 |