JP2001044391A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
- Publication number
- JP2001044391A JP2001044391A JP11215601A JP21560199A JP2001044391A JP 2001044391 A JP2001044391 A JP 2001044391A JP 11215601 A JP11215601 A JP 11215601A JP 21560199 A JP21560199 A JP 21560199A JP 2001044391 A JP2001044391 A JP 2001044391A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor memory
- forming
- diffusion region
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000003860 storage Methods 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title abstract description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 238000002955 isolation Methods 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 42
- 229910052710 silicon Inorganic materials 0.000 abstract description 42
- 239000010703 silicon Substances 0.000 abstract description 42
- 238000000034 method Methods 0.000 description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 31
- 229920005591 polysilicon Polymers 0.000 description 29
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 238000010586 diagram Methods 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 238000001459 lithography Methods 0.000 description 11
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 11
- 229910021342 tungsten silicide Inorganic materials 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 239000005380 borophosphosilicate glass Substances 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
備えた半導体記憶装置において高集積化が実現された半
導体記憶装置とその製造方法を提供する 【解決手段】シリコン基板101中に形成された素子分
離膜と、素子分離膜の間に形成された複数の半導体メモ
リセルとを有する半導体記憶装置であって、シリコン基
板101の面上に形成されると共に少なくとも二つの半
導体メモリセルのソース拡散領域112を接続する導電
性膜116a,116bを備えたことを特徴とする半導
体記憶装置を提供する。
Description
の製造方法に関し、さらに詳しくは、各ソースが共通ラ
インに接続された複数の半導体メモリセルを備えた半導
体記憶装置とその製造方法に関するものである。
R型フラッシュメモリセルアレイを示す図である。ここ
で、不揮発性半導体記憶装置の製造方法においては、図
1に示される半導体メモリセルMCの微細化が重要な課
題とされている。また、図1に示されるようにNOR型
フラッシュメモリセルアレイにおいては、通常、同じ行
に配置される半導体メモリセルMCを構成する各トラン
ジスタのソースSが共通のソース線SLに接続される。
このソース線SLはデータの一括消去などを行うために
用いられる。なお、同じ行に配置される半導体メモリセ
ルMCを構成する各トランジスタのゲートGは、ソース
線SLと平行な共通のワード線WLに接続され、同じ列
に配置される半導体メモリセルMCを構成する各トラン
ジスタのドレインDR は共通のビット線BLに接続され
る。
った構造を示す断面図である。図2に示されるように、
ソース線SLは以下のように形成される。即ち、まず、
微細化を目的として、シリコン基板1上にLOCOS 素子分
離法によってフィールド酸化膜が形成される。そして、
ゲート電極が形成された後自己整合的にフィールド酸化
膜をエッチングし、除去する。
上に、半導体メモリセルMC内の各トランジスタのソー
ス拡散領域12を兼ねた連続的な不純物拡散層を形成し
ソース線SLが配線される。ここで、このように自己整
合的なエッチングによってソース線SLを形成する方法
はSAS(Self-Aligned Source )方式と呼ばれてい
る。
フラッシュメモリの製造方法について図3から図6を参
照して説明する。ここで、図3はNOR型フラッシュメ
モリを有する従来の半導体記憶装置の構成を示す平面図
であり、図4から図6は図3に示された半導体記憶装置
の製造方法を示す断面構造図である。このうち図4は、
図3に示されるワード線WLに沿ったA−A' で切断し
た時の断面構造を示す図である。まず図4(a)に示さ
れるように、シリコン基板1上に例えば900℃の熱酸
化により約25nmの厚さのパッド酸化膜2を形成し、
その上にCVD法によって約170nmの厚さのシリコ
ン窒化膜3を堆積する。そして、リソグラフィー技術と
エッチング技術により素子領域となる領域にのみシリコ
ン窒化膜3が残存するようにパターニングして、シリコ
ン窒化膜3をエッチングする。
コン窒化膜3をマスクにシリコン基板1を例えば110
0℃で熱酸化させ、約300nmの厚さの素子分離膜4
を形成する。そして、図4(c)に示されるように、シ
リコン窒化膜3及びパッド酸化膜2を除去し、例えば9
00℃の熱酸化により約10nmの厚さのトンネル絶縁
膜5を形成する。その後、CVD法により浮遊ゲートと
なる約100nmの厚さのポリシリコン膜6を堆積し
て、リソグラフィー技術とエッチング技術とによって、
素子領域上を覆う縞状のパターンにポリシリコン膜6を
パターニングする。
ゲートと制御ゲートとを容量結合するためのONO膜7
を形成する。ここで、ONO膜7は例えば、CVD法に
よって約10nmの厚さの酸化膜を形成し、その上にC
VD法により約10nmの厚さのシリコン窒化膜を堆積
し、さらにその上に、例えば950℃の熱酸化により約
4nmの厚さの酸化膜を形成することによって成膜され
る。
約120nmの厚さのポリシリコン膜8を形成し、その
上に約150nmの厚さのタングステンシリサイド膜9
を形成し、さらにその上に約50nmの厚さのポリシリ
コン膜10を形成する。また、ポリシリコン膜10の上
には、レジストパターニングの際の反射防止膜としての
意義を有する約100nmの厚さのシリコン窒化酸化膜
11が形成される。
(アルミニウム配線)BLに沿ったD−D' で切断した
時の断面構造を示す図である。図3に示される素子分離
膜4のパターンと交差する方向に延在するパターンでレ
ジスト(図示していない)が塗布され、図5(e)に示
されるように、そのレジストをマスクとしてシリコン窒
化酸化膜11、ポリシリコン膜10、タングステンシリ
サイド膜9、ポリシリコン膜8が順次エッチングされ
る。
ゲートに接続されるワード線WLが形成される。また、
その後にシリコン窒化酸化膜11をマスクとして、ON
O膜7とポリシリコン膜6をエッチングしてスタックゲ
ート電極を形成する。そして、このスタックゲート電極
に対し自己整合的にイオンを注入することによりシリコ
ン基板1に不純物を注入し、例えば約900℃の窒素雰
囲気中で30分熱処理を施す。これにより、ソース拡散
領域12とドレイン拡散領域13とが形成される。な
お、上記のイオン注入は、例えばAs+ が60keV に加速
され4×1015cm-2のドーズ量でシリコン基板1に照
射される。
のシリコン酸化膜14を堆積した後にエッチバックし、
図5(f)に示されるように、シリコン酸化膜14から
成るサイドウォールスペーサを形成する。次にリソグラ
フィー技術によりソース拡散領域12を露出させるた
め、ドレイン拡散領域13を覆うレジストをパターニン
グして図3に示された素子分離膜4をエッチングする。
が4×1015cm-2のAs+ イオンを注入し、窒素雰囲
気中で例えば850℃の熱処理を30分行うことによ
り、各トランジスタのソース拡散領域12を接続する連
続した拡散領域からなるソース線SLが形成される。次
に、図5(g)に示されるように、CVD法により約1
00nmの厚さのシリコン酸化膜17及び約900nm
の厚さのBPSG膜18を堆積する。その後コンタクト
ホール19を形成して、スパッタ法によりアルミ膜を堆
積しパターニングすることによってアルミニウム配線層
から成るビット線BLを形成する。
属配線がなされ、表面保護絶縁膜を形成して半導体記憶
装置が製造されていた。なお、図6は図3に示されるB
−B' の線に沿った構造を示す断面図である。図6に示
されるように、シリコン基板1上にLOCOS 素子分離膜4
とドレイン拡散領域13とが形成され、その上にCVD
酸化膜17とBPSG膜18とが形成される。その後、
コンタクトホール19が開けられ、アルミニウム配線層
から成るビット線BLが形成される。
に沿った構造を示す断面図である。図7に示されるよう
に、シリコン基板1上にLOCOS 素子分離膜4とソース線
SLとが形成され、LOCOS 素子分離膜4の上にポリシリ
コン膜8、タングステンシリサイド膜9、ポリシリコン
膜10、シリコン窒化酸化膜11が順に形成され、シリ
コン酸化膜14からなるサイドウォールスペーサが形成
される。そして、さらにCVD酸化膜17とBPSG膜
18とが順に形成される。
ため、半導体基板をエッチングすることによりトレンチ
型の素子分離膜を形成する方法が近年行われており、こ
のような方法を採用した場合であってもLOCOS 素子分離
法の場合と同様に素子を形成することが求められる。
チ型素子分離法を用いて素子分離を行った場合におい
て、従来の製造方法を採用することにより形成されるN
OR型フラッシュメモリのソース線の構造を示す断面図
である。なお、図8(a)は図3に示されるC−C’の
線に沿って切断した場合の断面構造を示すものである。
子分離法を用いた場合は、ソース線SLの形成が困難で
ある。即ち、図2に示されるようにLOCOS素子分離
法を用いた場合は、シリコン基板1上の素子分離膜をエ
ッチングした部分21はなだらかな斜面であるため、イ
オン注入によって所望のソース線SLが形成されるのに
対し、トレンチ素子分離法を用いた場合は、シリコン基
板1上のSAS方式で素子分離膜をエッチングした部分
Mtは急峻な段差となるため、イオン注入の異方性によ
り段差の部分において平面的に連続な不純物注入がなさ
れず、所望のソース線SLが形成されない。従って、ト
レンチ型素子分離法を用いてNOR型フラッシュメモリ
を製造する場合には、従来の製造方法は採用できないこ
ととなる。
揮発性半導体記憶装置としては、特許番号第28330
30に記され図8(b)に示された装置が知られてい
る。図8(b)に示すように、これは各セルのソース拡
散層をCVDタングステンの選択成長で架橋するもので
あるが、素子分離領域とn型ソース拡散層の表面が凹凸
形状になっているため、CVDタングステンの架橋部
(素子分離領域の上部)で断線が起きやすい、という欠
点がある。
い、低抵抗なソース線の形成が困難であった。本発明は
上述のような問題点を解決し、ソースが共通接続された
半導体メモリセルを備えた半導体記憶装置において高集
積化が実現された半導体記憶装置とその製造方法を提供
することを目的とする。
ワード線とビット線の交点に対応して半導体メモリセル
が存在し、該半導体メモリセルを構成するMOSトラン
ジスタのゲートは前記ワード線に、ドレインは前記ビッ
ト線に、ソースは前記ワード線とほぼ平行なソース線に
接続され、半導体基板上に形成されたトレンチ型素子分
離膜を有し、前記ソース線は前記半導体基板のほぼ平坦
な領域に形成された導電性パターンよりなることを特徴
とする半導体記憶装置を提供することにより達成され
る。
ース線の形成不良や断線を防ぐことができ、低抵抗化に
よる半導体記憶装置の高速化が達成できる。ここで、上
記半導体メモリセルは、不揮発性半導体メモリセルとす
ることができる。また、この不揮発性半導体メモリセル
はNOR型フラッシュメモリセルとすることができる。
た1本のソース線SLに対して一体型で形成することが
できる。これによりソース線の更なる低抵抗化が図れ
る。また、上記素子分離構造は半導体基板中に形成され
たトレンチ型素子分離膜とすることができる。そして、
このような手法によれば半導体メモリセル全体の占有面
積を低減することができる。
導体メモリセルのゲート側壁膜の間に形成することがで
きる。また、上記不揮発性半導体メモリセルは、半導体
基板上に形成されたトンネル絶縁膜と、トンネル絶縁膜
の上に形成された浮遊ゲートと、浮遊ゲートの上に形成
された制御ゲートと、制御ゲート上に形成された窒化膜
あるいは窒化酸化膜とを有するものとすることができ
る。そして、このような手段によれば、制御ゲート上の
窒化膜あるいは窒化酸化膜を露光時の反射防止のため及
びエッチングストッパとして働かせ所望のエッチングを
実現することができる。
リンがドープされた多結晶シリコンあるいはアモルファ
スシリコンから生成することができる。また、上記半導
体基板はSOI(Silicon On Insulator)基板とするこ
とができる。このような手段によれば、寄生容量の低下
によって動作の高速化を図ることができる。
体基板上にさらにロジック回路が形成されたものとする
ことができる。このような手段によれば、半導体記憶装
置の機能性を高めることができる。また、ソース線はメ
タル又はシリサイドで形成することができる。また、上
記半導体記憶装置は、トレンチ型素子分離膜の間であっ
てゲートをはさんで半導体メモリセルのソース拡散領域
と反対側に形成され、トレンチ型素子分離膜に沿う方向
の幅がソース拡散領域の幅と同じか、あるいは、より広
いドレイン拡散領域をさらに備えたものとすることがで
きる。
とにより半導体基板上に所定の間隔で平行状の溝を形成
し酸化膜を埋め込むトレンチ型素子分離ステップと、酸
化膜の間の半導体基板上にゲート酸化膜を介して浮遊ゲ
ートを形成するステップと、浮遊ゲートの上に絶縁膜を
介して制御ゲートを形成するステップと、制御ゲートを
マスクとして自己整合的に不純物を拡散させてソース拡
散領域及びドレイン拡散領域を形成するステップと、酸
化膜の間の半導体基板上に絶縁膜を堆積してソース拡散
領域だけをエッチバックしソース拡散領域を露出させる
ステップと、露出させたソース拡散領域の上に導電層を
形成するステップとを備えた半導体記憶装置の製造方法
を提供することによって達成される。
となく容易に複数のソース拡散領域を接続することがで
きる。また、上記エッチバックは浮遊ゲート及び制御ゲ
ートをマスクの一部として施され、浮遊ゲート及び制御
ゲートには自己整合的にサイドウォールスペーサが形成
されることとすることができる。
または窒化膜とすることができる。このような手段によ
れば、サイドウォールスペーサをエッチングストッパと
して働かせ所望のエッチングを実現できる。また、本発
明の目的は、エッチングすることにより半導体基板上に
所定の間隔で平行状の溝を形成し酸化膜を埋め込むトレ
ンチ型素子分離ステップと、酸化膜の間の半導体基板上
にゲート酸化膜を介して浮遊ゲートを形成するステップ
と、浮遊ゲートの上に絶縁膜を介して制御ゲートを形成
するステップと、制御ゲートをマスクとして自己整合的
に不純物を拡散させてソース拡散領域及びドレイン拡散
領域を形成するステップと、酸化膜の間の半導体基板上
に絶縁膜を堆積してコンタクトホールを形成すると共
に、露出させたソース拡散領域及びドレイン拡散領域の
上に導電層とプラグを形成するステップとを備えた半導
体記憶装置の製造方法を提供することによって達成され
る。
接続とドレイン拡散領域のプラグを同時に形成すること
ができる。また、上記半導体記憶装置の製造方法におい
ては、さらに制御ゲートの上に窒化膜あるいは窒化酸化
膜を堆積することができる。このような手段によれば、
制御ゲート上の窒化膜あるいは窒化酸化膜を露光時の反
射防止のため及びエッチングストッパとして働かせ所望
のエッチングを実現することができる。
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。 [実施の形態1]図9は、本発明の実施の形態に係るN
OR型フラッシュメモリを有した半導体記憶装置の構成
を示す平面図であり、図10から図14は図9に示され
た半導体記憶装置の製造方法を示す本発明の実施の形態
1に係る断面構造図である。
態に係るNOR型フラッシュメモリを有した半導体記憶
装置は、シリコン基板101上において所定の間隔で平
行状に形成された複数のトレンチ型素子分離膜104
と、トレンチ型素子分離膜104と同じ方向に形成され
たビット線BLと、トレンチ型素子分離膜104及びビ
ット線BLに略直交するように配線されたワード線WL
とを備える。
線WLに沿ったA−A' で切断した時の断面構造を示す
図である。まず図10(a)に示されるように、シリコ
ン基板101上において例えば900℃の熱酸化によ
り、約25nmの厚さのパッド酸化膜102を形成す
る。そして、その上にCVD法により約170nmの厚
さのシリコン窒化膜103を堆積する。次に、リソグラ
フィー技術とエッチング技術とによって素子形成領域に
のみシリコン窒化膜103が残存するようにパターニン
グし、シリコン窒化膜103をエッチングする。
リコン窒化膜103をマスクとしてシリコン基板101
を約400nmの深さまでエッチングし、その部分にC
VD法によって約1000nmの厚さの酸化膜を堆積す
る。その後、化学機械研磨(CMP)法により表面を研
磨し、酸化膜をシリコン基板101に埋め込むことによ
りトレンチ型素子分離膜104を形成する。そして、シ
リコン窒化膜103とパッド酸化膜102とを除去す
る。
酸化法により約10nmの厚さのトンネル絶縁膜105
を形成し、その上にCVD法により浮遊ゲートとなる約
100nmの厚さのポリシリコン膜106を堆積する。
そして、抵抗率が約300Ω・cmとなるようリン拡散
によりドープする。なお、この時ポリシリコン膜106
の代わりにリンがドープされたアモルファスシリコンを
使用してもよい。
術とにより、素子形成領域を覆う縞状にポリシリコン膜
106をパターニングする。そして、図10(d)に示
されるように、浮遊ゲートと制御ゲートとを容量結合す
るためのONO膜107を形成する。ここで、ONO膜
107は例えば、CVD法によって約10nmの厚さの
酸化膜を形成し、その上にCVD法により約10nmの
厚さのシリコン窒化膜を堆積し、さらにその上に、例え
ば950℃の熱酸化により約4nmの厚さの酸化膜を形
成することによって成膜される。
約120nmの厚さのポリシリコン膜108を堆積し、
抵抗率が約60Ω・cmとなるようリン拡散によりドー
プする。なお、この時ポリシリコン膜108の代わりに
リンがドープされたアモルファスシリコンを使用しても
良い。そして、ポリシリコン膜108の上に約150n
mの厚さのタングステンシリサイド膜109を形成す
る。また、その上に約100nmの厚さのシリコン窒化
酸化膜111を形成する。なお、このシリコン窒化酸化
膜111は、レジストパターニングの際の露光における
反射防止膜として機能する。
(アルミニウム配線)BLに沿ったD−D' で切断した
時の断面構造を示す図である。図9に示されるトレンチ
型素子分離膜104のパターンと交差する方向に延在す
るパターンでレジスト(図示していない)が塗布され、
図11(e)に示されるように、そのレジストをマスク
としてシリコン窒化酸化膜111、タングステンシリサ
イド膜109、ポリシリコン膜108が順次エッチング
される。
ゲートに接続されるワード線WLが形成される。また、
その後にシリコン窒化酸化膜111をマスクとして、O
NO膜107とポリシリコン膜106をエッチングして
スタックゲート電極を形成する。そして、このスタック
ゲート電極に対し自己整合的にイオンを注入することに
よりシリコン基板101に不純物を注入し、例えば約9
00℃の窒素雰囲気中で30分熱処理を施す。これによ
り、ソース拡散領域112とドレイン拡散領域113と
が形成される。なお、上記のイオン注入は、例えばAs
+ が60keV に加速され4×1015cm-2のドーズ量でシ
リコン基板101に照射される。
た方向のドレイン拡散領域の幅は、ソース拡散領域の幅
と同じか、あるいは、より広いものとされる。次に、C
VD法により約100nmの厚さのシリコン酸化膜11
4を堆積した後に、リソグラフィー技術によりソース拡
散領域112を露出させるため、ドレイン拡散領域11
3を覆うレジスト115をパターニングする。なお、シ
リコン酸化膜114の代わりに窒化膜を堆積させること
も同様に考えられる。
方性エッチングを行いレジスト115を除去することに
より、ソース拡散領域112の上方にシリコン酸化膜1
14から成るサイドウォールスペーサが自己整合的に形
成される。なお、この時シリコン窒化酸化膜111はエ
ッチングストッパーとして機能する。次に、図11
(g)に示されるように、例えば導電性を有する約12
0nmの厚さのポリシリコン膜116aと、同じく導電
性を有する約15nmの厚さのタングステンシリサイド
膜116bとを堆積する。そして、リソグラフィー技術
とエッチング技術とによりレジストをパターニングし、
エッチングすることによって図9に示されたソース線S
Lを形成する。ここで、シリコン酸化膜114から成る
サイドウォールスペーサは絶縁性を有するため、ワード
線WLとソース線SLとの間が電気的に絶縁される。
タングステンシリサイド膜116bの代わりにメタルを
用いることも可能であることは言うまでもない。次に、
図12に示されるように、CVD法により約100nm
の厚さのシリコン酸化膜117及び約900nmの厚さ
のBPSG膜118とを堆積する。その後、コンタクト
ホール119を形成するためのレジスト(図示していな
い)をパターニングして、エッチングすることによりコ
ンタクトホール119を形成する。
してパターニングし、ビット線BLを形成する。なお、
図13は図9に示されるB−B' の線に沿った構造を示
す断面図である。図13に示されるように、シリコン基
板101上にトレンチ型素子分離膜104とドレイン拡
散領域113とが形成され、その上にシリコン酸化膜1
14,117とBPSG膜118とが形成される。その
後、コンタクトホール119が開けられ、アルミニウム
配線層から成るビット線BLが形成される。
線に沿った構造を示す断面図である。図14に示される
ように、シリコン基板101上にトレンチ型素子分離膜
104とソース拡散領域112とがほぼ平坦に形成さ
れ、その上にポリシリコン膜116aとタングステンシ
リサイド膜116bとが形成される。そしてさらにその
上には、シリコン酸化膜117とBPSG膜118、そ
してビット線BLとが形成される。
S集積回路と同様に金属配線を行い、その後に表面保護
絶縁膜を形成して半導体記憶装置を完成する。 [実施の形態2]図10と図16及び図17は、本発明
の実施の形態2に係る半導体記憶装置の断面構造図であ
る。
コン基板101上において例えば900℃の熱酸化によ
り、約25nmの厚さのパッド酸化膜102を形成す
る。そして、その上にCVD法により約170nmの厚
さのシリコン窒化膜103を堆積する。次に、リソグラ
フィー技術とエッチング技術とによって素子形成領域に
のみシリコン窒化膜103が残存するようにパターニン
グし、シリコン窒化膜103をエッチングする。
リコン窒化膜103をマスクとしてシリコン基板101
を約400nmの深さまでエッチングし、その部分にC
VD法によって約1000nmの厚さの酸化膜を堆積す
る。その後、化学機械研磨(CMP)法により表面を研
磨し、酸化膜をシリコン基板101に埋め込むことによ
りトレンチ型素子分離膜104を形成する。そして、シ
リコン窒化膜103とパッド酸化膜102とを除去す
る。
酸化法により約10nmの厚さのトンネル絶縁膜105
を形成し、その上にCVD法により浮遊ゲートとなる約
100nmの厚さのポリシリコン膜106を堆積する。
そして、抵抗率が約300Ω・cmとなるようリン拡散
によりドープする。なお、この時ポリシリコン膜106
の代わりにリンがドープされたアモルファスシリコンを
使用してもよい。
術とにより、素子形成領域を覆う縞状にポリシリコン膜
106をパターニングする。そして、図10(d)に示
されるように、浮遊ゲートと制御ゲートとを容量結合す
るためのONO膜107を形成する。ここで、ONO膜
107は例えば、CVD法によって約10nmの厚さの
酸化膜を形成し、その上にCVD法により約10nmの
厚さのシリコン窒化膜を堆積し、さらにその上に、例え
ば950℃の熱酸化により約4nmの厚さの酸化膜を形
成することによって成膜される。
約120nmの厚さのポリシリコン膜108を堆積し、
抵抗率が約60Ω・cmとなるようリン拡散によりドー
プする。なお、この時ポリシリコン膜108の代わりに
リンがドープされたアモルファスシリコンを使用しても
よい。
50nmの厚さのタングステンシリサイド膜109を形
成する。また、その上に約100nmの厚さのシリコン
窒化酸化膜111を形成する。なお、このシリコン窒化
酸化膜111は、レジストパターニングの際の露光にお
ける反射防止膜として機能する。一方、図16は、図9
に示されるビット線(アルミニウム配線)BLに沿った
D−D’で切断した時の断面構造を示す図である。図9
に示されるトレンチ型素子分離膜104のパターンと交
差する方向に延在するパターンでレジスト(図示してい
ない)が塗付され、図16(e)に示されるように、そ
のレジストをマスクとしてシリコン窒化酸化膜111、
タングステンシリサイド膜109、ポリシリコン膜10
8が順次エッチングされる。
ゲートに接続されるワード線WLが形成される。また、
その後にシリコン窒化酸化膜111をマスクとして、O
NO膜107とポリシリコン膜106をエッチングして
スタックゲート電極を形成する。そして、このスタック
ゲート電極に対し自己整合的にイオンを注入することに
よりシリコン基板101に不純物を注入し、例えば約9
00℃の窒素雰囲気中で30分熱処理を施す。これによ
り、ソース拡散領域112とドレイン拡散領域113と
が形成される。
が60keVに加速され4×1015cm-2のドーズ量で
シリコン基板101に照射される。また、トレンチ型素
子分離膜104に沿った方向のドレイン拡散領域の幅
は、ソース拡散領域の幅と同じか、あるいは、より広い
ものとされる。次に、CVD法により約100nmの厚
さのシリコン酸化膜を堆積した後に、リソグラフィー技
術によりソース拡散領域112を露出させるためと、ド
レイン拡散領域113にコンタクトホールを形成するた
めレジスト115をパターニングする。
化膜を堆積させることも同様に考えられる。そして、図
16(f)に示されるようにエッチングを行いレジスト
115を除去することにより、ソース拡散領域112の
上方にシリコン酸化膜114から成るサイドウォールス
ペーサーが自己整合的に形成され、ドレイン拡散領域1
13上方にコンタクトホールが形成される。
は、エッチングストッパーとして機能する。次に、図1
6(g)に示されるように、例えば約30nmの厚さの
チタン膜120と約50nmの厚さの窒化チタン膜12
1と約400nmの厚さのタングステン膜122とを堆
積する。
技術によりレジストをパターニングし、エッチングする
ことによってソース線SLの形成とドレイン拡散領域コ
ンタクトを埋め込む。ここで、シリコン酸化膜114か
ら成るサイドウォールスペーサは絶縁性を有するため、
ワード線WLとソース線SLとの間が電気的に絶縁され
る。
により約100nmの厚さのシリコン酸化膜117及び
約900nmの厚さのBPSG膜118とを堆積する。
その後、コンタクトホール119を形成するためのレジ
スト(図示していない)をパターニングして、エッチン
グすることによりコンタクトホール119を形成する。
してパターニングし、ビット線BLを形成する。なお、
以上の工程を経た後は、通常のMOS集積回路と同様に
金属配線を行い、その後に表面保護絶縁膜を形成して半
導体記憶装置を完成する。なお、上記においてシリコン
基板101はSOI基板とすることができる。このよう
な基板を用いれば、寄生容量の低下により動作のさらな
る高速化を図ることができる。
示す。また、上記のような構成において、同一のシリコ
ン基板101上にロジック回路をさらに備えた半導体記
憶装置を製造することも、機能性の向上を実現する点で
有用である。そして、図15に一例として、ゲートTG
とソース拡散領域TS及びドレイン拡散領域TDを含む
トランジスタと、本実施の形態に係るNOR型フラッシ
ュメモリとが同一のシリコン基板101上に形成された
場合の断面構造が示される。
半導体記憶装置の製造方法によれば、トレンチ型素子分
離法を採用した場合においても、NOR型フラッシュメ
モリを容易に製造できる。またさらに、上記のような製
造方法によって半導体記憶装置を製造することにより、
高集積化が図られたNOR型フラッシュメモリを備えた
半導体記憶装置を得ることができる。
もとり得る。 (2) 前記半導体メモリセルは、不揮発性半導体メモ
リセルである請求項1に記載の半導体記憶装置。 (3) 前記不揮発性半導体メモリセルはNOR型フラ
ッシュメモリセルである(2)に記載の半導体記憶装
置。 (4) 前記導電性パターンは1本の前記ソース線に対
して一体型で形成されることを特徴とする請求項1に記
載の半導体記憶装置。 (5) 前記導電性パターンは隣接する前記半導体メモ
リセルのゲート側壁膜の間に形成された請求項1に記載
の半導体記憶装置。 (6) 前記不揮発性半導体メモリセルは、前記半導体
基板上に形成されたトンネル絶縁膜と、前記トンネル絶
縁膜の上に形成された浮遊ゲートと、前記浮遊ゲートの
上に形成された制御ゲートと、前記制御ゲート上に形成
された窒化膜とを有する(2)に記載の半導体記憶装
置。 (7) 前記浮遊ゲートと前記制御ゲートとは、リンが
ドープされた多結晶シリコンあるいはアモルファスシリ
コンから成る(6)に記載の半導体記憶装置。 (8) 前記半導体基板はSOI基板である請求項1に
記載の半導体記憶装置。 (9) 前記半導体基板上に形成されたロジック回路を
さらに備えた請求項1に記載の半導体記憶装置。 (10) 前記ソース線はメタル又はシリサイドから成
る請求項1に記載の半導体記憶装置。 (13) 前記エッチバックは前記浮遊ゲート及び前記
制御ゲートをマスクの一部として施され、前記浮遊ゲー
ト及び前記制御ゲートには自己整合的にサイドウォール
スペーサが形成される請求項3に記載の半導体記憶装置
の製造方法。 (14) 前記サイドウォールスペーサは酸化膜または
窒化膜である(13)に記載の半導体記憶装置の製造方
法。 (15) 前記制御ゲートの上に窒化膜を堆積するステ
ップをさらに備えた(13)に記載の半導体記憶装置の
製造方法。 (17) 前記ソース拡散領域上の前記導電層と前記ド
レイン拡散領域上の前記プラグは、同時に形成される請
求項4に記載の半導体記憶装置の製造方法。
を行なう各ビットのソースを接続するソース線をメタル
で形成することにより低抵抗化が可能となり、集積度が
向上し、高速な半導体記憶装置を容易に得ることができ
る。
メモリセルアレイを示す図である。
記憶装置の構造を示す断面図である。
体記憶装置の構成を示す平面図である。
断した時の断面構造を示す図である。
に沿ったD−D' で切断した時の断面構造を示す図であ
る。
造を示す図である。
造を示す図である。
法を採用した場合に形成されるNOR型フラッシュメモ
リのソース線の構造を示す断面図であり、(b)は特許
番号第2833030に示された図である。
メモリを有した半導体記憶装置の構成を示す平面図であ
る。
切断した時の断面構造を示す図である。
線)に沿ったD−D' で切断した時の断面構造を示す実
施の形態1に係る第一の図である。
線)に沿ったD−D' で切断した時の断面構造を示す実
施の形態1に係る第二の図である。
た時の断面構造を示す実施の形態1に係る図である。
た時の断面構造を示す実施の形態1に係る図である。
フラッシュメモリとが同一のシリコン基板上に形成され
た場合の断面構造を示す図である。
線)に沿ったD−D’で切断した時の断面構造を示す実
施の形態2に係る第一の図である。
である。
ト線(アルミニウム配線)に沿ったD−D’で切断した
時の断面構造を示す図である。
ン膜 7,107 ONO膜 9,109,116b タングステンシリサイド膜 11,111 シリコン窒化酸化膜 12,112 ソース拡散領域 13,113 ドレイン拡散領域 14,114 シリコン酸化膜 17,117 CVD酸化膜 18,118 BPSG膜 19,119 コンタクトホール 21 素子分離膜をエッチングした部分 104 トレンチ型素子分離膜 115 レジスト 120 チタン膜 121 窒化チタン膜 122 タングステン膜
Claims (4)
- 【請求項1】 一つのワード線と一つのビット線との各
々と接続する半導体メモリセルが一つ対応づけられ、前
記半導体メモリセルを構成するトランジスタのゲートは
前記ワード線に、ドレインは前記ビット線に、ソースは
前記ワード線と略平行なソース線に接続され、半導体基
板上に形成されたトレンチ型素子分離膜を有し、前記ソ
ース線は前記半導体基板の略平坦な領域上に被着形成さ
れた導電性パターンよりなる半導体記憶装置。 - 【請求項2】 前記トレンチ型素子分離膜の間であっ
て、前記ゲートをはさんで前記半導体メモリセルのソー
ス拡散領域と反対側に形成され、前記トレンチ型素子分
離膜に沿う方向の幅が前記ソース拡散領域の幅と同じ
か、あるいは、より広いドレイン拡散領域をさらに備え
た請求項1に記載の半導体記憶装置。 - 【請求項3】 エッチングすることにより半導体基板上
に所定の間隔で平行状の溝を形成し酸化膜を埋め込むト
レンチ型素子分離ステップと、 前記酸化膜の間の前記半導体基板上にゲート酸化膜を介
して浮遊ゲートを形成するステップと、 前記浮遊ゲートの上に絶縁膜を介して制御ゲートを形成
するステップと、 前記制御ゲートをマスクとして自己整合的に不純物を拡
散させてソース拡散領域及びドレイン拡散領域を形成す
るステップと、 前記酸化膜の間の前記半導体基板上に絶縁膜を堆積して
前記ソース拡散領域だけをエッチバックし前記ソース拡
散領域を露出させるステップと、 露出させた前記ソース拡散領域の上に導電層を形成する
ステップとを備えた半導体記憶装置の製造方法。 - 【請求項4】 エッチングすることにより半導体基板上
に所定の間隔で平行状の溝を形成し酸化膜を埋め込むト
レンチ型素子分離ステップと、前記酸化膜の間の前記半
導体基板上にゲート酸化膜を介して浮遊ゲートを形成す
るステップと、前記浮遊ゲートの上に絶縁膜を介して制
御ゲートを形成するステップと、前記制御ゲートをマス
クとして自己整合的に不純物を拡散させてソース拡散領
域及びドレイン拡散領域を形成するステップと、前記酸
化膜の間の前記半導体基板上に絶縁膜を堆積してコンタ
クトホールを形成すると共に、露出させた前記ソース拡
散領域及び前記ドレイン拡散領域の上に導電層とプラグ
を形成するステップとを備えた半導体記憶装置の製造方
法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11215601A JP2001044391A (ja) | 1999-07-29 | 1999-07-29 | 半導体記憶装置とその製造方法 |
TW089114745A TW459397B (en) | 1999-07-29 | 2000-07-24 | Semiconductor memory device and method for manufacturing the same |
US09/627,457 US6433384B1 (en) | 1999-07-29 | 2000-07-27 | Semiconductor memory device having sources connected to source lines |
KR1020000043494A KR20010030022A (ko) | 1999-07-29 | 2000-07-27 | 반도체 기억 장치와 그 제조 방법 |
EP00402175A EP1073121A3 (en) | 1999-07-29 | 2000-07-28 | Semiconductor memory device and method for manufacturing the same |
US10/180,311 US6716703B2 (en) | 1999-07-29 | 2002-06-27 | Method of making semiconductor memory device having sources connected to source lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11215601A JP2001044391A (ja) | 1999-07-29 | 1999-07-29 | 半導体記憶装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001044391A true JP2001044391A (ja) | 2001-02-16 |
Family
ID=16675142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11215601A Withdrawn JP2001044391A (ja) | 1999-07-29 | 1999-07-29 | 半導体記憶装置とその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6433384B1 (ja) |
EP (1) | EP1073121A3 (ja) |
JP (1) | JP2001044391A (ja) |
KR (1) | KR20010030022A (ja) |
TW (1) | TW459397B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
Families Citing this family (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001148428A (ja) * | 1999-11-18 | 2001-05-29 | Toshiba Microelectronics Corp | 半導体装置 |
DE10110150A1 (de) * | 2001-03-02 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray |
TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
KR100426488B1 (ko) * | 2001-12-29 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법 |
KR100808051B1 (ko) * | 2001-12-29 | 2008-02-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
US6649472B1 (en) * | 2002-08-02 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing a flash memory cell with high programming efficiency by coupling from floating gate to sidewall |
DE10239490B3 (de) * | 2002-08-28 | 2004-04-29 | Infineon Technologies Ag | Halbleiterspeicher |
US6552386B1 (en) * | 2002-09-30 | 2003-04-22 | Silicon-Based Technology Corp. | Scalable split-gate flash memory cell structure and its contactless flash memory arrays |
US6710396B1 (en) * | 2003-01-24 | 2004-03-23 | Silicon-Based Technology Corp. | Self-aligned split-gate flash cell structure and its contactless flash memory arrays |
US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
US7115509B2 (en) * | 2003-11-17 | 2006-10-03 | Micron Technology, Inc. | Method for forming polysilicon local interconnects |
JP2005191489A (ja) * | 2003-12-26 | 2005-07-14 | Sharp Corp | 半導体記憶装置およびその製造方法 |
US7388251B2 (en) * | 2004-08-11 | 2008-06-17 | Micron Technology, Inc. | Non-planar flash memory array with shielded floating gates on silicon mesas |
WO2006046301A1 (ja) | 2004-10-29 | 2006-05-04 | Spansion Llc | 半導体装置および半導体装置の製造方法 |
US7488657B2 (en) * | 2005-06-17 | 2009-02-10 | Spansion Llc | Method and system for forming straight word lines in a flash memory array |
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
JP4799148B2 (ja) * | 2005-11-28 | 2011-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
JP2007221106A (ja) * | 2006-01-19 | 2007-08-30 | Toshiba Corp | Nand型半導体記憶装置及びその製造方法 |
US20070210380A1 (en) * | 2006-03-10 | 2007-09-13 | Jin-Yuan Lee | Body connection structure for soi mos transistor |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7933142B2 (en) | 2006-05-02 | 2011-04-26 | Micron Technology, Inc. | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
KR101277402B1 (ko) | 2007-01-26 | 2013-06-20 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 dram 트랜지스터 |
US8518774B2 (en) | 2007-03-29 | 2013-08-27 | Micron Technology, Inc. | Manufacturing process for zero-capacitor random access memory circuits |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
US7910976B2 (en) * | 2007-06-28 | 2011-03-22 | Richard Fastow | High density NOR flash array architecture |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
JP4907563B2 (ja) * | 2008-01-16 | 2012-03-28 | パナソニック株式会社 | 半導体記憶装置 |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US7893519B2 (en) * | 2008-05-28 | 2011-02-22 | Qimonda Ag | Integrated circuit with conductive structures |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
US8710566B2 (en) | 2009-03-04 | 2014-04-29 | Micron Technology, Inc. | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
US20100230738A1 (en) * | 2009-03-10 | 2010-09-16 | Eon Silicon Solutions Inc. | Nor flash memory structure with highly-doped drain region and method of manufacturing the same |
CN102365628B (zh) | 2009-03-31 | 2015-05-20 | 美光科技公司 | 用于提供半导体存储器装置的技术 |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
KR20130007609A (ko) | 2010-03-15 | 2013-01-18 | 마이크론 테크놀로지, 인크. | 반도체 메모리 장치를 제공하기 위한 기술들 |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
KR20180061478A (ko) * | 2016-11-28 | 2018-06-08 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2833030B2 (ja) | 1989-07-27 | 1998-12-09 | 日本電気株式会社 | 不揮発性半導体装置の製造方法 |
JPH03171664A (ja) | 1989-11-29 | 1991-07-25 | Sony Corp | 半導体メモリ |
US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
JP3202280B2 (ja) * | 1991-11-21 | 2001-08-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3197168B2 (ja) | 1994-10-03 | 2001-08-13 | 松下電器産業株式会社 | 半導体記憶装置の駆動方法 |
FR2726935B1 (fr) * | 1994-11-10 | 1996-12-13 | Commissariat Energie Atomique | Dispositif a memoire non-volatile electriquement effacable et procede de realisation d'un tel dispositif |
KR0161399B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 불휘발성 메모리장치 및 그 제조방법 |
US5631179A (en) * | 1995-08-03 | 1997-05-20 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing metallic source line, self-aligned contact for flash memory devices |
US5589413A (en) * | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
JPH09275197A (ja) | 1996-04-05 | 1997-10-21 | Toshiba Corp | 半導体記憶装置の製造方法及び半導体記憶装置 |
US5679591A (en) * | 1996-12-16 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd | Method of making raised-bitline contactless trenched flash memory cell |
JPH10321736A (ja) * | 1997-05-15 | 1998-12-04 | Sony Corp | Nand型メモリ |
KR100277888B1 (ko) * | 1997-12-31 | 2001-02-01 | 김영환 | 플래쉬메모리및그의제조방법 |
-
1999
- 1999-07-29 JP JP11215601A patent/JP2001044391A/ja not_active Withdrawn
-
2000
- 2000-07-24 TW TW089114745A patent/TW459397B/zh not_active IP Right Cessation
- 2000-07-27 KR KR1020000043494A patent/KR20010030022A/ko not_active Application Discontinuation
- 2000-07-27 US US09/627,457 patent/US6433384B1/en not_active Expired - Fee Related
- 2000-07-28 EP EP00402175A patent/EP1073121A3/en not_active Withdrawn
-
2002
- 2002-06-27 US US10/180,311 patent/US6716703B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003197783A (ja) * | 2001-12-22 | 2003-07-11 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20010030022A (ko) | 2001-04-16 |
EP1073121A2 (en) | 2001-01-31 |
US6433384B1 (en) | 2002-08-13 |
EP1073121A3 (en) | 2003-10-29 |
US6716703B2 (en) | 2004-04-06 |
TW459397B (en) | 2001-10-11 |
US20020167043A1 (en) | 2002-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6716703B2 (en) | Method of making semiconductor memory device having sources connected to source lines | |
US6197639B1 (en) | Method for manufacturing NOR-type flash memory device | |
JP2735193B2 (ja) | 不揮発性半導体装置及びその製造方法 | |
US6583005B2 (en) | Method of manufacturing a semiconductor memory device with a buried bit line | |
US20040166631A1 (en) | Opitmized flash memory cell | |
US20040159886A1 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
JPH05259475A (ja) | メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法 | |
JP2003338566A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR20020060490A (ko) | 반도체 장치 및 그 형성 방법 | |
US6211012B1 (en) | Method of fabricating an ETOX flash memory | |
US6312982B1 (en) | Method of fabricating a trench capacitor | |
US8952536B2 (en) | Semiconductor device and method of fabrication | |
JP4354596B2 (ja) | 半導体記憶装置の製造方法及び半導体記憶装置 | |
JP2001308205A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH07115143A (ja) | 不揮発性メモリの製造方法 | |
JP3516616B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP3075192B2 (ja) | 半導体装置の製造方法 | |
US6221718B1 (en) | Method of fabricating a flash memory | |
US20040079984A1 (en) | Polysilicon self-aligned contact and a polysilicon common source line and method of forming the same | |
JP4309070B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2003158206A (ja) | フラットセルメモリ素子のシリサイド膜製造方法 | |
US6194271B1 (en) | Method for fabricating flash memory | |
JP2833030B2 (ja) | 不揮発性半導体装置の製造方法 | |
JP3876009B2 (ja) | 半導体装置及びその製造方法 | |
JP2864850B2 (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031028 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031224 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040128 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040319 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20051206 |