TW459397B - Semiconductor memory device and method for manufacturing the same - Google Patents

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經濟部智慧財產局員工消費合作社印製 五、發明說明（ 相關申請案之相互參照 此申請案係基於1999年7月29曰提出申請之日本專利 :請案第n，2i56Qn及請求其優“，彼等内容將 藉參照而納入此說明書内。 本發明之背景 1. 本發明之界定 本發明一般係論及一種半導體記憶體元件及其製造方 法’以及其係特別論及-種包含多數彼㈣極係耗合至源 極線之半導體記憶體晶格的半導體記憶體元件，以及此種 半導體記憶體元件之製造方法。 2. 先存技藝之說明 第1圖係顯示一傳統式非揮發性半導體記憶體元件之 NOR閃式記憶體晶格MC的陣列。一半導體記憶體元件， 不免要縮小其上面所設置之N〇R閃式記憶體晶格MC的陣 列。 誠如第1圖中所示，上述身為電晶體之N〇R閃式記憶 體晶格MC，在安排上係使其每一列之電晶體，具有一些 與一共用源極線SL相耦合之源極s，和一些與一平行於上 述共用源極線SL之共用字線WL相耦合之閘極G。而且， 其每一行内之電晶體，係具有一些與一共用位元線BL相 耦合之汲極DR。 此外’此一源極線SL可被用來執行閃式抹除等動作 第2圖係一可顯示上述傳_統式半導體記憶體元件沿第1 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -----------~ 裝--------訂---------娘 (請先閱讀背面之注意事項再填寫本頁) 4 經濟部.智慧財-局員工消費合作社印裝 A7 B7 五、發明說明（2 ) 圖之源極線SL所截之組態的剖面圖。在此簡圖中，參考 數字1係表示一矽半導體基質i，丨7係表示一 CVD(化學蒸 氣激積）氧化物膜，1 8係表示一 BPSG(蝴鱗梦酸鹽玻璃）薄 膜18，2 1係表示一場氧化物膜21。 誠如第2圖中所示，欲縮小其矽半導體基質1上面所 設之半導體記憶體晶格MC，其源極線儿在形成上，係藉 一LOCOS(矽局部氧化）元素隔離程序，使其場氧化物膜21 ，形成在上述之矽半導體基質1上面，以及在彼等閘極G 形成後，以一 SAS(自我準直源極）程序加以蝕刻，以及在 上述之矽半導體基質1上面’將形成一包含上述記憶體晶 格MC(電晶體）之源極擴散區域12的連續性雜質擴散區域 〇 其次，在下文將參照第3至7圖，說明使用上述SAS程 序製造NOR閃式記憶體晶格MC之方法。 第3圖係一可部份顯示上述傳統式包含NOR閃式記憶 體晶格MC之半導體記憶體元件之組態的平面圖。 第4A至4D圖係一些可部份顯示上述傳統式半導體記 憶體元件沿第3圖之字線A-A'所截之剖面組態的簡圖。 誠如第4 A圖中所示，在上述之矽半導體基質1上面， 一具有厚度為25 nm左右之襯整氧化物膜2，係以一舉例 而言在900°C下所執行之熱氧化程序來形成。在此襯墊氧 化物膜2上面，係以一化學蒸氣澱積（CVD)程序，堆疊成 一具有厚度為170 nm左右之矽氮化物膜3。接著，使用彼 等石版印刷和蝕刻之技術，將上述之矽氮化物膜3加以樣 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公藿） -------------------1 I 訂------- I *線 {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消f合作社印製 ^ 45939 7 a? __B7 五、發明說明（3 ) 式化及蝕刻，而僅留下彼等元素區域。 誠如第4B圖中所示，上述之矽半導體基質1，係藉上 述之碎氣化物膜3做為一遮罩，在丨丨00 °c左右下進行熱氧 化處理’以便形成一具有厚度為3〇〇 nm左右之LOCOS元 素隔離區域4。 誠如第4C圖中所示*彼等矽氮化物膜3和襯墊氧化物 膜2 ’將會以上述舉例而言在9〇〇〇c下所執行之熱氧化程序 加以移除’而在上述之矽半導體基質1上面，形成一具有 厚度為10 nm左右之隧道絕緣薄膜5。其後，利用上述之CVD 程序，在該隧道絕緣薄膜5上面，堆疊成一具有厚度為1 〇〇 nm左右之多晶矽薄臈6，而做為一浮接閘極。接著，利用 彼等石版印刷和蝕刻之技術，將上述之多晶矽薄膜6加以 樣式化’以形成一覆蓋彼等元素之剝除樣式。 誠如第4D圖中所示’一用以結合彼等浮接閘極和控 制閘極之電容的0N0薄膜7，在形成上可藉上述之CVD程 序，形成一具有厚度為10 nm左右之氧化物膜，在此氧化 物膜上面’堆疊一具有厚度為nm左右之ί夕氮化物膜， 以及在此矽氮化物骐上面，以上述舉例而言在950Χ；下所 執行之熱氧化程序’另外堆疊_具有厚度為4 nrn左右之 氧化物膜。 其後’利用上述之CVD程序，形成一具有厚度為120 nm 左右之多晶石夕薄膜8，而做為上述之控制閘極β在上述之 多晶矽薄膜8上面’堆疊一具有厚度為150 nm左右之WSi 薄膜9。以及在此WSi薄膜9上面，進一步堆整一具有厚度 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------- I ^ 裝------II 訂--11111— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財是局員工消費合作社印製 A7 _______B7__ 五、發明說明（4 ) 為50 nm左右之多晶矽薄膜1 〇。此外，在此多晶矽薄膜j 〇 上面’堆疊一具有厚度為1〇〇 nm&右之矽氮化物氧化物 膜11，而充做光阻樣式處理時之一抗反射薄膜。 第5A至5C圖另一方面，係一些可部份顯示上述傳統 式半導體記憶體元件沿第3圖之位元線（鋁接線）D_D，所載 之剖面組態的簡圖。 誠如第5A圖中所示，在第3圖中所示之L〇c〇s元素隔 離區域4上面，施加一樣式之延伸方向與其樣式相交錯之 光阻，以及使用此光阻做為一遮罩，依次蝕刻成彼等矽氮 化物氡化物膜11、多晶矽薄膜1 〇、ws丨薄膜9、和多晶矽 薄膜8。 藉此’因而形成其與上述半導體記憶體晶格Mc之控 制閘極相連接的字線WL。其後，使用上述之矽氤化物氧 化物膜11做為一遮罩，蝕刻成彼等〇N〇薄膜7和多晶矽薄 臈6，以及藉此形成一堆疊之閘極電極。 接著，就上述堆疊成之閘極，執行一自我準直之離子 植入程序，彼等雜質將會植入進上述之矽半導體基 ，以及一熱程序將會在舉例而言900t左右之氮氣中，執 行長達半小時。藉此，其將會形成—源極擴散區域12和汲 極擴散區域13。此外，上述之離子植入程序，在執行上舉 例而言，係使AS+離子以60 KeV之能量加速，以及接著以 4x10。離子/cm2之劑量，照射至上述之矽半導體基質1。 誠如第5B圖中所示，其上面係藉上述之CVD程序， 堆疊一具有厚度為1〇〇 nm左右之矽氧化物膜14，以及接 --------------裝--------訂---------線 ί請先閱讀背面之注意事項再填寫本頁}

7 經濟部智慧財產局員工消費合作社印製 B9397 A7 ___B7 五、發明說明（5 ) 著加以蝕刻退回。藉此，上述之矽氧化物膜丨4 ,將會變成 一惻壁隔片。其後，欲利用上述之石版印刷技術，曝露上 述之源極擴散區域12，上述覆蓋汲極擴散區域13之光阻， 將會加以樣式化’以及蝕刻成第3圖中所示之L〇c〇S元素 隔離區域4。 接著’藉著彼等已以60 KeV之能量加速而以4x10丨5離 子/cm2之劑量植入AS +離子，以及藉著在舉例而言850。(：左 右之氮氣中’執行熱程序長達半小時，可形成一與上述半 導體。己愧體aB格M C之源極擴散區域12相連接之連續性擴 散區域，而做為上述之源極線SL。 誠如第5C圖中所示’其上面係利用上述之CVD程序 ’堆疊成上述具有厚度為100 nm左右之妙氧化物膜17, 和具有厚度為900 nm左右之BPSG薄膜1 8。其後，將形成 一接點孔19，以及將使用一濺鍍程序，在上述之BPSG薄 膜18上面，堆疊成一鋁接線薄膜。接著，此鋁接線薄膜將 被樣式處理成上述之位元線BL。 在如述諸步驟完成後，將實施一如同一普通\10S積 體電路之金屬接線，以及將形成一表面保護絕緣薄膜。因 此’上述之半導體記憶體元件因而製成。 第6圖係一可顯示上述半導體記憶體元件沿第3圖之線 斤戴之組態的橫載面圖。 誠如此簡圖中所示，在上述之矽半導體基質1上面， 形成有彼等LOCOS元素隔離區域4和汲極擴散區域13，以 及彼等上面係堆疊出彼等矽氧化物膜17和BPSG薄膜18。 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇 X 297公釐） -----------t--------訂---------線 (靖先閱讀背面之注意事項再填寫本頁) 經濟部•智慧財a局員工消費合作社印製 、發明說明（ 其後，將開成上述之接點孔19，以及將形成上述之鋁接線 薄膜’而做為上述之位元線BL。 第7圖係一可顯示上述半導體記憶體元件沿第3圖之線 E-E’所截之組態的橫戴面圖。 誠如此簡圖中所示，彼等L〇c〇s元素隔離區域4和源 極線SL，係形成在在上述之矽半導體基質1上面。彼等多 曰曰矽溥膜8、WSi薄膜9、多晶矽薄膜〗〇、和矽氮化物氧化 物膜U，係依次堆疊在上述之L〇c〇s元素隔離區域4上面 。以及上述之矽氧化物膜丨4 ,係形成為上述之側壁隔片。 進而’在其上面將依次堆疊成彼等矽氧化物膜丨7和BpSC3 薄膜1 8。 然而’就上述元素隔離區域之縮小而言，上述之 LOCOS元素隔離程序存在有一限制β近年來，一藉蝕刻 半導體基質來執行一溝道元素隔離程序，業已變為流行 ，其被要求能形成彼等與上述！元素隔離程序所形 成者相同之元素ΰ 第8Α圖係一沿第3圖之線C-C，所戴之橫裁面圖，其可 顯不一使用上述溝道元素隔離程序之傳統式製造方法所製 成之NOR-型閃式記憶體的源極線SL。 誠如第8 A圖中所示，上述之溝道元素隔離程序，很 難形成上述之源極線SL。特言之，在採用第2圖所示LOCOS 元素隔離程序之情況中，由於彼等蝕刻上述矽半導體基質 1上面之兀素隔離區域所形成之部分21，係徐緩地具有傾 斜之表面，上述之源極線SL，將可利用上述之離子植入 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公 -1------訂--------I 線 (請先閱讀背面之注意事項再填寫本頁) 9 經濟部智慧財產局員工消費合作社印製 A7 -------B7____ 五、發明說明（7 ) 程序輕易形成。反之，在採用上述溝道元素隔離程序之情 況中，由於彼等利用上述SAS程序蝕刻上述矽半導體基質 1上面之元素隔離區域的部分Mt，係具有陡峭之臺階，彼 等雜貝將^去利用各向異性離子植人程序，有效地導入該 等臺階内，以及將很難形成上述之源極線SL。 結果，上述之傳統製造方法，在採用上述溝道元素隔 離程序之情況中，將無法被用來製造上述包含N0R_型閃 式記憶體晶格之半導體記憶體元件。 第8B圖係一可顯示一使用日本專利公報第2_833〇3〇號 中所揭7F之溝道元素隔離程序所形成之非揮發性記憶體元 件的橫戴面圖。 誠如此簡圖中所示，一 CVD鎢層係形成狀似一橋， 而建立橫跨在彼等半導體記憶體晶格之n_型源極擴散區域 上方。由於彼等元素隔離區域和n_型源極擴散區域，在形 成上係不均勻，其所招致之一項問題是，其鎢層之 電阻值’在彼卓元素隔離區域上面，將會變高，以及在最 極端之情況中可能會使其斷開。 結果’利用上述之先存技藝，將很難形成上述具有高 可靠度和低電阻值之源極線SL。 本發明之概要 本發明之一般目地，旨在提供一種半導體記憶體元件 及其製造方法，其將可消除上述之問題。 本發明之另一和較特定之目地，旨在提供一種具有高 密度之半導體記憶體元件，和一種可製造上述包含多數彼 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 10 ^ ^--------.^i-------^ {請先閱讀背面之注意事項再填寫本頁) B7 五、發明說明（8) 等源極係連接至一些源極線之半導體記憶體晶格之半導體 記憶體元件的方法。 (請先閱讀背面之注意事項再填寫本頁) 本發明之以上目地和其他目地’係由一半導體記情體 元件來達成，此種半導體記憶體元件係包含：—半導體基 質；多數安排在上述矽半導體基質上面之記憶體晶格，而 成一由多數列和行構成之陣列，該等記憶體晶格各係具有 一閘極、一汲極 '和一源極；多數之字線，彼等各係耦合 至對應列中之&己憶體晶格的閘極；多數之位元線，彼等 各係轉合至一對應行中之記憶體晶格的汲極；多數之隔離 區域’彼等係形成在上述之半導體基質上面，以及可隔離 该等記憶體晶格；和多數之源極線，彼等係大致與彼等字 線平行排列，以及彼專各係耗合至一對應列中之記憶體晶 格的源極，其中之每一源極線，係由一在上述半導體基質 之大致平坦區域上面所形成之導電性樣式所形成。 經濟部智慧財產局員工消費合作社印製 本發明之以上目地和其他目地，係由一種半導體記憶 體元件之製造方法來達成，此種半導體記憶體元件係包含 :一形成於一半導體基質上面之隔離薄膜；一些形成於上 述半導體基質内之源極和汲極擴散區域；一在上述半導趙 基貝上面而形成於彼等源極和汲極擴散區域間之閘極氧化 物膜；一形成於上述閘極氧化物膜上面之浮接閘極；和— 經由一苐一隔離薄膜而形成於上述浮接閘極上面之控制閘 極’上述之方法所包含之步驟有：在上述基質未被隔離區 域覆蓋之曝露部分上面，形成一第二隔離薄膜’以及蝕刻 此第二隔離薄骐’以曝露其源極擴散區域；以及在上述曝 本.我張&度ίϊ用中國國》標準（CNS)A4規格c挪公餐）' ~ 45939 7

,形成一導體。 特徵、和優點’可由下文配合閒 ’而更臻明確。 五、發明說明（9 ) 露之源極擴散區域上面 本發明之其他目地 讀所附諸圖之詳細說明 囷示之簡要說明 第1圖係-可顯示-傳統式非揮發性半導體記憶體元 件之NOR閃式記憶體晶格陣列之簡圖； 第2圖係一可顯示上述傳統式半導體記憶體元件沿第1 圖之源極線SL所截之組態的剖面圖； 第3圖係一可顯示上述傳統式具有N〇R閃式記憶體晶 格之組態的平面圖； 第4A至4D圖係一些可部份顯示上述傳統式半導體記 憶體兀件沿第3圖之線A-A，所載之剖面組態的簡圊； 第3A至5C圖係一些可部份顯示上述傳統式半導體記 憶體元件沿第3圖之線D-D1所载之剖面組態的簡圖； 第6圖係一可顯示上述傳統式半導體記憶體元件沿第3 圖之線B-B·所载之剖面組態的簡圖； 第7圖係一可顯示上述傳統式半導體記憶體元件沿第3 圖之線E-E’所截之剖面組態的簡圖； 第8A圖係一可顯示一使用溝道元素隔離程序和一傳 統式製造方法所形成之NOR閃式記憶體晶格之源極線的 橫載面圖，以及第8B圖係一可顯示曰本專利公報第2· 833030號中所揭示之一半導體記憶體元件的橫截面圖； 第9圖係一可顯示一包含依本發明第一實施例所製 NOR閃式記憶體晶格之半導體記憶體元件之組態的平面 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — ^^. I I I — — f^— — — — — —攀^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 12 經濟部智慧財產局員工消費合作社印制私 A7 B7 五、發明說明（10) 圖； 第10A至10D圖係一些可顯示上述第一實施例半導體 記憶體元件沿第9圖之線A-A，所截之剖面組態的簡圖： 第11A至11C圖係一些可顯示上述第一實施例半導體 記憶體元件沿第9圖之線D-D'所截之剖面組態的簡圖； 第i 2圖係一可顯示上述第一實施例半導體記憶體元件 沿第9圖之線D-D·所截之剖面組態的另一簡圖； 第1 3圖係一可顯示上述第一實施例半導體記憶體元件 沿第9圖之線B-B’所裁之剖面組態的簡圖； 第14圖係一可顯示上述第一實施例半導體記憶體元件 沿第9圖之線C-C’所戴之剖面組態的簡圖； 第15圖係一可顯示上述第一實施例半導體記憶體元件 ，在彼等電晶體和NOR閃式記憶體晶格係形成在其—矽 半導體基質上面之情況之剖面組態的簡圊； 第1 6A至1 6C圖係一些可顯示上述第二實施例半導體 記憶體元件沿第9圖之線D-D，所载之剖面組態的簡圖； 第1 7圖係一可顯示上述第二實施例半導體記憶體元件 沿第9圖之線D-D’所载之剖面組態的另—簡圖；而 第1 8圖係一可顯示上述第二實施例半導體記憶體元件 沿第9圖之線D-D'所裁在使用一 s〇1 (絕緣體上之石夕）半導體 基質之情況中之剖面組態的另一簡圖。 較佳實施例之詳細說明 下文將參照所附諸圖’說明本發明之較佳實施例。 首先，將參照第9圖’說明本發明第一實施例之半導 本紙張又度適用中國國家標準（CNS)A4規格（210*297公釐） --------------裝------一i訂！ —-----線 (請先閱讀背面之注意事項再填寫本頁) 13

五、發明說明（11) 體記憶體元件。 第9圖係一可顯示其第一實施例半導體記憶體元件之 組態的平面11。誠如此簡圖中所示，此半導體記憶體元件 ，係包含一矽半導體基質101(未示出），其上面排列有多 數之NOR閃式記憶體晶格、多數之溝道元素隔離區域1 、多數之位元線BL、和多數之字線WL。 該等NOR閃式記憶體晶格，係安排在上述之碎半導 體基質101上面，而成一由多數列和行構成之陣列，該等 記憶體晶格’各係具有一閘極G、一汲極dr、和一源極s □ 彼等字線WL ’各係耦合至一對應列中之記憶體晶格 的閘極G。彼等位元線BL，各係耦合至一對應行中之記憶 體晶格的汲極Dr。彼等溝道元素隔離區域丨04，形成在上 述之半導體基質101上面，係使彼等彼此相平行，以及係 成一些預定之間隔’而用以隔離該等記憶體晶格《彼等源 極線SL，係大致與彼等字線WL平行排列，以及彼等各係 麵合至一對應列中之記憶體晶格的源極S。彼等源極線SL ，各係由一在上述半導體基質之大致平坦區域上面所形成 之導電性樣式所形成。 而且，上述之位元線BL，係排列在上述溝道元素隔 離區域104所排列之方向上。上述之字線WL，係排列在一 與彼等溝道元素隔離區域1 和位元線BL相垂直之方向上 ϋ 第10Α至10D圖係一些可.顯示上述第一實施例半導體 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公釐） ^^--------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 14 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 記憶體元件沿第9圖之線A-A1，上述之字線WL，所截而成 之剖面組態的簡圖。 誠如第10A圖中所示，在上述之矽半導體基質〗〇1上 面’ 一具有厚度為25 nm左右之襯墊氧化物膜1 〇2，係以 一舉例而言在900°C下所執行之熱氧化程序來形成。在此 襯墊氧化物膜102上面*係以一化學蒸氣澱積（CVD)程序 ’堆疊成一具有厚度為170 nm左右之矽氮化物膜1〇3。接 著’使用彼等石版印刷和蝕刻之技術，將上述之矽氮化物 膜1 03加以樣式化及蝕刻，而僅留下彼等元素區域。 誠如第1OB圖中所示，上述之矽半導體基質〗〇 1，係 使用上述之石夕氮化物膜103做為一遮罩，在其上面形成多 數之溝道’彼等各係具有400 nm左右之深度。此等|虫刻 成之溝道’係利用上述之CVD程序，填以厚度為1 〇〇〇 nm 左右之氧化物臈。接著，此氧化物膜係採用—化機拋光 (CMP)程序，拋光其之一表面，而埋入上述姓刻之溝道内 ’以便形成上述之溝道元素隔離區域1 〇4。其後，方自其 移除彼等妙氮化物膜1 03和襯整氧化物膜1 〇2。 誠如第10C圖中所示，利用上述之熱氧化程序，在上 述之碎半導體基質101上面’形成一具有厚度為1〇 nm左 右之隧道絕緣薄膜丨05。接著，利用上述之cVD程序，在 該隧道絕緣薄膜105上面，堆疊成一具有厚度為1〇() nm左 右之多晶矽薄膜106，而做為一浮接閘極。其後，以磷摻 雜上述之多晶矽薄膜1 06，直至其電阻係數達到3〇〇 Q /cm 左右為止。此外，在此一時刻，可使用一摻雜有磷之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公笼） I--裝--------訂.If--I I--線 (請先閱讀背面之注意事項再填寫本頁) 15 經濟郤智慧財產局員工消費合作社印製 k 459397 1 A7 _ B7 五、發明說明（13) 矽薄膜，來取代上述之多晶矽薄膜106。 其次’利用上述石版印刷和ϋ刻之技術，上述之多晶 碎薄膜106 ’可被樣式處理成一用以覆蓋彼等元素成形區 域之剝除樣式。 誠如第10D圖中所示’一用以結合彼等浮接閘極和控 制閘極之電容的ON◦薄膜107，在形成上可藉上述之CVD 程序，形成一具有厚度為10 nm左右之氧化物膜，在此氧 化物膜上面，堆疊一具有厚度為1〇 nm左右之硬氮化物膜 ’以及在此石夕氮化物膜上面’以上述舉例而言在9 5 〇 下 所執行之熱氧化程序’另外堆疊一具有厚度為4 nm左右 之氧化物膜。 其後’在上述之ΟΝΟ薄膜107上面，利用上述之CVD 程序’堆疊成一具有厚度為120 nm左右之多晶矽薄膜log ’而做為上述之控制閘極。上述之多晶矽薄膜1 〇8將以磷 摻雜’直至其電阻係數達到60Ω/cm左右為止。此外，在 此一時刻’可使用一摻雜有磷之非晶矽薄膜，來取代上述 之多晶矽薄膜108。 在上述之多晶矽薄骐108上面，堆疊成一具有厚度為 150 nm左右之WSi薄膜109。以及在此WSi薄膜109上面， 進一步堆疊成一具有厚度為1〇〇 nm左右之ί夕氮化物氧化 物膜111。此矽氮化物氧化物膜111，係充做曝露在光阻樣 式處理中之一抗反射薄膜。 第11Α至UC圖另一方面，係一些可顯示上述第—實 施例半導體記憶體元件沿第9圖之位元線D-D，所戴之組態 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公复） 16 -----------^ ^--------^-------I (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（14) 的橫截面圖。 誠如第UA圖中所示，在第9圖中所示之溝道元素隔 離區域！04上面，施加一樣式之延伸方向與其樣式相交錯 之光阻ί未示出卜接著’使用此光阻做為—遮罩，依次鞋 刻成彼等矽氮化物氧化物膜⑴、WSi薄膜1〇9、和多晶矽 薄膜108。 藉此，因而形成其與上述半導體記憶體晶格1^<：之控 制閘極相連接的字線WL。其後，使用上述之石夕氣化物氧 化物膜η η故為一遮罩，蝕刻出彼等0N0薄膜1〇7和多晶矽 薄膜106 ’而形成一堆疊成之閘極電極。 接著’就上述堆疊成之閘極，執行一自我準直之離子 植入程序，彼等雜質將會植入進上述之矽半導體基質1 〇 1 内，以及上述之熱程序，將會在舉例而言9〇〇 t左右之氮 氣中’執行長達半小時。藉此，其將會因而形成一源極 擴政£域112和 >及極擴散區域1丨3。此外，上述之離子植入 程序’在執行上舉例而言’係使AS+離子以60 KeV之能量 加速，以及接著以4x101:1離子/cm2之劑量，照射至上述之 矽半導體基質101。 值得注意的是’其汲極擴散區域11 3沿上述溝道元素 隔離區域104之方向上的寬度’係等於或闊於其源極擴散 區域112之寬度。 接著’在上述之矽氮化物氧化物獏111上面，利用上 述之CVD程序’堆疊成一具有厚度為1〇〇 nm左右之;ε夕氧 化物膜114，以及利用上述之石版印刷技術，曝露出上述 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------裝 (請先閱讀背面之注意事項再填寫本頁) 訂： -線 蛵濟部智慧財產局員工消費合作社印製 17 A7 459397 _____B7______ 五、發明說明（15) 之源極擴散區域112。所以，其將會樣式化成上述可覆蓋 汲極擴散區域113之光阻115。此外，其亦可考慮堆疊一 I 化物膜，來取代上述之矽氧化物膜114。 誠如第11B圖中所示’藉著執行各向異性蝕刻及移除 上述之光阻115 ’上述之矽氧化物膜114,可藉上述之自我 準直程序，在上述之源極擴散區域112上面，形成為一側 壁隔片。此外’在此一時刻’上述之矽氮化物氧化物膜i i j ，可充做一敍刻停止器。 誠如第11C圖中所示，在上述之源極擴散區域丨12上 面，係堆疊成一具有厚度為120 nm左右之導電性多晶石夕 薄膜116a和一具有厚度為1 5 nm左右之導電性wsi薄膜 Π 6b。接著，利用上述石版印刷和蝕刻之技術，上述之光 阻115將會做樣式處理及被蝕刻，以便形成如第9圖中所示 之源極線S L。由於上述石夕氧化物膜114所形成之側壁隔片 ’係充做一絕緣薄膜，彼等字線WL和源極線SL，彼此係 形成電氣絕緣。 此外’毋庸贅言的是，一金屬薄膜可用以取代彼等多 晶矽薄膜116a和WSi薄骐116b。 第12圖係一可顯示上述第一實施例半導體記憶體元件 沿第9圖之線D-D’所戴之剖面組態的另一簡圖。 誠如此簡圖中所示，其上面係利用上述之CVD程序 ’堆疊成一具有厚度為100 nm左右之*夕氧化物膜〗丨7，和 一具有厚度為900 nm左右之BPSG薄膜118。接著，在其上 面施加一可用以形成一接點孔119之光阻（未示出），以及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） -----------~ 裝--------訂---------放 <請先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消賨合作社印製 18 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（16) 接著做樣式處理及加以蝕刻，以便形成上述之接點孔119 〇 其後’一些鋁薄膜係利用一濺鍍程序堆疊至其上面， 以及被樣式處理成上述之位元線BL。 第13圖係一可顯示上述第一實施例半導體記憶體元件 沿第9圖之線B-B'所載之剖面組態的簡圖。 誠如此簡圖中所示，彼等溝道元素隔離區域1 〇4和汲 極擴散區域11 3 ’係堆疊在上述之矽半導體基質1 〇 1上面。 彼等矽氧化物膜114、117、和BPSG薄膜11 8，係進一步堆 疊在彼等溝道元素隔離區域104和源極擴散區域112上面。 其後’將開成上述之接點孔119，以及藉此形成上述之鋁 接線薄膜，而做為上述之位元線BL。 第1 4圖係一可顯示上述第一實施例半導體記憶體元件 沿第9圖之線C - C1所載之剖面組態的簡圖。 誠如此簡圖中所示’彼等溝道元素隔離區域1 04和源 極擴散區域112 ’係扁平形成在上述之石夕半導體基質1 〇 1上 面。彼等多晶矽薄膜116a和WSi薄膜116b，係堆疊在彼等 溝道元素隔離區域104和源極擴散區域112上面。進而，彼 尊石夕氧化物膜117和BPSG薄膜118，係堆疊在上述之WSi 薄膜116b上面。因此，將形成上述之位元線bl 此外’在上述之程序完成後，將實施一如同一普通 MOS積體電路之金屬接線，以及接著在其上面形成一表 面保護絕緣薄膜。因此，將可製成上述第一實施例之半導 體記憶體元件。 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------裝 ------ 訂--------_線 (請先閱讀背面之注意事項再填寫本頁) 19 經濟部智慧財產局員工消費合作社印製 A7 ____B7___ 五、發明說明（17) 下文將參照第10 A至10D、1 6、和1 7圖，來說明一依 本發明第二實施例所製之半導體記憶體元件。 誠如第10A圊中所示，在上述之石夕半導體基質1〇1上 面’ 一具有厚度為25 nm左右之襯墊氧化物膜1〇2，係以 —舉例而言在900°C下所執行之熱氧化程序來形成。在此 襯墊氧化物膜102上面’係以一化學蒸氣澱積程序 ’堆疊成一具有厚度為170 nm左右之矽氮化物膜1〇3。接 著’使用彼等石版印刷和蝕刻之技術，將上述之矽氮化物 膜103加以樣式化及蝕刻，而僅留下彼等元素區域。 誠如第10B圖中所示’上述之矽半導體基質丨〇 1，係 使用上述之矽氮化物膜103做為一遮罩，加以蝕刻而形成 多數深度為400 nm左右之溝道，以及此等蝕刻成之溝道 ’係利用上述之CVD程序，堆疊出一厚度為1〇〇〇 nm左右 之氧化物膜。接著，此氧化物膜係採用—化機拋光（CMp) 程序’抛光其表面’以便形成上述之溝道元素隔離區域1 〇4 。其後，方自其移除彼等矽氤化物膜1 和襯墊乳化物膜 102 ° 誠如第10C圖中所示’利用上述之熱氧化程序，在上 述之矽半導體基質1〇1上面，形成上述具有厚度為1〇 nm 左右之隧道絕緣薄膜105。其後，利用上述之CVD程序， 在該隧道絕緣薄膜105上面，堆疊成一具有厚度為1〇〇 nm 左右之多晶《夕薄膜106，而做為一浮接閘極。接著，以峨 摻雜上述之多晶矽薄膜1 06，直至其電阻係數達到3〇〇 Ω /cm 左右為止。此外’在此一時刻，可使用一摻雜有磷之非晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 297公釐） -----------政 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 20 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（18) 矽薄膜’來取代上述之多晶矽薄骐106。 其次，利用上述石版印刷和姓刻之技術，上述之多晶 石夕薄膜106，可被樣式處理成一用以覆蓋彼等元素成形區 域之剝除樣式。 誠如第1 0D圖中所示，一用以結合彼等浮接閘極和控 制閘極之電容的ΟΝΟ薄膜107，在形成上可藉上述之CVD 程序，形成一具有厚度為丨〇 nm左右之氧化物膜，在此氧 化物膜上面’堆疊一具有厚度為1 〇 nm左右之s夕氮化物膜 ’以及在此石夕氮化物棋上面，以上述舉例而言在9 5 〇。匚下 所執行之熱氧化程序，另外堆疊一具有厚度為4 nm左右 之氧化物膜。 其後’利用上述之CVD程序，在其上面堆疊成一具 有厚度為120 nm左右之多晶矽薄膜1〇8，而做為上述之控 制閘極。上述之多晶矽薄膜1 〇8將以磷摻雜，直至其電阻 係數達到60 Ω /cm左右為止s此外，在此一時刻，可使用 一摻雜有磷之非晶矽薄膜，來取代上述之多晶矽薄膜1 〇8 〇 在上述之多晶矽薄膜108上面，係形成一具有厚度為 150 nm左右之WSi薄膜1〇9。以及在此WSi薄膜109上面， 係進一步形成一具有厚度為1〇〇 nm左右之矽氮化物氧化 物膜1丨丨。此矽氮化物氧化物膜1 Π，係充做曝露在光阻樣 式處理中之一抗反射薄膜。 第16A至16C圖另一方面，係一些可顯示上述第二實 施例半導體記憶體元件沿第9圖之位元線D-D，所截之組態 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇 X 297公釐） 21 -------------t 1 I I I I 訂·111111 ^, (請先閱讀背面之注意事項再填寫本頁) Α7 Β7 五、發明說明（19) 的橫截面圖。 誠如第16Α圖中所示，在筮 热广丄 任第9圖中所示之溝道元素隔 (請先閱讀背面之注意事項再填寫本頁) 離區域104上面，施加—樣 式之延伸方向與其樣式相交錯 之光阻（未示出）。此光阻传用册炎 丄… 尤係用做為-遮罩，以便依次蝕刻 成彼等石夕I化物氧化勒J腺_ 1 η 礼化物腰111、WSi薄膜1〇9、和多晶矽薄 膜 108。 藉此，因而形成其ji μ I上，社 战共興上地+導體記憶體晶格MC之控 制問極相連接的字線WL。其後，利用上述之石夕氮化物氧 化物膜1U做為—遮罩，姓刻出彼等ΟΝΟ薄膜107和多晶石夕 薄膜106’以便形成一堆叠成之閘極電極。 著就上述堆疊成之開極，執行一自我準直之離子 植序彼等雜質將會植入進上述之石夕半導體基質1〇】 内，以及上述之熱程序，將會在舉例而言刪。c左右之乳 氣中執行長達半小時。藉此，將會形成彼等源極擴散區 域Π 2和汲極擴散區域丨13。 此外，上述之離子植入程$，在執行上舉例而言，係 使AS+離子以60 KeV之能量加速，以及接著以4χΐ〇ΐ5離子 /cm2之劑量，照射至上述之矽半導體基質ι〇ι。 經濟部智慧財產局員工消費合作社印製 而且，值得注意的是，其汲極擴散區域〗13沿上述溝 道元素隔離區域104之方向上的寬度，係等於或闊於其源 極擴散區域112之寬度。 在利用上述之CVD程序，堆疊出上述具有厚度為1〇〇 nm左右之矽氧化物膜114後，上述之光阻U5，將會利用 上述之石版印刷技術做樣式處理，以便曝露出上述之源 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） 22 A7 B7 五、發明說明（20) 擴政’以及在上述之汲極擴散區域丨丨3上面，形成上述之 接點孔119 3 {請先閱讀背面之注意事項再填寫本頁) 此外’其亦可考慮堆疊一氮化物膜，來取代上述之硬 氧化物膜114。 誠如第16B圖中所示’藉著執行上述之蝕刻程序及移 除上述之光阻115’上述之矽氧化物膜H4,可藉上述之自 我準直程序’在上述之源極擴散區域112上面，形成為— 側壁隔片，以及在上述之汲極擴散區域113上面，形成上 述之接點孔11 9。 此外’在此一時刻，上述之破氮化物氧化物膜1丨1， 可充做上述之蝕刻停止器。 減如第16C圖中所示’舉例而言，在上述之源極擴散 Q域112和沒極擴散區域1〗3上面1係堆疊成一具有厚度為 30 nm左右之鈦薄膜120、一具有厚度為50 nm左右之氮化 物鈦薄膜121、和一具有厚度為400 nm左右之嫣層122。 經濟部智慧財產局員工消費合作社印製 接著’利用上述石版印刷和姓刻之技術，上述之光阻 將會做樣式處理’以及彼等堆疊成之薄膜將會被蝕刻，以 便形成上述之源極線SL，以及上述之銷栓，係深埋在上 述之;:及極擴散區域113上面。接著’由於上述石夕氧化物膜丨14 所形成之側壁隔片，係其絕緣薄膜，彼等字線WL和源極 線SL，彼此係形成電氣絕緣。 此外’誠如第1 7圖中所示，其上面係利用上述之cvD 程序’堆疊出上述具有厚度為1〇〇 nm左右之石夕氧化物膜117 ’和上述具有厚度為900 nm左右之BPSG薄膜11 8 <=其後， 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 23 45939 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（21 ) 上述可用以形成接點孔119之光阻（未示出），將會做樣式 處理’以及上述之薄膜將會被蝕刻，以便能形成上述如第 1 7圖中所示之接點孔;[19。 接著’彼等鋁薄獏係利用一濺鍍程序堆疊而成，以及 做樣式處理’而形成上述之位元線BL。 此外，在上述之程序完成後，將實施一如同一普通 MOS積體電路之金屬接線，以及接著在其上面形成上述 之表面保護絕緣薄膜。最後，因而可製成上述第二實施例 之半導體記憶體元件。 此外，上述之矽半導體基質101，可為上述之SOI半 導體基質。在使用此一 SOI半導體基質之情況中，其半導 體記憶體元件，由於寄生電容被降低所致，而可運作於較 T§J之速率下。 第1 8圖係一可顯示上述第二實施例半導體記憶體元件 沿第9圖之線D-D·所載在使用一 S01半導體基質之情況中 之剖面組態的另一簡圖。 前述之組態可增進上述依本發明所製半導體記憶體元 件之性能，其中之邏輯電路可設置在上述之矽半導體基質 101上面。第1 5圖係一可顯示上述依本發明所製半導體記 憶體元件之剖面組態的簡圖。誠如此簡圖中所示，其依本 發明所製之NOR閃式記憶體晶格，加上—包含一閘極TG 、一源極擴散區域TS、和一汲極擴散區域td之電晶體， 係設置在上述之矽半導體基質1〇1上面β 誠如前文所述’依據本發明製造半導體記憶體元件之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------上 裝—-----訂------線 (請先閱讀背面之注意事項再琪寫本頁> 24 A7 ____B7 五、發明說明（22) 方法，其NOR閃式記憶體，即使在採用上述溝道元素隔 離程序之情況中，仍可輕易被製成。 此外’利用本發明之方法，將可得到上述具有高密度 之NOR閃式記憶體晶格的半導體記憶體元件。 以上所提供之說明，旨在使本技藝之任一專業人員能 製作及使用本發明，以及旨在列舉本發明人預期為實行彼 等發明之最佳模態。 雖然本發明在說明上係藉各種之實施例，本發明並非 意欲局限至此等實施例。本發明精神範圍内之修飾體，可 為本技藝之專業人員顯而易見。 此申請案係基於1999年7月29日提出申請之日本專利 申請案苐11 -2 1 560 1號，其全部内容將藉參照而納入此說 明書内。 -------------裝--------訂. (請先閱讀背面之注意事項再填寫本頁) -線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 25 4 59397 A7 B7 五、發明說明（23 元件編號對照 MC·· ’NOR閃式記憶體晶格 SL…源極線 WL，..字線 BL··.位元線 DR，TD…汲極 S，TS··* 源極 G，TG…閘極 U〇l···矽半導體基質 2，102…襯墊氧化物膜 3，103…碎I化物膜 104.··溝道元素隔離區域 4... LOCOS元素隔離區域 11,111…發氮化物氧化物膜 105…隧道絕緣薄膜 6,8，10，106,108，]16a.·.多晶石夕 薄膜 7，107’··ΟΝΟ 薄獏 9.109，116b …WSi 薄膜 12, Π 2· ·源極擴散區域 13,113…汲極擴散區域 14，17，114，117’"矽氧化物膜 17…CVD(化學蒸氣澱積）氧 化物膜 18 — BPSG(硼磷矽酸鹽玻璃） 薄膜 19,119.，.接點孔 1 Μ‘··光阻 21_··場氧化物膜 120…鈦薄膜 121…氮化物鈦薄膜 122···鎢層 -----------^ i — — — — — — .^'1------ I (請先閱讀背面之注意事項再填寫本頁) 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製

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Claims (1)

1. AKCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 · 1· 一種半導體記憶體元件，其包含： 一半導體基質； 多數安排在上述石夕半導體基質上面之記憶體晶格 ’而成-由多數列和行構成之陣列，該等記憶體晶格 各係具有一閘極、一及極、和_源極； 多數之字線，彼等各係輕合至一對應列中之記憶 體晶格的閘極； 多數之位元線，彼等各係耦合至一對應行中之記 憶體晶格的ί及極； 多數之隔離區域，彼等係形成在上述之半導體基 質上面，以及可隔離該等記憶體晶格：和 多數之源極線’彼等係大致與彼等字線平行排列 ，以及彼等各係耦合至一對應列中之記憶體晶格的源 極； 其中之每-源極線，係由_在上述半導體基質之 大致平坦區域上面所形成之導電性樣式所形成。 2·如申請專利範圍第！項所中請之半導體記憶體元件，其 中： ' 其源極係由一源極擴散區域所形成； 其汲極係由一汲極擴散區域所形成，其係形成在 彼等隔離區域間，以及係位於源極與閉極相對之一側 ;以及 其汲極擴散區域，係具有一沿彼等隔離區域之寬 度，此寬度係等於其源極擴散區域之寬度。 本紙Τ尺度適用中國國爾(CNS)A4規“ί〇 χ挪公爱------ ------------ί 裝 -------訂--(til — ^ (請先閱讀背面之注意事項再填寫本頁) 27

   、申請專利範 :申請專利範圍第i項所中請之半導體記憶體元件，其 T * 其源極係由一源極擴散區域所形成； “其汲極係由一汲極擴散區域所形成，其係形成在 破等隔離區域間，以及係位於源極與閉極相對之 :以及 4. (請先閱讀背面之注意事項再填寫本頁) 其汲極擴散區域，係具有一沿彼等隔離區域之寬 度，此寬度係較其源極擴散區域之寬度為寬闊。 如申請專利範圍第旧所申請之半導體記憶趙元件，其 中之半導體記憶體晶格，係屬非揮發性半導體記憶體 晶格。 如申請專利範圍第4項所申請之半導體記憶體元件，其 中之非揮發性半導體記憶體晶格，係屬NOR閃式記憶 體晶格^ 6.如申睛專利範圍第j項所申請之半導體記憶體元件，其 中之導電樣式，係與其源極線一體成形。 7·如申—專利範圍第丨項所申請之半導體記憶體元件，其 經濟部智慧財I局員工消費合作社印製 中之導電樣式’係形成於彼等半導體記憶體晶格之相 鄰閘極的側壁間。 8.如申请專利範圍第4項所申請之半導體記憶體元件，其 中之每一非揮發性半導體記憶體晶格係包含： 一形成於其半導體基質上面之隧道隔離祷膜； 一形成於上述隨道隔離薄膜上面之浮接閘極； 一形成於上述浮接閘極上面之控制閘極；和 本紙張尺度適用中國國家標準(CNS)A4 ^ (21〇 X 297 ^ 28 45939

   經濟部智慧財產局員工消費合作社印製 、申請專利範圍 一形成於上述控制閘極上面之氮化物膜。 9.如申請專利範圍第8項所申請之半導體記憶體元件，其 中之浮接閘極和控制閘極，係由摻雜有碟之多晶矽或 非晶妙所構成。 10·如申請專利範圍丨項所申請之半導體記憶體元件，其中 之半導體基質’係一SOI半導體基質。 11. 如申請專利範圍丨項所申請之半導體記憶體元件，其中 尚包含一形成於其半導體基質上面之邏輯電路。 12. 如申請專利範圍丨項所申請之半導體記憶體元件，其中 之源極線，係由一金屬或矽化物所構成。 13. —種半導體記憶體元件之製造方法，該半導體記憶體 元件係包含：一形成於一半導體基質上面之隔離薄膜 :一些形成於上述半導體基質内之源極和汲極擴散區 域，一在上述半導體基質上面而形成於彼等源極和汲 極擴散區域間之閘極氧化物骐；一形成於上述閘極氧 化物膜上面之浮接閘極；和一經由一第一隔離薄膜而 形成於上述浮接閘極上面之控制閘極，上述之方法所 包含之步驟有： (a) 在其基質上面形成一第二隔離薄膜，以及餘刻 此第二隔離薄膜，以曝露其源極擴散區域；以及 (b) 在上述曝露之源極擴散區域上面，形成一導賭 14.如申請專利範圍第13項所申請之方法，其中尚包含之 步驟有：在一自我準直程序中，擴散一些雜質，而形 ------------f ·衣--------tr----------線{ (請先閱讀背面之注意事項再填寫本頁) 29 AS B8 C8 D8

   六、申請專利範圍 經濟部智慧財產局員工消費合作杜印製 成彼等源極於汲極擴散區域，其中之開極，係用做— 遮罩。 a如申請專利範㈣13項所中請之方法，其中之步·1 ，在—㈣料中，係使用彼等浮接⑽和控制閘極 ，做為-部份之遮罩，其中之側壁隔片係在—自我準 直程序中形成於彼等浮接閘極和控制閘極上面。 16. 如申請專利範圍第15項所申請之方法，其中之側壁隔 片，係一些氧化物膜或氤化物膜。 17. 如申請專利範圍第15項所申請之方法，其中尚包含之 步驟有：將一氮化物膜堆疊在其控制閘極上面。 18. 如申請專利範圍第丨5項所申請之方法’其中尚包含之 步驟有： (c) 於彼等絕緣薄膜在其半導體基質上面，堆疊在 彼等隔離區域間後，在其汲極擴散區域内，形成一接 點孔；以及 (d) 在上述曝露之源極擴散區域上面，形成一導體 ’以及在其汲極擴散區域上面之接點孔内，形成一銷 栓。 19. 如申請專利範圍第18項所申請之方法，其中之步驟（d) ，係在一程序中，形成該等導體和銷栓。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） —ί*裝--------訂--------線 f請先閱讀背面之注意事項再填寫本頁J 30