JPH03171664A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH03171664A JPH03171664A JP1310239A JP31023989A JPH03171664A JP H03171664 A JPH03171664 A JP H03171664A JP 1310239 A JP1310239 A JP 1310239A JP 31023989 A JP31023989 A JP 31023989A JP H03171664 A JPH03171664 A JP H03171664A
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- JP
- Japan
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- wiring
- diffusion layer
- semiconductor memory
- layer wiring
- wire
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、接地線とワード線とビット線とを有しており
接地線とビット線との間の電位差を利用してデータの書
込みを行う半導体メモリに関するものである。
接地線とビット線との間の電位差を利用してデータの書
込みを行う半導体メモリに関するものである。
本発明は、上記の様な半導体メモリにおいて、ワード線
上に乗り上げた状態で延びているシリサイド配線を接地
線である拡散層配線の分路にすることによって、高集積
化に適している様にしたものである。
上に乗り上げた状態で延びているシリサイド配線を接地
線である拡散層配線の分路にすることによって、高集積
化に適している様にしたものである。
半導体メモリを高集積化するためには拡散層配線の幅を
狭くする必要があるが、配線の幅を狭くするとその抵抗
値が上昇する。
狭くする必要があるが、配線の幅を狭くするとその抵抗
値が上昇する。
ところで、例えば第３図に示す様なＥＰＲＯＭでは、接
地ｗＡＩｌが通常は拡散層配線で形成されており、この
拡散層配線は８ビットや１６ビット毎等にコンタクトを
介してＡｌ配線で周辺回路の接地線に接続されている。
地ｗＡＩｌが通常は拡散層配線で形成されており、この
拡散層配線は８ビットや１６ビット毎等にコンタクトを
介してＡｌ配線で周辺回路の接地線に接続されている。
従って、この様なＥＰＲＯＭが高集積化されると、接地
線１１の抵抗値が数ｋΩにも上昇し、等価的には第４図
の構成となる。
線１１の抵抗値が数ｋΩにも上昇し、等価的には第４図
の構成となる。
この様に接地線ｌ１の抵抗値が数ｋΩにもなると、デー
タの書込みのためにワード線１２とビソト線１３とに電
位を印加しても、ビット線１３に印加した霜位は接地綿
１１によって降下する。このため、ソース・トレイン間
の電位差が少なくなって、書込み特性が低下する。
タの書込みのためにワード線１２とビソト線１３とに電
位を印加しても、ビット線１３に印加した霜位は接地綿
１１によって降下する。このため、ソース・トレイン間
の電位差が少なくなって、書込み特性が低下する。
一方、接地線１ｌの抵抗値の上昇を防止するために、例
えば４ビット毎にＡｆｆ配綿へコンタクトしようとずる
と、ｉ配線及び：Ｊンタクトの数が多くなって高集積化
に反する。従って、従来のＥＰ Ｒ Ｏ Ｍは高集積化
に適しておらず、このことはＥＥＦＲＯＭ等でも同様で
ある。
えば４ビット毎にＡｆｆ配綿へコンタクトしようとずる
と、ｉ配線及び：Ｊンタクトの数が多くなって高集積化
に反する。従って、従来のＥＰ Ｒ Ｏ Ｍは高集積化
に適しておらず、このことはＥＥＦＲＯＭ等でも同様で
ある。
本発明による半導体メモリは、接地線１１を横戒してい
る拡散層配線３１に接続されると共にワード綿２６上に
乗り上げた状態でこれら拡散層配線３１とワート線２６
とに沿って延びているシリサイト配線３６を有している
。
る拡散層配線３１に接続されると共にワード綿２６上に
乗り上げた状態でこれら拡散層配線３１とワート線２６
とに沿って延びているシリサイト配線３６を有している
。
（作用〕
本発明による半導体メモリでは、シリサイド配線３６が
拡敗層配線３１の分路となっているので、接地線１ｌに
よる電位降下が少ない。
拡敗層配線３１の分路となっているので、接地線１ｌに
よる電位降下が少ない。
しかも、シリザイド配線３６は拡散層配！ｔ！Ａ３１に
接続されると共にワード線２６上に乗り上げた状態で延
びており、ワード線２６−１−．に乗り上げていない場
合に比べてシリサイド配線３６の実質的な幅が広いので
、接地線ｌ１による電位降下が更に少ない。
接続されると共にワード線２６上に乗り上げた状態で延
びており、ワード線２６−１−．に乗り上げていない場
合に比べてシリサイド配線３６の実質的な幅が広いので
、接地線ｌ１による電位降下が更に少ない。
従って、拡散層配線３１の幅が狭くても、データの書込
み時における接地線１１とビット線１３との間の電位差
が大きく、また接地線ｌ１のための金属配線及びこの金
属配線へのコンタクトが少なくてよい。
み時における接地線１１とビット線１３との間の電位差
が大きく、また接地線ｌ１のための金属配線及びこの金
属配線へのコンタクトが少なくてよい。
〔実施例］
以下、ＥＰＲＯＭに適用した本発明の一実施例？、第１
図及び第２図を参照しながら説明する。
図及び第２図を参照しながら説明する。
本実施例を製造するには、Ｓｉ基板２１の表面に第２図
に示す様にフィールド絶縁膜であるＳｉＯ■膜２２を形
成し、更に第ＩＡ図に示す様にＳｉ基板２１上にＳｉＯ
ｚ膜２３と多結晶Ｓｉ膜２４とを形或し、この多結晶Ｓ
ｉ膜２４を浮遊ゲートｌ４のパターンにパターニングす
る。
に示す様にフィールド絶縁膜であるＳｉＯ■膜２２を形
成し、更に第ＩＡ図に示す様にＳｉ基板２１上にＳｉＯ
ｚ膜２３と多結晶Ｓｉ膜２４とを形或し、この多結晶Ｓ
ｉ膜２４を浮遊ゲートｌ４のパターンにパターニングす
る。
そして、Ｓｉ０２膜２５と多結晶Ｓｉ膜２６とＳｉ（Ｌ
ｚ膜２７とを更に形成し、ＳｉＯ■膜２７や多結晶Ｓｉ
膜２６等をワード線１２つまりコントロールゲートのパ
ターンにバターニングする。なお、ＳｉＯ■膜２７はス
ペーザ用である。
ｚ膜２７とを更に形成し、ＳｉＯ■膜２７や多結晶Ｓｉ
膜２６等をワード線１２つまりコントロールゲートのパ
ターンにバターニングする。なお、ＳｉＯ■膜２７はス
ペーザ用である。
その後、ＳｉＯｚ膜２２、２７や多結晶Ｓｉ膜２６等を
マスクにしてＳｉ基板２Ｉ中へ不純物を導入することに
よって、拡散層３Ｉ、３２を形成する。これらの拡散層
３１、３２のうちで、多結晶Ｓｉ膜２６同士の間のｔｒ
ｉ：敗層３Ｉは接地線１１になる。
マスクにしてＳｉ基板２Ｉ中へ不純物を導入することに
よって、拡散層３Ｉ、３２を形成する。これらの拡散層
３１、３２のうちで、多結晶Ｓｉ膜２６同士の間のｔｒ
ｉ：敗層３Ｉは接地線１１になる。
次に、第ＩＢ図に示す様に、層間絶縁膜であるＰＳＧ膜
３３を形成し、拡散層３ｌ及びその近傍の領域でのみ開
口する様にフォトレジスト３４をバクーニングする。
３３を形成し、拡散層３ｌ及びその近傍の領域でのみ開
口する様にフォトレジスト３４をバクーニングする。
次に、ＰＳＧＨ’Ｊ．３３に対するＲＩＥを行うと、第
１Ｃ図に示す様に、コンタクト孔３５が拡散層３ｌ上に
のみ自己整合的に形成される。
１Ｃ図に示す様に、コンタクト孔３５が拡散層３ｌ上に
のみ自己整合的に形成される。
その後、フォトレジスト３４を除去してから、ＷＳｉ２
層等であるシリサイド層３６を形成し、このシリサイド
層３６と拡ｌＰＩ．層３１とをコンタクト孔３５を介し
てコンタクトさせる。そして、コンタクト孔３５上を覆
うと共に多結晶Ｓｉ膜２６上に乗り上げる様に、フォト
レジスト３７をパターニングする。
層等であるシリサイド層３６を形成し、このシリサイド
層３６と拡ｌＰＩ．層３１とをコンタクト孔３５を介し
てコンタクトさせる。そして、コンタクト孔３５上を覆
うと共に多結晶Ｓｉ膜２６上に乗り上げる様に、フォト
レジスト３７をパターニングする。
次に、シリサイド層３６に対ずるＲＩＥ等を行うと、拡
ＨｋＪＩ３１にコンタクトすると共に多結晶ＳｉｌｌＱ
２６上に乗り上げた状態でこれら拡散層３ｌと多結晶Ｓ
ｉ膜２６と乙こ沿って延びる様にシリサイ１層３６がバ
ターニングされる。
ＨｋＪＩ３１にコンタクトすると共に多結晶ＳｉｌｌＱ
２６上に乗り上げた状態でこれら拡散層３ｌと多結晶Ｓ
ｉ膜２６と乙こ沿って延びる様にシリサイ１層３６がバ
ターニングされる。
その後、フォトレジスト３７を除去してから、ＢＰＳＧ
膜４ｌを形成し、拡散層３２に達するコンタクト孔４２
をＢＰＳＧ膜４ｌ及びＰＳＧ膜３３に形成する。そして
、ＢＰＳＣ；膜４１をリフロ一させてから、コンタクト
孔４２を介して拡散層３２にコンタクトする様に八Ｎ膜
４３をビ・ノト線１３のパターンにバターニングする。
膜４ｌを形成し、拡散層３２に達するコンタクト孔４２
をＢＰＳＧ膜４ｌ及びＰＳＧ膜３３に形成する。そして
、ＢＰＳＣ；膜４１をリフロ一させてから、コンタクト
孔４２を介して拡散層３２にコンタクトする様に八Ｎ膜
４３をビ・ノト線１３のパターンにバターニングする。
なお、コンタクト孔４２をコンタクト孔３５と同時に形
成し、コンタクト孔４２にも対応させてシリサイド層３
６をバターニングし、このシリサイド層３６にＡｌ膜４
３をコンタクトさせてもよい。この様にすると、拡散層
３２上でＢＰＳＧ膜４１に形戒する＾ｉ膜４３用のコン
タクト孔が浅くなり、ＡＩ１．膜４３の段差被覆性が向
上する。
成し、コンタクト孔４２にも対応させてシリサイド層３
６をバターニングし、このシリサイド層３６にＡｌ膜４
３をコンタクトさせてもよい。この様にすると、拡散層
３２上でＢＰＳＧ膜４１に形戒する＾ｉ膜４３用のコン
タクト孔が浅くなり、ＡＩ１．膜４３の段差被覆性が向
上する。
本発明による半導体メモリは、拡散層配線の幅が狭くて
も、データの書込み時における接地線とビット線との間
の電位差が大きく、また接地線のための金属配線及びこ
の金属配線へのコンタクトが少なくてよいので、高集積
化に適している。
も、データの書込み時における接地線とビット線との間
の電位差が大きく、また接地線のための金属配線及びこ
の金属配線へのコンタクトが少なくてよいので、高集積
化に適している。
第１図は本発明の一実施例の製造工程を順次に示してお
り第２図のＩ−Ｉ線に沿う側断面図、第２図は一丈施例
の平面図、第３図−はＥＰＲＯＭの等価回路図、第４図
は従来のＥＦＲＯＭが高集積化されたときの等価回路図
である。 なお図面に用いた符号において、 ２６−−−−−−−−一多結晶Ｓｉ膜 ３ １−−−−−−−−−拡散層 ３６ −−一−−−−シリサイド層 である。
り第２図のＩ−Ｉ線に沿う側断面図、第２図は一丈施例
の平面図、第３図−はＥＰＲＯＭの等価回路図、第４図
は従来のＥＦＲＯＭが高集積化されたときの等価回路図
である。 なお図面に用いた符号において、 ２６−−−−−−−−一多結晶Ｓｉ膜 ３ １−−−−−−−−−拡散層 ３６ −−一−−−−シリサイド層 である。
Claims (1)
- 【特許請求の範囲】 半導体基板中の拡散層配線で形成された接地線と、前記
半導体基板上で前記接地線に沿って延びているワード線
と、前記接地線との間の電位差を利用してデータの書込
みを行うビット線とを有する半導体メモリにおいて、 前記拡散層配線に接続されると共に前記ワード線上に乗
り上げた状態でこれら拡散層配線とワード線とに沿って
延びているシリサイド配線を有する半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310239A JPH03171664A (ja) | 1989-11-29 | 1989-11-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310239A JPH03171664A (ja) | 1989-11-29 | 1989-11-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171664A true JPH03171664A (ja) | 1991-07-25 |
Family
ID=18002855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310239A Pending JPH03171664A (ja) | 1989-11-29 | 1989-11-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6716703B2 (en) | 1999-07-29 | 2004-04-06 | Fujitsu Limited | Method of making semiconductor memory device having sources connected to source lines |
-
1989
- 1989-11-29 JP JP1310239A patent/JPH03171664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6716703B2 (en) | 1999-07-29 | 2004-04-06 | Fujitsu Limited | Method of making semiconductor memory device having sources connected to source lines |
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