KR100244259B1 - 반도체소자의 가드 링 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 가드 링에 관한 것으로 특히, 반도체 칩 및 특정 패턴을 수분으로부터 보호하고 집적도를 향상시킬 수 있는 반도체소자의 가드 링 형성방법에 관한 것이다.
본 발명에 따른 반도체소자의 가드 링 형성방법은 반도체기판에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 소정영역에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제 1 절연막 전면에 평탄화용 절연막을 형성하는 단계; 상기 비트라인 상측 소정영역이 노출되도록 상기 평탄화용 절연막을 제거하여 비아홀을 형성하는 단계; 상기 비아홀에 가드 링을 형성하는 단계; 상기 가드 링과 가드 링에 인접한 평탄화용 절연막상에 더미 금속패턴을 형성하는 단계를 포함하여 반도체 칩 및 특정 패턴을 수분으로부터 보호하고 특히, 집적도를 향상시킨 반도체소자의 가드 링을 제공할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 가드 링(guard ring)에 관한 것으로 특히, 반도체칩 및 특정 패턴을 수분으로부터 보호하고 집적도를 향상시킬 수 있는 반도체소자의 가드 링 형성방법에 관한 것이다.
반도체소자중 가드 링(guard ring)은 반도체 칩(chip) 및 특정 패턴을 보호할 목적으로 칩 또는 특정 패턴을 둘러싸도록 형성하거나 필요한 부분에만 선택적으로 형성하여 사용하는 기술로써 반도체소자의 안정화에 중요한 기술이다. 그중에서, 반도체 칩을 형성하는 공정에 있어서는 그 특성상 칩내에 수분이 존재하면 금속배선을 부식시키거나, 수분에 의한 소자 특성이 변화하여 신뢰도있는 반도체소자를 제공할 수 없는 문제점이 있다. 그러므로, 반도체소자내에 수분이 침투하는 것을 방지하기 위한 가드 링의 형성은 필수요소라 하겠다.
일반적으로 칩 및 특정 패턴에 대한 수분 방지방법으로 형성하는 가드 링은 반도체소자에 대한 제조공정을 진행하면서 비트라인 콘택홀을 형성하여 그 부분에 가드 링 형성물질을 증착하거나 또는 노드 콘택홀, 메탈 콘택홀 그리고 비아(via) 콘택홀등을 형성한후 콘택홀 내에 가드 링 형성물질을 증착하여 수분에 대한 방지를 하거나 상기한 바와 같은 콘택홀 주변에 더미 콘택홀을 형성한후 더미 콘택홀내에 가드 링 형성물질을 형성하여 수분에 대한 방지를 하였다.
이와 같은 종래 반도체소자의 가드 링 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 종래 반도체소자의 가드 링 형성방법을 보여주는 단면도들이다.
먼저, 도 1a에 나타낸 바와 같이 반도체기판(1)상에 제 1 절연막(2)을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 비트라인 콘택홀(도시하지 않음)을 형성한후 상기 비트라인 콘택홀과 비트라인 콘택홀에 인접한 제 1 절연막(2)상에 비트라인(3)을 형성한다. 그다음, 상기 비트라인(3)을 포함한 제 1 절연막(2)전면에 제 2 절연막(4)을 형성한다. 이때, 상기 제 2 절연막(4)은 상기 비트라인(3)을 절연시키거나 보호하기 위하여 형성하는 절연막이다.
도 1b에 나타낸 바와 같이, 상기 제 2 절연막(4)전면에 BPSG(Boron Phosphorus Silicate Glass)(5)를 형성한후 상기 비트라인(3) 측면의 BPSG(5), 제 2 절연막(4) 그리고 제 1 절연막(2)을 반도체기판(1)이 노출될 때 까지 선택적으로 제거하여 더미(dummy) 콘택홀(6)을 형성한다. 그다음, 상기 더미 콘택홀(6)내에 칩 및 특정패턴을 수분으로부터 보호하기 위한 가드 링(guard ring)으로서 제 1 텅스텐 플러그(7)를 형성한다. 즉, 비트라인(3)의 측면에 형성하는 것이다. 이때, 상기 BPSG(5)는 상기 비트라인(3) 형성공정후의 평탄화를 위한 것으로 BPSG(5)의 특징은, 집적회로(IC : Intergrated Circuit)의 집적도가 향상됨에 따라 회로 설계의 자유도를 향상시키기 위하여 교차배선을 포함하는 다층배선을 하게됨에 따라 각층간의 단차가 심해지고, 단차의 문제를 해결하기 위하여 평탄성이 우수한 절연막을 필요하게 되었는데 그와 같은 조건을 만족하는 평탄성이 우수한 절연막중의 하나가 BPSG인 것으로 알려져 있다. 또한, BPSG(5)는 인(P)의 농도가 높을수록 각층간의 평탄화를 위한 리플로우(reflow) 온도는 저하되지만, BPSG(5)자체의 흡습성은 증가하는 것으로 알려져 있는 물질이다. 즉, 인(P)성분은 내수성(耐水性)을 약화시키는 물질이다.
도 1c에 나타낸 바와 같이, 상기 제 1 텅스텐 플러그(7)을 포함한 BPSG(5)전면에 금속층을 형성한후 상기 제 1 텅스텐 플러그(7)와 제 1 텅스텐 플러그(7)에 인접한 BPSG(5)상에만 남도록 상기 금속층을 패터닝하여 제 1 더미(dummy) 금속패턴(8)을 형성한다. 그다음, 상기 제 1 더미 금속패턴(8)을 포함한 BPSG(5)전면에 TEOS(Tetra-Ethyl-OrthoSilicate)막(9)을 형성한다. 이때, 상기 TEOS막(9)은 습기와 외부 산소의 흡입방지에 우수한 물질이다. 그리고, 상기한 바와 같은 제 1 더미 금속패턴(8)이나 TEOS막(9)은 반도체소자의 불량 칩에 대한 리페어 공정시 이용하는 리던던시(redundancy)회로를 구성할 때 그 계면이 벌어지기 쉬운 것으로 알려져 있다. 이때, 리던던시 회로에 대하여 간단히 설명하면, 반도체소자의 제조공정기술이 발달하여 불량 칩(chip)이라 해도 해당 칩 당의 결함은 1개 정도인 경우가 많은 데 그와 같은 불량 칩의 결함을 해결하기 위한 방법으로 특히, 규칙성이 높은 디바이스에서 유용한 회로이다. 이와 같은 리던던시 회로는 예비의 행(行) 또는 열(列)을 용장회로(冗長回路)로 준비해두고 소정의 프로그래밍 회로를 사용하여 적합하지 않은 행 또는 열을 교환할 수 있는 설계가 대부분 마련되어 있는 회로로써 이와 같은 리던던시 기술을 이용하는 공정은 불량 행이나 열의 배선 등을 레이져를 사용하여 단선시킨후, 상기 리던던시 회로의 여분의 행이나 열과 상기 불량 발생부분으로 제거되어 연결되지 못한 행이나 열의 배선을 연결하여 불량부분을 복구하는 것이다. 그리고, 상기와 같은 불량 행이나 열의 배선을 단선시키기 위한 리페어 공정시 레이져를 이용하여 단선시킨다. 이때, BPSG와 같은 평탄층 형성물질과 TEOS(Tetra-Ethyl-OrthoSilicate)와 같은 절연막이 접해 있을 경우 단선시의 스트레스로 그 계면이 벌어지게 되어 틈이 발생하고 벌어진 계면을 통해 외부의 수분이 침입하거나 BPSG의 인(P)성분에 포함된 수분등이 그 계면에 흐르게 되어 반도체소자로서의 특성을 약화시킬 수 있기 때문에 그러한 수분방지의 목적으로 텅스텐(7)을 수분에 대한 가드 링으로 형성하는 것이다.
도 1d에 나타낸 바와 같이 상기 TEOS막(9)전면에 제 3 절연막(10)을 형성한후 상기 제 1 더미 금속패턴(8)상층의 TEOS막(9) 및 제 3 절연막(10)을 선택적으로 제거하여 더미 비아 홀(via hole)(11)을 형성한다.
도 1e에 나타낸 바와 같이, 상기 더미 비아 홀(11)내에 가드 링으로 이용하기 위한 제 2 텅스텐 플러그(12)를 형성한다. 그다음, 상기 제 2 텅스텐 플러그(12)를 포함한 제 3 절연막(10)전면에 금속층을 형성한후 제 2 텅스텐 플러그(12)와 제 2 텅스텐 플러그(12)에 인접한 제 3 절연막(10)상층에만 남도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 제 2 더미(dummy) 금속패턴(13)을 형성하여 가드 링 형성공정을 완료한다. 그리고, 상기와 같은 제 1, 제 2 텅스텐 플러그(7)(12)를 이용한 가드 링 형성공정은 필요에 따라 노드 콘택공정후 실시하는 경우도 있다.
종래 반도체소자의 가드 링 형성방법에 있어서는 반도체 칩 및 특정 패턴을 보호할 수 있는 가드 링을 비트라인 콘택, 노드 콘택, 메탈콘택 그리고 비아콘택공정 등의 공정을 진행하면서 가드 링 형성을 위한 더미 콘택 공정을 하므로 공정 마진의 부족, 가드 링 스페이스의 부족 등의 문제점과 그에 따른 잦은 레이아웃(layout)변경의 문제점 등이 발생하여 고집적 반도체소자에 적당하지 못한 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 가드 링 형성방법의 문제점들을 해결하기 위한 것으로 가드 링 형성을 위한 콘택홀을 비트라인상에서부터 형성하여 반도체소자의 집적도를 향상시킬 수 있는 반도체소자의 가드 링 형성방법을 제공하는 데 그 목적이 있다.
제1a도 내지 제1e도는 종래 반도체소자의 가드 링 형성공정을 보여주는 단면도들.
제2a도 내지 제2d도는 본 발명 반도체소자의 가드 링 형성공정을 보여주는 단면도들.
〈도면의 주요부분에 대한 부호의 설명〉
20 : 반도체기판 21 : 제 1 절연막
22 : 비트라인 23 : 제 2 절연막
24 : BPSG 24 : TEOS막
26 : 제 3 절연막 27 : 비아 홀
28 : 텅스텐 플러그 29 : 더미 금속패턴
본 발명에 따른 반도체소자의 가드 링 형성방법은 반도체기판에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 소정영역에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제 1 절연막 전면에 평탄화용 절연막을 형성하는 단계; 상기 비트라인 상측 소정영역이 노출되도록 상기 평탄화용 절연막을 제거하여 비아홀을 형성하는 단계; 상기 비아홀에 가드 링을 형성하는 단계; 상기 가드 링과 가드 링에 인접한 평탄화용 절연막상에 더미 금속패턴을 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체소자의 가드 링 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명 반도체소자의 가드 링 형성방법을 보여주는 단면도들이다.
먼저, 도 2a에 나타낸 바와 같이 반도체기판(20)상에 제 1 절연막(21)을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 비트라인 콘택홀(도시하지 않음)을 형성한후 상기 비트라인 콘택홀과 비트라인 콘택홀에 인접한 제 1 절연막(21)상에 비트라인(22)을 형성한다. 그다음, 상기 비트라인(22)을 포함한 제 1 절연막(21)전면에 제 2 절연막(23)을 형성한다. 이때, 상기 제 2 절연막(23)은 상기 비트라인(22)을 절연시키거나 보호하기 위하여 형성하는 절연막이다.
도 2b에 나타낸 바와 같이, 상기 제 2 절연막(23)전면에 BPSG(Boron Phosphorus Silicate Glass)(24)를 형성한다. 이때, 상기 BPSG(24)는 상기 비트라인(22) 형성공정후의 평탄화를 위한 것이다.
도 2c에 나타낸 바와 같이 상기 BPSG(24)전면에 TEOS(Tetra-Ethyl-OrthoSilicate)막(25)과 제 3 절연막(26)을 차례로 형성한후 비트라인(22)상층면 소정영역이 노출되도록 상기 제 3 절연막(26), TEOS막(25), BPSG(24) 그리고 제 2 절연막(23)을 선택적으로 패터닝하여 비아 홀(via hole)(27)을 형성한다. 이때, 상기 비아 홀(27)은 BPSG(24)의 하층면까지만 형성할 수도 있다. 왜냐하면, 비교적 스트레스에 약한 BPSG(24)와 TEOS막(25)의 계면이 스트레스에 의해 벌어지면서 틈이 생길 경우 그 계면을 통해 수분이 흐르는 것을 방지하기 위하여 비아 홀을 형성한후 상기 비아 홀에 금속층을 형성하여 수분을 방지할 수 있는 가드 링을 형성하는 것이므로 BPSG(24)의 하층면까지만 비아 홀을 형성하여도 되는 것이다.
도 2d에 나타낸 바와 같이 상기 비아 홀(27)내에 가드 링(guard ring)으로 이용할 금속층 플러그(28)을 형성한다. 그다음, 상기 금속층 플러그(28)를 포함한 제 3 절연막(26) 전면에 금속층을 형성한후 상기 금속층 플러그(28)와 금속층 플러그(28)에 인접한 제 3 절연막(26)상에만 남도록 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 더미(dummy) 금속패턴(29)을 형성하여 가드 링 형성공정을 완료한다. 이때, 상기 비아 홀(27)이 깊어 금속층 플러그(28)가 완전한 형상으로 형성되지 않더라도 홀에 대한 금속층의 증착공정이 홀 내부의 하측면 및 양 측면의 표면을 따라서 먼저 형성되므로 특별한 문제점이라고 할 수는 없을 것이다. 그리고, 상기 금속층 플러그(28)는 텅스텐(W)으로 형성하거나 타이타늄(Ti : Titanium) 또는 타이나이트라이드(TiN)또는 이들의 합금으로 형성하는데 예를 들면 타이타늄/타이나이트라이드(Ti/TiN)가 있다. 그리고, 타이타늄/타이나이트라이드/텅스텐(Ti/TiN/W)의 합금으로 형성할 수도 있다.
본 발명에 따른 반도체소자의 가드 링 형성방법에 있어서는 반도체 칩 및 특정 패턴을 보호할 수 있는 가드 링을 형성하는 공정이 비트라인상에 비아 홀을 형성한후 상기 비아 홀 내에 가드 링으로 사용할 금속층 플러그를 형성하고 상기 금속층 플러그와 금속층 플러그에 인접한 절연막상에 더미 금속패턴을 형성하여 가드링 형성공정을 완료하므로 공정 마진 및 가드 링 스페이스를 용이하게 확보함은 물론 그에 따른 레이아웃(layout)변경의 문제점을 최소화하여 반도체소자의 집적도를 향상할수 있는 효과가 있다.
Claims (9)
- 반도체기판에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 소정영역에 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제 1 절연막 전면에 평탄화용 절연막을 형성하는 단계; 상기 비트라인 상측 소정영역이 노출되도록 상기 평탄화용 절연막을 제거하여 비아홀을 형성하는 단계; 상기 비아홀에 가드 링을 형성하는 단계; 상기 가드 링과 가드 링에 인접한 평탄화용 절연막상에 더미 금속패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제1항에 있어서, 상기 평탄화용 절연막은 제 2 절연막과, 제 2 절연막상의 제 3 절연막과, 제 3 절연막상의 제 4 절연막과, 제 4 절연막상의 제 5 절연막을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제2항에 있어서, 상기 제 3 절연막은 BPSG로 형성함을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제2항에 있어서, 상기 제 4 절연막은 산화물로 형성함을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제4항에 있어서, 상기 산화물은 TEOS(Tetra-Ethyl-OrthoSilicate)로 형성함을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제1항에 있어서, 상기 가드 링은 텅스텐(W)으로 형성함을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제1항에 있어서, 상기 가드 링은 타이타늄(Ti : Titanium)또는 타이나이트라이드(TiN) 또는 이들의 합금으로 형성함을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제1항에 있어서, 상기 가드 링은 타이타늄/타이나이트라이드/텅스텐(Ti/TiN/W)으로 형성함을 특징으로 하는 반도체소자의 가드 링 형성방법.
- 제3항에 있어서, 상기 비아 홀은 BPSG의 하층면까지만 형성하는 것을 특징으로 하는 반도체소자의 가드 링 형성방법.
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