KR20150106420A - 반도체 장치 - Google Patents

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KR20150106420A
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conductive layer
grp6
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KR1020157021077A
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가즈오 도미따
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치(SC)는 1개의 칩 영역이 분할 노광에 의해 형성된 반도체 장치이다. 층간 절연막(II2∼II6)은 소자 형성 영역에 있어서 비아(VH1∼VH5)와 배선 홈(IT1∼IT5)을 갖고, 또한 가드 링 영역에 있어서 가드 링용 구멍(GH2∼GH6)을 갖고 있다. 배선용 도전층(CL1∼CL5)은 비아(VH1∼VH5) 및 배선 홈(IT1∼IT5) 내에 형성되어 있다. 가드 링용 도전층(GRP2∼GRP6)은 가드 링용 구멍(GH2∼GH6) 내에 형성되어 있다. 가드 링용 도전층(GRP3∼GRP6)의 폭의 최소 치수(D2A∼D5A)가 비아(VH2∼VH5) 내에 있어서의 배선용 도전층(CL2∼CL5)의 폭의 최소 치수(D2B∼D5B)보다도 크다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 1개의 칩 영역이 분할 노광에 의해 형성된 반도체 장치에 관한 것이다.
반도체 장치의 칩 패턴에 따라서는, 1개의 칩 사이즈가 노광 장치의 투영 광학계 성능에 의해 결정되는 노광 범위보다도 큰 경우가 있다. 이와 같은 경우에는, 분할 노광이 사용된다. 분할 노광이란, 1개의 칩 패턴을 복수의 패턴으로 분할하고, 분할된 패턴마다 노광 처리를 행하는 노광 방법을 말한다. 분할된 모든 패턴을 최종적으로 서로 연결시킴으로써 상기한 칩 패턴이 형성된다.
분할 노광은, CCD(Charge Coupled Device) 센서 및 CMOS(Complementary Metal Oxide Semiconductor) 센서 등의 촬상 소자 외에, 액정 표시 소자의 제조에 있어서도 사용되고 있다. 이와 같은 분할 노광은, 예를 들어 일본 특허 공개 제2006-310446호 공보(특허문헌 1), 일본 특허 공개 제2011-232549호 공보(특허문헌 2) 등에 개시되어 있다.
일본 특허 공개 제2006-310446호 공보 일본 특허 공개 제2011-232549호 공보
통상, 1개의 칩 영역에는, 소자 형성 영역과, 가드 링 영역이 형성되어 있다. 이 가드 링 영역은, 소자 형성 영역의 외주측으로부터 그 소자 형성 영역으로 수분(습기)이 침입하는 것을 방지하는 역할을 하고 있다. 이와 같은 가드 링 영역을 갖는 칩 영역을 분할 노광에 의해 형성한 경우, 가드 링 영역도 복수의 패턴으로 분할되어 노광되고, 복수의 패턴은 최종적으로는 서로 연결된다.
이때, 각 노광 처리에서의 마스크의 중첩 오차 등에 의해, 분할된 가드 링의 패턴끼리 위치 어긋남이 발생한다. 이 경우, 분할된 가드 링의 패턴이 연결되지 않아, 그 패턴의 경계부에서 상기 패턴간에 간극이 발생할 우려가 있다.
특히 패턴을 적층해 가는 경우, 상층의 패턴일수록 상기한 마스크의 중첩 오차가 현저해지기 때문에, 분할된 가드 링의 패턴의 경계부에서 상기 패턴간의 간극이 커질 가능성이 있다.
상기한 바와 같이 분할된 가드 링의 패턴의 경계부에서 상기 패턴간에 간극이 발생한 경우에는, 그 간극을 통하여 칩 영역의 외주부로부터 내주측의 소자 형성 영역으로 수분이 침입한다. 이에 의해, 소자 형성 영역 내의 회로의 신뢰성이 저하된다.
그 외의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태의 반도체 장치는, 소자 형성 영역과, 그 소자 형성 영역의 주위를 둘러싸는 가드 링 영역을 1개의 칩 영역에 갖고, 1개의 칩 영역이 분할 노광에 의해 형성된 반도체 장치이다. 층간 절연막은, 소자 형성 영역에 형성된 비아와 그 비아 상에서 비아에 연통하는 배선 홈을 갖고, 또한 가드 링 영역에 있어서 소자 형성 영역을 둘러싸도록 연장되는 가드 링용 구멍을 갖고 있다. 배선용 도전층은 비아 및 배선 홈 내에 형성되어 있다. 가드 링용 도전층은 가드 링용 구멍 내에 형성되어 있다. 가드 링용 도전층의 폭의 최소 치수가 비아 내에 있어서의 배선용 도전층의 폭의 최소 치수보다도 크다.
상기 일 실시 형태에 의하면, 칩 영역의 외주측으로부터 소자 형성 영역 내로 수분이 침입하는 것이 억제되기 때문에 소자 형성 영역 내의 회로의 신뢰성이 향상된다.
도 1은 제1 실시 형태에 있어서의 반도체 장치의 기능 블록을 도시하는 도면이다.
도 2는 제1 실시 형태에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 부분 단면도이다.
도 3은 도 2의 소자 형성 영역 내의 구성을 개략적으로 도시하는 부분 단면도이다.
도 4는 도 2의 가드 링 영역 내의 구성을 개략적으로 도시하는 부분 단면도이다.
도 5는 제1 실시 형태에 있어서의 반도체 장치의 가드 링의 구성을 개략적으로 도시하는 사시도 (A)와 평면도 (B)이다.
도 6은 도 5의 (B)의 VIA-VIA선을 따르는 개략 단면도 (A)와, 도 5의 (B)의 VIB-VIB선을 따르는 개략 단면도 (B)와, 도 5의 (B)의 VIA-VIA선을 따르는 단면 구성과 도 5의 (B)의 VIB-VIB선을 따르는 단면 구성의 어긋남을 설명하기 위한 개략도 (C)이다.
도 7은 제1 실시 형태에 있어서의 반도체 장치에 있어서의 가드 링용 도전층의 폭의 최소 치수를 설명하기 위한 개략 단면도이다.
도 8은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 있어서의 분할 노광의 제1 노광 공정을 도시하는 개략 평면도이다.
도 9는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 있어서의 분할 노광의 제2 노광 공정을 도시하는 개략 평면도이다.
도 10은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제1 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 11은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제2 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 12는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제3 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 13은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제4 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 14는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제5 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 15는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제6 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 16은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제7 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 17은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제8 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 18은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제9 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 19는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제10 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 20은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제11 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 21은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제12 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 22는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 제13 공정에서의 소자 형성 영역의 단면도 (A)와, 도 9의 가드 링 영역의 XB-XB선을 따르는 단면에 대응하는 단면도 (B)와, 도 9의 가드 링 영역의 XC-XC선을 따르는 단면에 대응하는 단면도 (C)이다.
도 23은 비교예에 있어서의 반도체 장치의 가드 링의 구성을 개략적으로 도시하는 사시도 (A)와 평면도 (B)이다.
도 24는 도 23의 (B)의 XXIVA-XXIVA선을 따르는 단면에 대응한 개략 단면도 (A)와, 도 23의 (B)의 XXIVB-XXIVB선을 따르는 단면에 대응한 개략 단면도 (B)와, 도 23의 (B)의 XXIVA-XXIVA선을 따르는 단면에 대응한 단면 구성과 도 23의 (B)의 XXIVB-XXIVB선을 따르는 단면에 대응한 단면 구성과의 어긋남을 설명하기 위한 개략도 (C)이다.
도 25는 제1 실시 형태에 있어서의 반도체 장치의 가드 링 영역 내의 변형예의 구성을 개략적으로 도시하는 부분 단면도이다.
도 26은 제2 실시 형태에 있어서의 반도체 장치의 가드 링의 구성을 개략적으로 도시하는 평면도이다.
도 27은 도 26의 영역(P2)의 구성을 확대하여 도시하는 개략 평면도이다.
도 28은 도 26의 영역(P2)의 구성의 제1 변형예를 확대하여 도시하는 개략 평면도이다.
도 29는 도 26의 영역(P2)의 구성의 제2 변형예를 확대하여 도시하는 개략 평면도이다.
도 30은 도 26의 영역(P2)의 구성의 제3 변형예를 확대하여 도시하는 개략 평면도이다.
도 31은 도 26의 영역(P2)의 구성의 제4 변형예를 확대하여 도시하는 개략 평면도이다.
도 32는 도 26의 영역(P2)의 구성의 제5 변형예를 확대하여 도시하는 개략 평면도이다.
도 33은 도 26의 영역(P2)의 구성의 제6 변형예를 확대하여 도시하는 개략 평면도이다.
도 34는 도 26의 영역(P2)의 구성의 제7 변형예를 확대하여 도시하는 개략 평면도이다.
도 35는 도 26의 영역(P2)의 구성의 제8 변형예를 확대하여 도시하는 개략 평면도이다.
도 36은 도 26의 영역(P2)의 구성의 제9 변형예를 확대하여 도시하는 개략 평면도이다.
도 37은 도 26의 영역(P2)의 구성의 제10 변형예를 확대하여 도시하는 개략 평면도이다.
도 38은 도 26의 영역(P2)의 구성의 제11 변형예를 확대하여 도시하는 개략 평면도이다.
도 39는 도 26의 영역(P2)의 구성의 제12 변형예를 확대하여 도시하는 개략 평면도이다.
도 40은 도 26의 영역(P2)의 구성의 제13 변형예를 확대하여 도시하는 개략 평면도이다.
도 41은 도 26의 영역(P2)의 구성의 제14 변형예를 확대하여 도시하는 개략 평면도이다.
도 42는 도 26의 영역(P2)의 구성의 제15 변형예를 확대하여 도시하는 개략 평면도이다.
도 43은 도 26의 영역(P2)의 구성의 제16 변형예를 확대하여 도시하는 개략 평면도이다.
도 44는 도 26의 영역(P2)의 구성의 제17 변형예를 확대하여 도시하는 개략 평면도이다.
도 45는 제2 실시 형태에 있어서의 반도체 장치의 가드 링의 구성의 제18 변형예를 개략적으로 도시하는 평면도이다.
도 46은 도 45의 영역(P3)의 구성을 확대하여 도시하는 개략 평면도이다.
이하, 본 실시 형태에 대해 도면에 기초하여 설명한다.
(제1 실시 형태)
먼저, 본 실시 형태의 반도체 장치의 평면 구성에 대해 도 1을 이용하여 설명한다.
도 1을 참조하여, 본 실시 형태의 반도체 장치는, 예를 들어 CMOS 센서의 반도체 칩 또는 반도체 웨이퍼이지만, 이것으로 한정되는 것은 아니다. 이하에 있어서는, 본 실시 형태의 반도체 장치가 CMOS 센서의 반도체 칩인 경우를 예로 들어 설명한다.
본 실시 형태의 CMOS 센서의 반도체 칩(SC)은, 평면에서 볼 때(반도체 기판의 주표면에 대해 직교 방향에서 볼 때), 소자 형성 영역과, 가드 링 영역과, 스크라이브 영역을 갖고 있다. 가드 링 영역은, 소자 형성 영역의 외주(주위)를 둘러싸도록 형성되어 있다. 스크라이브 영역은, 그 가드 링 영역의 더 외주(주위)를 둘러싸도록 형성되어 있다.
또한, 스크라이브 영역은 반도체 웨이퍼로부터 반도체 칩을 잘라낼 때에 스크라이브하기 위한 영역이다. 이로 인해, 스크라이브의 방법에 따라서는 가드 링 영역의 외주에 남지 않는 경우도 있다.
상기한 소자 형성 영역은, 예를 들어 직사각형의 평면 형상을 갖고 있다. 이 소자 형성 영역에는, 화소 영역(PX)과, 게인 가변 증폭기(PGA)와, 아날로그-디지털 변환 회로(ADC)와, 타이밍 발생 회로(TG)와, 화소 드라이버(VSCAN)와, 동기 신호 부가 회로(BRIDGE)와, 출력 드라이버(LVDS)가 주로 형성되어 있다.
또한 가드 링 영역에는 가드 링(GR)이 형성되어 있다. 이 가드 링(GR)은, 가드 링 영역 내에서, 직사각형의 평면 형상을 갖는 소자 형성 영역의 외주를 둘러싸도록 연장되어 있다. 이에 의해 가드 링(GR)은, 소자 형성 영역의 내주측의 소자 형성 영역 내로 외주측으로부터 수분(습기)이 침입하는 것을 방지하는 역할을 하고 있다.
상기한 반도체 칩(SC)은, 분할 노광에 의해 형성된 반도체 장치이다. 구체적으로는, 예를 들어 1점 쇄선 MA로 둘러싸인 영역의 패턴이 제1 포토마스크를 사용한 노광에 의해 형성되고, 또한 1점 쇄선 MB로 둘러싸인 영역의 패턴이 제1 포토마스크와는 상이한 제2 포토마스크를 사용한 노광에 의해 형성되어 있다.
이어서, 상기한 반도체 칩의 단면 구성에 대해 도 2∼도 4를 이용하여 설명한다.
도 2를 참조하여, 예를 들어 실리콘을 포함하는 반도체 기판(SB)의 표면에는, 예를 들어 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 산화막을 포함하는 소자 분리 구조(IR)가 형성되어 있다. 이 소자 분리 구조(IR)에 의해 전기적으로 분리된 반도체 기판(SB)의 표면이며, 소자 형성 영역 내에는, 예를 들어 MOS(Metal Oxide Semiconductor) 트랜지스터(TRA) 등의 소자가 형성되어 있다. 이 MOS 트랜지스터(TRA) 등에 의해, 상기한 소자 형성 영역에 형성된 각 소자가 구성되어 있다.
이 반도체 기판(SB)의 표면 상에는 다층의 도전층(CL)의 각각과 다층의 층간 절연막(II)의 각각이 교대로 적층되어 있다. 이 다층의 도전층(CL)의 각각은, 예를 들어 Cu(구리)를 포함하는 재질을 포함하고 있고, 다마신 구조를 갖고 있다. 또한 다층의 층간 절연막(II)의 각각은, 예를 들어 실리콘 산화막, 저유전율(Low-k) 재료 등을 포함하고 있다.
소자 형성 영역 내에는 도전층(CL)을 포함한 각종 소자나, 다층 배선 구조(INL) 등이 형성되어 있다. 또한 가드 링 영역 내에는 다층의 도전층(CL)에 의해 가드 링(GR)의 일부가 구성되어 있다. 이 가드 링(GR)을 구성하는 다층의 도전층(CL)의 각각은, 평면에서 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성되어 있다. 또한 다층의 층간 절연막(II)의 각각의 표면은 평탄화 처리되어 있어, 비교적 평탄한 표면으로 되어 있다.
다층의 층간 절연막(II) 중 최상층의 층간 절연막(II) 상에는, 예를 들어 Al(알루미늄) 또는 Cu를 포함하는 재질을 포함하는 최상층 도전층(TCL)이 형성되어 있다. 이 최상층 도전층(TCL)은, 패드용 최상층 도전층(TCL)과, 가드 링용 최상층 도전층(TCL)을 갖고 있다.
패드용 최상층 도전층(TCL)은, 소자 형성 영역 내에 형성되고, 또한 패드 전극으로서 기능하는 부분(패드부)을 갖고 있다. 또한 가드 링용 최상층 도전층(TCL)은, 가드 링 영역 내에 형성되고, 또한 가드 링(GR)의 일부를 구성하고 있다. 패드용 최상층 도전층(TCL)과 가드 링용 최상층 도전층(TCL)은, 서로 동일한 층으로부터 분리되어 형성된 층이다.
가드 링(GR)은, 다층의 도전층(CL)과 가드 링용 최상층 도전층(TCL)을 포함하고 있다. 이 가드 링(GR)은, 주로 소자 형성 영역 내로의 수분(습기)의 침입을 방지하기 위한 것이기 때문에, 반도체 기판(SB)의 표면으로부터 최상층의 층간 절연막(II) 상에까지 연장되어 있는 것이 바람직하다. 다층의 도전층(CL)과 가드 링용 최상층 도전층(TCL)의 각각은, 도 1에 도시한 바와 같이 평면에서 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성되어 있다.
도 2를 참조하여, 패드용 최상층 도전층(TCL) 및 가드 링용 최상층 도전층(TCL)을 덮도록, 최상층의 층간 절연막(II) 상에 패시베이션막(PAL)이 형성되어 있다. 이 패시베이션막(PAL)은, 소자 형성 영역, 가드 링 영역 및 스크라이브 영역의 각각에 형성되어 있다. 패시베이션막(PAL)은, 내습성을 갖는 재질을 포함하고 있고, 예를 들어 질소를 포함하는 절연막 단체 또는 질소를 포함하는 절연막을 포함하는 적층막을 포함하고 있다. 패시베이션막(PAL)은, 구체적으로는, p-SiN(플라즈마 실리콘 질화막), p-SiON(플라즈마 실리콘 산질화막), p-SiN/p-SiO2(플라즈마 실리콘 질화막/플라즈마 실리콘 산화막), p-SiON/p-SiO2(플라즈마 실리콘 산질화막/플라즈마 실리콘 산화막) 등을 포함하고 있다.
소자 형성 영역 내에 있어서, 패드용 최상층 도전층(TCL) 상의 패시베이션막(PAL)에는 패드용 최상층 도전층(TCL)의 표면에 도달하는 개구부(OP1)가 형성되어 있다. 이 개구부(OP1)에 의해 패드용 최상층 도전층(TCL)의 표면의 일부가 패시베이션막(PAL)으로부터 노출되어 있다.
가드 링 영역의 최외주측에는, 실란 슬릿(SS)이 형성되어 있다. 이 실란 슬릿(SS)은, 패시베이션막(PAL)을 관통하여 최상층의 층간 절연막(II)에 도달하는 홈을 포함하고 있다. 실란 슬릿(SS)은, 가드 링(GR)의 전체 둘레를 둘러싸도록 형성되어 있다. 실란 슬릿(SS)은, 반도체 웨이퍼를 다이싱에 의해 반도체 칩으로 분리할 때에, 패시베이션막(PAL) 내를 전반하는 크랙이 가드 링(GR) 내 및 소자 형성 영역 내로 연장되는 것을 방지하기 위한 것이다.
패시베이션막(PAL) 상에 제1 감광성 유기 절연막(PO1)이 형성되어 있다. 이 제1 감광성 유기 절연막(PO1)은, 예를 들어 폴리이미드를 포함하고 있다. 이 제1 감광성 유기 절연막(PO1)에는 패드용 최상층 도전층(TCL)의 표면에 도달하는 개구부(OP2)가 형성되어 있다. 이 개구부(OP2)는, 개구부(OP1)의 내부를 통하도록 형성되어 있다. 개구부(OP2)에 의해 패드용 최상층 도전층(TCL)의 표면의 일부가 제1 감광성 유기 절연막(PO1)으로부터 노출되어 있다.
제1 감광성 유기 절연막(PO1) 상에는 재배선층(RIL)이 형성되어 있다. 이 재배선층(RIL)은, 개구부(OP2)를 통하여 패드용 최상층 도전층(TCL)의 패드부에 접속되어 있다. 재배선층(RIL)은, 패드용 최상층 도전층(TCL)의 패드부의 바로 위 영역으로부터 그 바로 위 영역 이외의 다른 영역으로 연장되도록 형성되어 있다.
이 재배선층(RIL)은, 제1 감광성 유기 절연막(PO1)의 표면에 접하여 형성된 배리어 메탈층(BM)과, 배리어 메탈층(BM) 상에 형성된 도전층(DCL)을 갖고 있다. 배리어 메탈층(BM)은, 예를 들어 Cr(크롬), Ti(티타늄), TiN(티타늄나이트라이드), Ta(탄탈륨), W(텅스텐), Mo(몰리브덴) 등의 1종 또는 이들 임의의 조합을 포함하는 재질을 포함하고 있다. 또한 도전층(DCL)은, 예를 들어 Cu를 포함하는 재질을 포함하고 있다.
재배선층(RIL)을 덮도록 제1 감광성 유기 절연막(PO1) 상에 제2 감광성 유기 절연막(PO2)이 형성되어 있다. 이 제2 감광성 유기 절연막(PO2)은, 예를 들어 폴리이미드를 포함하고 있다. 이 제2 감광성 유기 절연막(PO2)에는 재배선층(RIL)의 표면에 도달하는 개구부(OP3)가 형성되어 있다. 이 개구부(OP3)에 의해 재배선층(RIL)의 표면의 일부가 제2 감광성 유기 절연막(PO2)으로부터 노출되어 있다.
제2 감광성 유기 절연막(PO2) 상에는, 개구부(OP3)를 통하여 재배선층(RIL)과 접속하도록 범프 전극(BP)이 형성되어 있다. 범프 전극(BP)은, 재배선층(RIL)을 통하여 패드용 최상층 도전층(TCL)에 전기적으로 접속되어 있다. 범프 전극(BP)은, 패드용 최상층 도전층(TCL)의 패드부의 바로 위 영역 이외의 다른 영역의 바로 위에 위치하고 있다. 범프 전극(BP)은, 예를 들어 Sn(주석)-xAg(은)-0.5Cu의 합금 조성을 갖고 있다.
이어서, 상기한 소자 형성 영역에 있어서의 다층 배선 구조(INL)의 구성에 대해 도 3을 이용하고, 또한 가드 링 영역에 있어서의 가드 링(GR)의 구성에 대해 도 4를 이용하여 설명한다.
도 3을 참조하여, 소자 형성 영역에 있어서는, 도전층(CL1∼CL7)에 의해 다층 배선 구조가 구성되어 있다. 이 다층 배선 구조는, 반도체 기판(SB)에 형성된 소자끼리를 전기적으로 접속함과 함께, 그 소자를 범프 전극(BP)(도 2)을 통하여 외부와 전기적으로 접속하기 위한 것이다.
반도체 기판에 형성된 소자로서의 MOS 트랜지스터(TRA)는, 1쌍의 소스/드레인 영역(SD)과, 게이트 전극(GE)을 갖고 있다. 1쌍의 소스/드레인 영역(SD)은, 반도체 기판(SB)의 표면에 서로 간격을 두고 형성되어 있다. 게이트 전극(GE)은, 1쌍의 소스/드레인 영역(SD) 사이에 끼워지는 반도체 기판(SB)의 표면 상에 게이트 절연층(GI)을 개재하여 형성되어 있다.
이 MOS 트랜지스터(TRA) 등을 덮도록 반도체 기판(SB)의 표면 상에, 에칭 스토퍼용 절연막(ES) 및 층간 절연막(II1)이 적층되어 있다. 이들 절연막(ES, II1)에는, 콘택트 홀(CH) 및 배선 홈(IT)이 형성되어 있다. 콘택트 홀(CH)은 게이트 전극(GE)이나 불순물 영역 등에 도달하도록 형성되어 있다. 배선 홈(IT)은, 콘택트 홀(CH) 상에서 콘택트 홀(CH)에 연통하도록 형성되어 있다.
콘택트 홀(CH) 내에는 플러그 도전층(PL)이 매립되어 있고, 배선 홈(IT) 내에는 배선용 도전층(IL)이 형성되어 있다.
층간 절연막(II1) 상에는, 절연막(BL1) 및 층간 절연막(II2)이 적층되어 있다. 이들 절연막(BL1, II2)에는, 비아 홀(VH1) 및 배선 홈(IT1)이 형성되어 있다. 비아 홀(VH1)은 배선용 도전층(IL)에 도달하도록 형성되어 있다. 배선 홈(IT1)은, 비아 홀(VH1) 상에서 비아 홀(VH1)에 연통하도록 형성되어 있다.
비아 홀(VH1) 및 배선 홈(IT) 내에는 배선용 도전층(CL1)이 형성되어 있다. 이 배선용 도전층(CL1)은, 비아 홀(VH1) 내에 형성된 부분(PL1)과, 배선 홈(IT1) 내에 형성된 부분(IL1)을 갖고 있다.
절연막(BL1, II2), 비아 홀(VH1), 배선 홈(IT1), 배선용 도전층[CL1(PL1, IL1)]과 마찬가지로 하여, 절연막(BL2∼BL7, II3∼II8), 비아 홀(VH2∼VH7), 배선 홈(IT2∼IT7), 배선용 도전층[CL2∼CL7(PL2∼PL7, IL2∼IL7)]이 형성되어 있다. 이것에 의해 상기한 다층 배선 구조가 구성되어 있다.
상기한 층간 절연막(II8) 상에는, 절연막(BL8) 및 층간 절연막(II9)이 적층되어 있다. 이들 절연막(BL8, II9)에는, 비아 홀(VH8)이 형성되어 있고, 이 비아 홀(VH8) 내에는 플러그 도전층(PL)이 형성되어 있다. 층간 절연막(II9) 상에 형성된 최상층 도전층(TCL)은 이 플러그 도전층(PL)을 개재하여 배선용 도전층(CL7)에 전기적으로 접속되어 있다.
도 4를 참조하여, 가드 링 영역에 있어서는, 가드 링용 도전층(GRP1∼GRP8)이 서로 적층하여 형성되어 있다. 또한 도 4에 있어서는 1열의 가드 링용 도전층(GRP1∼GRP8)만이 도시되어 있지만, 도 2에 도시한 바와 같이 복수 열(예를 들어 3열)의 가드 링용 도전층이 형성되어 있어도 된다.
반도체 기판(SB)의 표면 상에, 에칭 스토퍼용 절연막(ES) 및 층간 절연막(II1)이 적층되어 있다. 이들 절연막(ES, II1)에는, 가드 링용 구멍(GH1)이 형성되어 있다. 이 가드 링용 구멍(GH1)은, 평면에서 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성되어 있고, 제1 구멍 부분(FH1)과, 제2 구멍 부분(SH1)을 갖고 있다. 제1 구멍 부분(FH1)은 반도체 기판(SB)의 표면에 도달하도록 형성되어 있다. 제2 구멍 부분(SH1)은, 제1 구멍 부분(FH1)에 연통되도록 제1 구멍 부분(FH1) 상에 위치하고, 또한 제1 구멍 부분(FH1)의 폭보다도 큰 폭을 갖고 있다.
제1 구멍 부분(FH1) 내에는 가드 링용 도전층(GRP1)의 제1 부분(FP1)이 형성되어 있고, 제2 구멍 부분(SH1) 내에는 가드 링용 도전층(GRP1)의 제2 부분(SP1)이 형성되어 있다.
층간 절연막(II1) 상에는, 절연막(BL1) 및 층간 절연막(II2)이 적층되어 있다. 이들 절연막(BL1, II2)에는, 가드 링용 구멍(GH2)이 형성되어 있다. 이 가드 링용 구멍(GH2)은, 평면에서 볼 때 소자 형성 영역의 전체 둘레를 둘러싸도록 형성되어 있고, 제1 구멍 부분(FH2)과 제2 구멍 부분(SH2)을 갖고 있다. 제1 구멍 부분(FH2)은 가드 링용 도전층(GRP1)의 표면에 도달하도록 형성되어 있다. 제2 구멍 부분(SH2)은, 제1 구멍 부분(FH2)에 연통되도록 제1 구멍 부분(FH2) 상에 위치하고, 또한 제1 구멍 부분(FH2)의 폭(D1A)보다도 큰 폭을 갖고 있다.
제1 구멍 부분(FH2) 내에는 가드 링용 도전층(GRP2)의 제1 부분(FP2)이 형성되어 있고, 제2 구멍 부분(SH2) 내에는 가드 링용 도전층(GRP2)의 제2 부분(SP2)이 형성되어 있다. 이에 의해 가드 링용 도전층(GRP2)은 가드 링용 도전층(GRP1)에 접속되어 있다.
절연막(BL1, II2), 가드 링용 구멍[GH2(FH2, SH2)], 가드 링용 도전층[GRP2(FP2, SP2)]과 마찬가지로 하여, 절연막(BL2∼BL7, II3∼II8), 가드 링용 구멍[GH3∼GH8(FH3∼FH8, SH3∼SH8)], 가드 링용 도전층[GRP3∼GRP8(FP3∼FP8, SP3∼SP8)]이 형성되어 있다. 서로 상하 방향으로 적층된 복수의 가드 링용 도전층(GRP3∼GRP1)에 의해 가드 링 적층체가 구성되어 있다.
상기한 층간 절연막(II8) 상에는, 절연막(BL8) 및 층간 절연막(II9)이 적층되어 있다. 이들 절연막(BL8, II9)에는, 가드 링용 구멍(GH9)이 형성되어 있고, 이 가드 링용 구멍(GH9) 내에는 플러그 도전층(PL)이 형성되어 있다. 층간 절연막(II9) 상에 형성된 최상층 도전층(TCL)은 이 플러그 도전층(PL)을 개재하여 가드 링용 도전층(GRP8)에 전기적으로 접속되어 있다.
이와 같이 하여 복수의 가드 링용 도전층(GRP1∼GRP8) 및 최상층 도전층(TCL)을 포함하는 가드 링(GR)이 구성되어 있다.
도 3 및 도 4를 참조하여, 소자 형성 영역(도 3)과 가드 링 영역(도 4)에서 동일한 부호가 부여된 층간 절연막(II1∼II9)끼리는 동일한 층을 포함하고 있다. 또한 소자 형성 영역(도 3)과 가드 링 영역(도 4)에서 동일한 부호가 부여된 절연막(ES, BL1∼BL8)끼리는 동일한 층을 포함하고 있다. 또한 소자 형성 영역(도 3)과 가드 링 영역(도 4)에서 동일한 층간 절연막 내에 형성된 배선용 도전층과 가드 링용 도전층은 동일한 도전층으로부터 서로 분리되어 형성된 것이다.
본 실시 형태에 있어서는, 소자 형성 영역(도 3)과 가드 링 영역(도 4)에서 동일한 층간 절연막(II3∼II6) 내에 형성된 배선용 도전층(CL2∼CL5)과 가드 링용 도전층(GRP3∼GRP6)의 비교에 있어서, 가드 링용 도전층(GRP3∼GRP6)의 폭의 최소 치수(D2A∼D5A)의 각각은 배선용 도전층(CL2∼CL5)의 폭의 최소 치수(D2B∼D5B)의 각각보다도 크다.
여기서 가드 링용 도전층(GRP3∼GRP6)의 폭이라 함은, 가드 링(GR)이 연장되는 방향에 직교하는 단면에 있어서의 폭이다. 마찬가지로, 배선용 도전층(CL2∼CL5)의 폭이라 함은, 배선용 도전층(CL2∼CL5)의 각각이 연장되는 방향에 직교하는 단면에 있어서의 폭이다.
구체적으로는, 가드 링용 도전층(GRP3)의 폭의 최소 치수(D2A)는 배선용 도전층(CL2)의 폭의 최소 치수(D2B)보다도 크다. 가드 링용 도전층(GRP4)의 폭의 최소 치수(D3A)는 배선용 도전층(CL3)의 폭의 최소 치수(D3B)보다도 크다. 가드 링용 도전층(GRP5)의 폭의 최소 치수(D4A)는 배선용 도전층(CL4)의 폭의 최소 치수(D4B)보다도 크다. 가드 링용 도전층(GRP6)의 폭의 최소 치수(D5A)는 배선용 도전층(CL5)의 폭의 최소 치수(D5B)보다도 크다.
보다 구체적으로는, 배선용 도전층(CL2∼CL5)의 폭의 최소 치수(D2B∼D5B)의 각각은 예를 들어 90㎚이다. 이에 대해, 가드 링용 도전층(GRP3)의 폭의 최소 치수(D2A)는 예를 들어 110㎚이다. 또한 가드 링용 도전층(GRP4)의 폭의 최소 치수(D3A)는 예를 들어 130㎚이다. 또한 가드 링용 도전층(GRP5)의 폭의 최소 치수(D4A)는 예를 들어 150㎚이다. 또한 가드 링용 도전층(GRP6)의 폭의 최소 치수(D5A)는 예를 들어 170㎚이다.
또한 본 실시 형태에 있어서는, 복수층의 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭의 최소 치수는, 상층측의 가드 링용 도전층일수록 커지고 있다.
구체적으로는, 가드 링용 도전층(GRP3)의 폭의 최소 치수(D2A)는 가드 링용 도전층(GRP2)의 폭의 최소 치수(D1A)보다도 크다. 또한 가드 링용 도전층(GRP4)의 폭의 최소 치수(D3A)는 가드 링용 도전층(GRP3)의 폭의 최소 치수(D2A)보다도 크다. 또한 가드 링용 도전층(GRP5)의 폭의 최소 치수(D4A)는 가드 링용 도전층(GRP4)의 폭의 최소 치수(D3A)보다도 크다. 또한 가드 링용 도전층(GRP6)의 폭의 최소 치수(D5A)는 가드 링용 도전층(GRP5)의 폭의 최소 치수(D4A)보다도 크다.
보다 구체적으로는, 가드 링용 도전층(GRP2, GRP3, GRP4, GRP5, GRP6)의 폭의 최소 치수(D1A, D2A, D3A, D4A, D5A)의 각각은, 예를 들어 90㎚, 110㎚, 130㎚, 150㎚, 170㎚이다. 또한 가드 링용 도전층(GRP3∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)는 100㎚∼1000㎚의 범위 내이면 된다.
또한 복수의 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭은 서로 동일해도 된다.
또한 가드 링용 도전층(GRP2∼GRP6)의 제1 구멍 부분(FH2∼FH6) 내를 매립하는 제1 부분(FP2∼FP6)의 각각은, 도 7에서 제1 부분(FP6)을 예로 들어 도시하는 바와 같이 통상, 단면 형상에 있어서 하측일수록 치수가 작아지는 테이퍼 형상을 갖고 있다. 이 경우, 상기에 있어서 가드 링용 도전층(GRP2∼GRP6)의 폭의 최소 치수(D1A∼D5A)는 제1 부분(FP2∼FP6)의 최하단부의 폭으로 된다.
또한 본 실시 형태에 있어서는, 복수층의 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)는, 각 가드 링용 도전층(GRP2∼GRP6)의 형성 시의 포토마스크의 중첩 어긋남량보다도 크다.
구체적으로는, 복수층의 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)는, 각 가드 링용 도전층(GRP2∼GRP6)의 형성 시의 포토마스크의 중첩 어긋남량의 1.2배 이상 10배 이하인 것이 바람직하다.
보다 구체적으로는, 가드 링용 도전층(GRP3)의 포토마스크의 중첩 어긋남량이 예를 들어 100㎚이며, 가드 링용 도전층(GRP3)의 폭의 최소 치수(D2A)는 예를 들어 110㎚이다. 또한 가드 링용 도전층(GRP4)의 포토마스크의 중첩 어긋남량이 예를 들어 120㎚이며, 가드 링용 도전층(GRP4)의 폭의 최소 치수(D3A)는 예를 들어 130㎚이다. 또한 가드 링용 도전층(GRP5)의 포토마스크의 중첩 어긋남량이 예를 들어 140㎚이며, 가드 링용 도전층(GRP5)의 폭의 최소 치수(D4A)는 예를 들어 150㎚이다. 또한 가드 링용 도전층(GRP6)의 포토마스크의 중첩 어긋남량이 예를 들어 160㎚이며, 가드 링용 도전층(GRP6)의 폭의 최소 치수(D5A)는 예를 들어 170㎚이다. 또한 포토마스크의 중첩 어긋남량은 통상, 상층측일수록 커진다.
도 5를 참조하여, 본 실시 형태에 있어서 각 가드 링용 도전층[GRP(GRP2∼GRP6)]은 분할 노광에 의해 형성된다. 이로 인해 제1 포토마스크를 사용한 노광에 의해 형성되는 가드 링용 도전층(GRP)의 제1 패턴 부분(GRL)(도면 중 좌측의 부분)과, 제2 포토마스크를 사용한 노광에 의해 형성되는 가드 링용 도전층(GRP)의 제2 패턴 부분(GRR)(도면 중 우측의 부분) 사이에서 위치 어긋남이 발생하는 경우가 있다.
상기한 위치 어긋남이 발생한 경우에도, 본 실시 형태에 의하면 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)과의 접속은 유지된다. 단, 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)과의 경계부[영역(R)]에 단차(ST)가 발생하는 경우가 있다. 이 단차(ST)의 존재에 의해, 본 실시 형태의 반도체 장치가 분할 노광에 의해 형성되어 있는 것을 인식할 수 있다.
도 6의 (A)에 도시한 바와 같이, 포토마스크의 중첩 어긋남에 의해, 제1 패턴 부분(GRL)에 있어서는, 서로 적층하여 형성되는 가드 링용 도전층(GRP1∼GRP6)의 각각은 서로 어긋나게(도면 중 좌우 방향으로 어긋나게) 형성된다. 또한 도 6의 (B)에 도시한 바와 같이, 제1 패턴 부분(GRR)에 있어서도, 포토마스크의 중첩 어긋남에 의해, 서로 적층하여 형성되는 가드 링용 도전층(GRP1∼GRP6)의 각각은 서로 어긋나게(도면 중 좌우 방향으로 어긋나게) 형성된다.
그러나 본 실시 형태에 있어서는, 상기한 바와 같이 가드 링용 도전층(GRP1∼GRP6)의 폭이 구성되어 있기 때문에, 도 6의 (C)에 도시한 바와 같이, 제1 패턴 부분(GRL)에 있어서의 가드 링 도전층(GPR1∼GPR6)의 각각과, 제2 패턴 부분(GRR)에 있어서의 가드 링 도전층(GPR1∼GPR6)의 각각은 서로 접속되어 있고, 양쪽의 사이에 간극은 발생하고 있지 않다.
이어서, 분할 노광에 대해 도 8 및 도 9를 이용하여 설명한다.
도 8을 참조하여, 분할 노광에 있어서는, 먼저 제1 포토마스크를 사용하여 1개의 반도체 칩 영역(CHR)의 일부의 영역(EX1)(도 8 중 1점 쇄선으로 둘러싼 영역)만이 노광된다.
도 9를 참조하여, 이 후, 제2 포토마스크를 사용하여 1개의 반도체 칩 영역(CHR)의 나머지의 영역(EX2)(도 9 중 2점 쇄선으로 둘러싼 영역)이 노광된다. 이 복수회의 노광에 의해 1개의 반도체 칩 영역(CHR)의 전체가 노광되고, 노광 영역(EX1)의 노광 패턴과 노광 영역(EX2)의 노광 패턴이 서로 연결된다.
이후, 상기한 노광이 실시된 포토레지스트(도시하지 않음)가 현상됨으로써 레지스트 패턴이 형성된다. 또한 상기에 있어서는 예를 들어 2회의 노광에 의해 1개의 반도체 칩 영역(CHR)의 전체가 노광되는 경우에 대해 설명하였지만, 3회 이상의 노광에 의해 1개의 반도체 칩 영역(CHR)의 전체가 노광되어도 된다.
이어서, 상기한 분할 노광을 사용하여 층간 절연막(II2) 내에 배선용 도전층(CL1)과 가드 링용 도전층(GRP2)을 형성하는 방법에 대해 도 10∼도 22를 이용하여 설명한다.
도 10의 (A)∼도 22의 (A)는 도 8 및 도 9에 도시하는 제1 포토마스크에 의해 노광되는 소자 형성 영역 내의 일부의 단면을 도시하고 있다. 또한 도 10의 (B)∼도 22의 (B)는 도 8 및 도 9에 도시하는 제1 포토마스크에 의해 노광되는 가드 링 영역 내의 XB-XB선을 따르는 부분의 단면에 대응하는 단면을 도시하고 있다. 또한 도 10의 (C)∼도 22의 (C)는 도 9에 도시하는 제2 포토마스크에 의해 노광되는 가드 링 영역 내의 XC-XC선을 따르는 부분의 단면에 대응하는 단면을 도시하고 있다.
도 10의 (A)∼(C)를 참조하여, 먼저 층간 절연막(II1) 상에, 예를 들어 SiCO 또는 SiCN를 포함하는 절연막(BL1)과, 예를 들어 Low-k막을 포함하는 층간 절연막(II2)이 순서대로 적층하여 형성된다. 이 후, 층간 절연막(II2) 상에 실리콘 산화막(OX)이 형성되고, 그 실리콘 산화막(OX) 상에 포토레지스트(PR1)가 도포된다. 이 포토레지스트(PR1)에, 도 8에 도시하는 제1 포토마스크를 사용한 분할 노광이 행해진다. 이에 의해 도 10의 (A), (B)의 포토레지스트(PR1) 중에 나타낸 파선을 경계로 하여 노광된 영역과 노광되지 않는 영역이 발생한다. 한편, 도 10의 (C)에 도시하는 포토레지스트(PR1)는 제1 포토마스크를 사용한 노광이 실시되지 않는다.
도 11의 (A)∼(C)를 참조하여, 포토레지스트(PR1)에, 도 9에 도시하는 제2 포토마스크를 사용한 분할 노광이 행해진다. 이에 의해 도 11의 (C)의 포토레지스트(PR1) 중에 나타낸 파선을 경계로 하여 노광된 영역과 노광되지 않는 영역이 발생한다. 이 후, 포토레지스트(PR1)가 현상된다.
도 12의 (A)∼(C)를 참조하여, 상기한 현상에 의해 포토레지스트(PR1)는 패터닝되어 레지스트 패턴(PR1)이 형성된다. 이 레지스트 패턴(PR1)을 마스크로 하여 하측의 실리콘 산화막(OX)과 층간 절연막(II2)에 이방성 에칭이 실시된다.
도 13의 (A)∼(C)를 참조하여, 상기한 에칭에 의해 실리콘 산화막(OX)과 층간 절연막(II2)이 선택적으로 제거되어, 절연막(BL1)에 도달하는 구멍(VH1, FH2)이 형성된다. 이때, 구멍(FH2)은, 그 폭이 구멍(VH1)의 폭보다도 커지게 형성된다. 이 후, 레지스트 패턴(PR1)이 예를 들어 애싱 등에 의해 제거된다.
도 14의 (A)∼(C)를 참조하여, 상기한 레지스트 패턴(PR1)의 제거에 의해 실리콘 산화막(OX)의 표면이 노출된다.
도 15의 (A)∼(C)를 참조하여, 구멍(VH1, FH2)의 각각이 포토레지스트(PR2)에 의해 매립된다. 이 후, 실리콘 산화막(OX) 상에 포토레지스트(PR3)가 도포된다. 이 포토레지스트(PR3)에, 도 8에 도시하는 제1 포토마스크를 사용한 분할 노광이 행해진다. 이에 의해 도 15의 (A), (B)의 포토레지스트(PR3) 중에 나타낸 파선을 경계로 하여 노광된 영역과 노광되지 않는 영역이 발생한다. 한편, 도 15의 (C)에 도시하는 포토레지스트(PR3)는 제1 포토마스크를 사용한 노광이 실시되지 않는다.
도 16의 (A)∼(C)를 참조하여, 포토레지스트(PR3)에, 도 9에 도시하는 제2 포토마스크를 사용한 분할 노광이 행해진다. 이에 의해 도 16의 (C)의 포토레지스트(PR3) 중에 나타낸 파선을 경계로 하여 노광된 영역과 노광되지 않는 영역이 발생한다. 이 후, 포토레지스트(PR3)가 현상된다.
또한 도 15 및 도 16의 공정에서 사용하는 제1 및 제2 포토마스크는 도 10 및 도 11의 공정에서 사용하는 제1 및 제2 포토마스크와는 상이한 패턴을 갖고 있다.
도 17의 (A)∼(C)를 참조하여, 상기한 현상에 의해 포토레지스트(PR3)는 패터닝되어 레지스트 패턴(PR3)이 형성된다. 이 레지스트 패턴(PR3)을 마스크로 하여 하측의 실리콘 산화막(OX) 및 층간 절연막(II2)에 이방성 에칭이 실시된다.
도 18의 (A)∼(C)를 참조하여, 상기한 에칭에 의해, 층간 절연막(II2)에 홈(IT1, SH2)이 형성된다. 이 후, 예를 들어 애싱 등에 의해 레지스트 패턴(PR2, PR3)이 제거된다.
도 19의 (A)∼(C)를 참조하여, 상기한 애싱에 의해 실리콘 산화막(OX)의 표면이 노출됨과 함께, 구멍(VH1, FH2)의 각각으로부터 절연막(BL1)이 노출된다.
도 20의 (A)∼(C)를 참조하여, 실리콘 산화막(OX) 및 층간 절연막(II2)을 마스크로 하여, 구멍(VH1, FH2)의 각각으로부터 노출된 절연막(BL1)에 이방성 에칭이 실시된다. 이에 의해 절연막(BL1)이 선택적으로 제거되어, 배선용 도전층(IL)의 표면의 일부와 가드 링용 도전층(GRP1)의 제2 부분(SP1)의 표면의 일부가 노출된다. 또한 홈(IT1, SH2)이 깊게 형성되어, 배선 홈(IT1)과, 가드 링용 구멍(GH2)의 제2 구멍 부분(SH2)이 형성된다. 이 제1 구멍 부분(FH2)과 제2 구멍 부분(SH2)에 의해 가드 링용 구멍(GH2)이 구성된다.
도 21의 (A)∼(C)를 참조하여, 비아 홀(VH1) 및 배선 홈(IT1)과, 가드 링용 구멍(GH2)을 매립하도록 실리콘 산화막(OX) 상에 도전층(CDL)이 형성된다. 이 도전층(CDL)의 상면에, 화학 기계 연마(CMP:Chemical Mechanical Polishing)가 실시된다. 이 화학 기계 연마는, 층간 절연막(II2)의 표면이 노출될 때까지 행해진다.
도 22의 (A)∼(C)를 참조하여, 상기한 화학 기계 연마에 의해 비아 홀(VH1) 및 배선 홈(IT1) 내에 매립된 배선용 도전층(CL1)과, 가드 링용 구멍(GH2) 내에 매립된 가드 링용 도전층(GRP2)이 형성된다.
이 후, 도 10∼도 22의 공정과 동일한 공정을 반복함으로써, 도 3에 도시하는 다층 배선 구조와, 도 4에 도시하는 가드 링(GR)이 형성된다.
이어서, 본 실시 형태의 작용 효과에 대해 도 23 및 도 24에 도시하는 비교예와 대비하여 설명한다.
도 3 및 도 4를 참조하여, 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)와 배선용 도전층(CL2∼CL5)의 각각의 폭의 최소 치수(D1B∼D5B)를 동일한 치수로 한 것을 비교예로 한다. 즉, 이 비교예에 있어서는, D1A＝D2A＝D3A＝D4A＝D5A＝D1B＝D2B＝D3B＝D4B＝D5B의 관계가 성립되어 있다.
통상, 고집적화의 관점에서 소자 형성 영역 내에 있어서는 각 부의 치수를 작게 할 필요가 있다. 이로 인해 상기한 비교예에 있어서는, 배선용 도전층(CL2∼CL5)의 각각의 폭의 최소 치수(D1B∼D5B)가 작아지면, 거기에 맞추어 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)도 작아진다.
한편, 가드 링용 도전층을 분할 노광에 의해 형성하는 경우, 제1 포토마스크에 의해 형성되는 제1 패턴 부분에서 포토마스크의 중첩 오차가 발생하고, 또한 제2 포토마스크에 의해 형성되는 제2 패턴 부분에서도 포토마스크의 중첩 어긋남이 발생한다. 이 중첩 오차에 의해, 도 23 및 도 24에 도시한 바와 같이 가드 링용 도전층의 제1 패턴 부분과 제2 패턴 부분이 연결되지 않고, 양쪽의 사이에 간극이 발생하는 경우가 발생할 수 있다. 이와 같은 간극이 발생하면, 도 23의 (A), (B)에서 화살표로 나타내는 경로에서 그 간극을 통하여 가드 링의 외주측으로부터 내주측의 소자 형성 영역으로 수분(습기)이 침입하여 소자의 신뢰성이 저하된다.
이에 대해 본 실시 형태에 있어서는, 가드 링용 도전층(GRP3∼GRP6)의 폭의 최소 치수(D2A∼D5A)의 각각은, 그 가드 링용 도전층과 동일한 층간 절연막 내에 형성된 배선용 도전층(CL2∼CL5)의 폭의 최소 치수(D2B∼D5B)의 각각보다도 크다. 이로 인해, 분할 노광에 있어서의 마스크의 중첩 오차에 의해 도 5의 (A), (B)에 도시한 바와 같이 가드 링용 도전층(GRP)의 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)이 서로 어긋나도, 그 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)이 이격되는 것을 억제할 수 있다. 즉, 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)과의 사이에 간극이 발생하는 것이 억제된다. 따라서, 그 간극을 통하여 가드 링의 외주측으로부터 내주측으로 수분이 침입하는 것이 억제되어, 소자의 신뢰성이 향상된다.
또한 본 실시 형태에 있어서는, 복수층의 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)는, 각 가드 링용 도전층(GRP2∼GRP6)의 형성 시의 포토마스크의 중첩 어긋남량의 1.2배 이상 10배 이하인 것이 바람직하다. 1.2배 이상으로 함으로써 도 5에 도시하는 바와 같이 가드 링용 도전층(GRP)의 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)과의 사이에 간극이 발생하는 것을 확실하게 방지할 수 있다. 또한 10배를 초과하면, 도 4에 도시한 바와 같이 가드 링용 구멍(GH3∼GH6)의 제1 부분(FH3∼FH6)의 치수(D2A∼D5A)가 지나치게 커져, 그 제1 부분(FH3∼FH6)을 도전층으로 매립하는 것이 어려워진다.
또한 통상, 반도체 장치의 적층 구조에 있어서는 상층일수록 포토마스크의 중첩 어긋남량이 커진다. 이로 인해, 분할 노광에 의해 가드 링용 도전층을 형성하는 경우, 상층의 가드 링용 도전층일수록, 분할 노광에 의해 형성되는 제1 패턴 부분과 제2 패턴 부분과의 어긋남량이 커지고, 양쪽의 패턴 부분의 사이에 간극이 발생하기 쉬워진다.
이에 대해 본 실시 형태에 있어서는, 도 4에 도시한 바와 같이 복수층의 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)는, 상층측의 가드 링용 도전층일수록 커지고 있다. 이로 인해, 상기한 바와 같이 상층일수록 마스크의 중첩 어긋남이 커졌다고 해도, 그 상층의 가드 링용 도전층에 있어서 분할 노광에 의해 형성되는 제1 패턴 부분과 제2 패턴 부분과의 사이에 간극이 발생하는 것을 억제할 수 있다.
상기에 있어서는 도 4에 도시한 바와 같이 가드 링용 도전층(GRP2∼GRP6)의 각각이 제1 부분(FP2∼FP6)과 제2 부분(SP2∼SP6)을 갖고, 그 폭이 층간 절연막(II2∼II6)의 두께 방향으로 불연속으로 변화되는(측벽에 단차가 있는) 경우에 대해 설명하였지만, 이 단면 형상으로 한정되는 것은 아니다. 도 25에 도시한 바와 같이 가드 링용 도전층(GRP2∼GRP6)의 각각의 측벽이 직선상으로 연장됨으로써, 가드 링용 도전층(GRP2∼GRP6)의 각각의 폭이 층간 절연막(II2∼II6)의 두께 방향으로 연속적으로 변화되어 있어도 된다. 즉, 가드 링용 구멍(GH2∼GH6)의 각각의 벽면은, 층간 절연막(II2∼II6)의 두께 방향으로 직선상으로 연장되어 층간 절연막(II2∼II6)을 관통하고 있어도 된다.
또한, 이 외의 도 25의 구성은, 상술한 도 1∼도 5의 구성과 거의 동일하기 때문에, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
(제2 실시 형태)
가드 링용 도전층을 분할 노광에 의해 형성한 경우의 각 노광에 의해 형성되는 패턴간에 간극이 발생하는 것을 억제하기 위해, 가드 링용 도전층의 평면 형상이 교차 형상을 갖고 있어도 된다. 이하, 교차 형상을 갖는 가드 링용 도전층을 제2 실시 형태로서 설명한다.
도 26 및 도 27을 참조하여, 본 실시 형태의 가드 링용 도전층(GRP)[예를 들어, 도 4에 도시하는 가드 링용 도전층(GRP2∼GRP6)]은 분할 노광에 의해 형성되어 있다. 이로 인해, 이 가드 링용 도전층(GRP)은, 제1 포토마스크를 사용한 노광에 의해 형성되는 가드 링용 도전층의 제1 패턴 부분(GRL)(도면 중 좌측의 부분)과, 제2 포토마스크를 사용한 노광에 의해 형성되는 가드 링용 도전층의 제2 패턴 부분(GRR)(도면 중 우측의 부분)을 갖고 있다.
제1 패턴 부분(GRL)은, 프레임부(GRL1)와, 절곡부(GRL2)를 갖고 있다. 프레임부(GRL1)는, 평면에서 볼 때 소자 형성 영역의 주위(직사각형의 소자 형성 영역의, 예를 들어 3변의 주위)를 둘러싸고 있다. 절곡부(GRL2)는, 그 프레임부(GRL1)의 양단부의 각각에 접속되고, 또한 프레임부(GRL1)에 대해 절곡된 부분이다. 절곡부(GRL2)는 프레임부(GRL1)에 대해, 예를 들어 직각으로 절곡되도록 접속되어 있다.
제2 패턴 부분(GRR)은, 제1 패턴 부분(GRL)과 마찬가지로, 프레임부(GRR1)와, 절곡부(GRR2)를 갖고 있다. 프레임부(GRR1)는, 평면에서 볼 때 소자 형성 영역의 주위(직사각형의 소자 형성 영역의, 예를 들어 3변의 주위)를 둘러싸고 있다. 절곡부(GRR2)는, 그 프레임부(GRR1)의 양단부의 각각에 접속되고, 또한 프레임부(GRR1)에 대해 절곡된 부분이다. 절곡부(GRR2)는 프레임부(GRR1)에 대해, 예를 들어 직각으로 절곡되도록 접속되어 있다. 또한 평면에서 볼 때의 프레임부(GRL1)의 폭(w1a)과 절곡부(GRL2)의 폭(w1b)은 예를 들어 동일하다.
상기한 제1 패턴 부분(GRL)의 절곡부(GRL2)와 제2 패턴 부분(GRR)의 프레임부(GRR1)가 교차 형상을 구성하고 있다. 여기서의 교차 형상이란, 절곡부(GRL2)와 프레임부(GRR1)가 평면에서 볼 때 십자 형상(서로 직교하여 교차하는 형상) 또는 X자 형상(서로 비스듬히 교차하는 형상)을 구성하는 것을 의미하고 있다. 평면에서 볼 때의 절곡부(GRL2)와 프레임부(GRR1)의 교차 각도는, 예를 들어 90°이지만, 0°보다 크고 180°미만이면 된다. 또한 평면에서 볼 때의 프레임부(GRR1)의 폭(w2a)과 절곡부(GRR2)의 폭(w2b)은 예를 들어 동일하지만, 상이해도 된다.
또한 제2 패턴 부분(GRR)의 절곡부(GRR2)와 제1 패턴 부분(GRL)의 프레임부(GRL1)가 교차 형상을 구성하고 있다. 절곡부(GRR2)와 프레임부(GRL1)의 교차 형상의 의미 및 교차 각도는, 절곡부(GRL2)와 프레임부(GRR1)의 그것과 마찬가지이다.
또한 가드 링용 도전층(GRP)의 단면 형상이 도 4의 가드 링용 도전층(GRP2∼GRP6)에 도시한 바와 같이 폭이 좁은 제1 부분(FP2∼FP6)과 폭이 넓은 제2 부분(SP2∼SP6)을 갖는 경우, 제1 부분(FP2∼FP6) 및 제2 부분(SP2∼SP6)의 양쪽이 프레임부(GRL1, GRR1)와 절곡부(GRL2, GRR2)를 갖고 있다.
또한 상기 이외의 본 실시 형태의 구성은, 상술한 제1 실시 형태의 구성과 거의 동일하기 때문에 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
또한 본 실시 형태에 있어서의 교차 형상과, 제1 실시 형태에 기재된 가드 링용 도전층의 폭(소자 형성 영역 내의 배선용 도전층의 폭보다 큰 폭 등)이 조합되어도 된다.
본 실시 형태에 있어서는, 도 27에 도시한 바와 같이 가드 링용 도전층의 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)이 서로 교차하는 형상을 갖고 있다. 이로 인해, 분할 노광하여 제1 패턴 부분과 제2 패턴 부분과의 사이에 간극이 발생하는 것을 억제할 수 있다.
상기한 바와 같이 프레임부[GRL1(또는 GRR1)]와 절곡부[GRL2(또는 GRR2)]가 서로 동일한 폭을 갖고, 또한 서로 직교하는 구성으로서는, 예를 들어 도 28∼도 30에 도시한 바와 같은 형상이 채용되어도 된다.
또한 도 31∼도 34에 도시한 바와 같이, 프레임부[GRL1(또는 GRR1)]와 절곡부[GRL2(또는 GRR2)]가 서로 동일한 폭을 갖고, 또한 서로 예각의 각도 θ1을 이루고 있어도 된다.
또한 도 35∼도 38에 도시한 바와 같이, 프레임부[GRL1(또는 GRR1)]와 절곡부[GRL2(또는 GRR2)]가 서로 동일한 폭을 갖고, 또한 서로 둔각의 각도 θ1을 이루고 있어도 된다.
또한 도 39∼도 42에 도시한 바와 같이, 프레임부[GRL1(또는 GRR1)]와 절곡부[GRL2(또는 GRR2)]가 서로 상이한 폭을 갖고, 또한 서로 직교하고 있어도 된다. 도 39∼도 42의 구성에 있어서는, 절곡부[GRL2(또는 GRR2)]의 폭[w1b(또는 w2b):도 39]이 프레임부[GRL1(또는 GRR1)]의 폭[w1a(또는 w2a):도 39]보다도 큰 경우를 도시하고 있다. 그러나, 절곡부[GRL2(또는 GRR2)]의 폭[w1b(또는 w2b)]은 프레임부[GRL1(또는 GRR1)]의 폭[w1a(또는 w2a)]보다도 작아도 된다.
또한 도 31∼도 48의 구성에 있어서도, 프레임부[GRL1(또는 GRR1)]와 절곡부[GRL2(또는 GRR2)]가 서로 상이한 폭을 갖고 있어도 된다.
또한 가드 링용 도전층의 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)이 서로 교차하는 형상을 갖고 있으면, 절곡부[GRL2(또는 GRR2)]는 도 43에 도시한 바와 같이 지그재그 형상을 갖고 있어도 되고, 또한 도 44에 도시한 바와 같은 격자 형상을 갖고 있어도 된다.
또한 상기에 있어서는 가드 링용 도전층의 제1 패턴 부분(GRL)과 제2 패턴 부분(GRR)의 양쪽이 절곡부(GRL2, GRR2)를 갖는 경우에 대해 설명하였지만, 도 45 및 도 46에 도시한 바와 같이 절곡부를 갖고 있지 않아도 된다.
도 45 및 도 46을 참조하여, 이 구성에 있어서는, 제1 패턴 부분(GRL)은, 소자 형성 영역의 직사각형의 평면 형상의 1변을 따르는 부분(GRLa)과, 이 부분(GRLa)의 양단부의 각각에 대해 둔각 또는 예각의 각도 θ2를 이루어 접속된 2개의 경사부(GRLb)를 갖고 있다. 또한 제2 패턴 부분(GRR)은, 소자 형성 영역의 직사각형의 평면 형상의 1변을 따르는 부분(GRRa)과, 이 부분(GRRa)의 양단부의 각각에 대해 둔각 또는 예각의 각도 θ2를 이루어 접속된 2개의 경사부(GRRb)를 갖고 있다. 그리고 제1 패턴 부분(GRL)의 경사부(GRLb)와 제2 패턴 부분(GRR)의 경사부(GRRb)가 서로 교차하고 있다.
또한 본 실시 형태의 반도체 장치는, 예를 들어 35㎜ 풀사이즈 센서이어도 된다. 또한 본 실시 형태의 반도체 장치는, 예를 들어 35㎜ 풀사이즈 센서의 화소 부분만이어도 되고, 또한 35㎜ 풀사이즈 센서의 제어 회로 부분만이어도 된다. 화소 부분만의 경우, 그 반도체 칩에는, 예를 들어 화소(PX)와, 타이밍 발생 회로(TG)와, 화소 드라이버(VSCAN)와, 게인 가변 증폭기(PGA)가 포함된다. 또한 제어 회로 부분만의 경우, 그 반도체 칩에는, 예를 들어 아날로그-디지털 변환 회로(ADC)와, 동기 신호 부가 회로(BRIDGE)와, 출력 드라이버(LVDS)가 포함된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
ADC : 디지털 변환 회로
BL1 : 절연막
BM : 배리어 메탈층
BP : 범프 전극
BRIDGE : 동기 신호 부가 회로
CDL, CL, CL1∼CL7, DCL : 도전층
CH : 콘택트 홀
CHR : 반도체 칩 영역
CL1∼CL7, IL : 배선용 도전층
ES : 에칭 스토퍼용 절연막
EX1 : 노광 영역
FH1, FH2 : 제1 구멍 부분
FP1∼FP6 : 제1 부분
GE : 게이트 전극
GH1∼GH8 : 가드 링용 구멍
GI : 게이트 절연층
GRP1, GRP2 : 가드 링용 도전층
GR 가드 링
GRL : 제1 패턴 부분
GRL1, GRR1 : 프레임부
GRLa, GRRa, IL1, PL1 : 부분
GRLb, GRRb : 경사부
GRR : 제2 패턴 부분
II, II1∼II9 : 층간 절연막
INL : 다층 배선 구조
IR : 소자 분리 구조
IT, IT1∼IT7 : 배선 홈
LVDS : 출력 드라이버
OP1, OP2, OP3 : 개구부
OX : 실리콘 산화막
PAL : 패시베이션막
PGA : 게인 가변 증폭기
PL : 플러그 도전층
PO1 : 제1 감광성 유기 절연막
PO2 : 제2 감광성 유기 절연막
PR1∼PR3 : 포토레지스트
PX : 화소(화소 영역)
RIL : 재배선층
SB : 반도체 기판
SD : 드레인 영역
SC : 반도체 칩
SH1, SH2 : 제2 구멍 부분
SP1∼SP6 : 제2 부분
SS : 실란 슬릿
ST : 단차
TCL : 최상층 도전층
TG : 타이밍 발생 회로
TRA : 트랜지스터
VH1 : 비아 홀
VSCAN : 화소 드라이버

Claims (9)

1개의 칩 영역 내에 소자 형성 영역과, 평면에서 볼 때 상기 소자 형성 영역의 주위를 둘러싸는 가드 링 영역을 갖고, 또한 상기 1개의 칩 영역이 분할 노광에 의해 형성된 반도체 장치(SC)로서,
상기 소자 형성 영역에 형성된 비아 홀(VH2∼VH5)과 상기 비아 홀(VH2∼VH5) 상에서 상기 비아 홀(VH2∼VH5)에 연통하는 배선 홈(IT2∼IT5)을 갖고, 또한 상기 가드 링 영역에 있어서 상기 소자 형성 영역을 둘러싸도록 연장되는 가드 링용 구멍(GH3∼GH6)을 갖는 층간 절연막(II3∼II6)과,
상기 비아 홀(VH2∼VH5) 및 상기 배선 홈(IT2∼IT5) 내에 형성된 부분을 갖는 배선용 도전층(CL2∼CL5)과,
상기 가드 링용 구멍(GH3∼GH6) 내에 형성된 부분을 갖는 가드 링용 도전층(GRP3∼GRP6)을 구비하고,
상기 가드 링용 도전층(GRP3∼GRP6)의 폭의 최소 치수(D2A∼D5A)는 상기 비아 홀(VH2∼VH5) 내에 있어서의 상기 배선용 도전층(CL2∼CL5)의 폭의 최소 치수(D2B∼D5B)보다도 큰 반도체 장치.
제1항에 있어서,
상기 가드 링 영역에는, 복수의 상기 가드 링용 도전층(GRP3∼GRP6)을 상하로 서로 적층한 구성을 갖는 가드 링 적층체가 형성되어 있고,
상기 가드 링 적층체의 복수의 상기 가드 링용 도전층(GRP3∼GRP6)의 각각의 폭의 최소 치수(D1A∼D5A)는, 상층측의 상기 가드 링용 도전층(GRP3∼GRP6)일수록 커져 있는 반도체 장치.
제1항에 있어서,
상기 가드 링용 구멍(GH3∼GH6)은 제1 구멍부(FH3∼FH6)와, 제2 구멍부(SH3∼SH6)를 갖고,
상기 제2 구멍부(SH3∼SH6)는 상기 제1 구멍부(FH3∼FH6) 상에서 상기 제1 구멍부(FH3∼FH6)에 연통하고, 또한 상기 제1 구멍부(FH3∼FH6)의 폭보다도 큰 폭을 갖고,
상기 제1 구멍부(FH3∼FH6) 내에 있어서의 상기 가드 링용 도전층(GRP3∼GRP6)의 폭의 최소 치수(D2A∼D5A)가 상기 비아 홀(VH2∼VH5) 내에 있어서의 상기 배선용 도전층(CL2∼CL5)의 폭의 최소 치수(D2B∼D5B)보다도 큰 반도체 장치.
제1항에 있어서,
상기 가드 링용 구멍(GH3∼GH6)의 벽면은, 상기 가드 링용 구멍(GH3∼GH6)의 연장 방향에 교차하는 단면에 있어서 직선상으로 연장되어 상기 층간 절연막(II3∼II6)을 관통하고 있는 반도체 장치.
소자 형성 영역과, 상기 소자 형성 영역의 주위를 둘러싸는 가드 링 영역을 1개의 칩 영역에 갖고, 상기 1개의 칩 영역이 분할 노광에 의해 형성된 반도체 장치(SC)로서,
상기 가드 링 영역에 있어서 상기 소자 형성 영역을 둘러싸도록 연장되는 가드 링용 구멍(GH3∼GH6)을 갖는 층간 절연막(II3∼II6)과,
상기 가드 링용 구멍(GH3∼GH6) 내를 매립하는 가드 링용 도전층(GRP, GRP3∼GRP6)을 구비하고,
상기 가드 링용 도전층(GRP, GRP3∼GRP6)은 평면에서 볼 때 서로 상이한 방향으로 연장되는 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)을 갖고, 상기 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)이 서로 교차하는 형상을 갖고 있는 반도체 장치.
제5항에 있어서,
평면에서 볼 때의 상기 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)의 교차 각도는 0°보다 크고 180° 미만인 반도체 장치.
제6항에 있어서,
상기 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)의 선 폭(w1a, w1b, w2a, w2b)이 동일하고, 상기 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)이 서로 직교하고 있는 반도체 장치.
제6항에 있어서,
상기 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)의 선 폭(w1a, w1b, w2a, w2b)이 서로 상이하고, 상기 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)이 서로 직교하고 있는 반도체 장치.
제6항에 있어서,
상기 제1 및 제2 부분(GRL1, GRL2, GRR1, GRR2)이 서로 비스듬히 교차하고 있는 반도체 장치.
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