JPH05136020A - 半導体装置の露光方法 - Google Patents
半導体装置の露光方法Info
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- JPH05136020A JPH05136020A JP3294653A JP29465391A JPH05136020A JP H05136020 A JPH05136020 A JP H05136020A JP 3294653 A JP3294653 A JP 3294653A JP 29465391 A JP29465391 A JP 29465391A JP H05136020 A JPH05136020 A JP H05136020A
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】本発明はLSIの分割露光方法に関し、配線パ
ターンの断裂を防止して動作不良の原因を除去できると
ともに、配線パターン間の間隔を通常の保証間隔として
配線効率の低下を防止できることを目的とする。 【構成】分割線DL1を通過する配線パターン3a,3
b,3cの各一対の分割パターン3aL,3aR,3b
L,3bR,3cL,3cRを幅方向において含む補助
パターン4a,4b,4cを発生させ、これらの補助パ
ターン4a,4b,4cを分割パターン3aL,3a
R,3bL,3bR,3cL,3cRに含めるととも
に、分割パターン3aL,3cL,3aR,3cR及び
補助パターン4a,4cを第1の層に分割露光し、配線
パターン3bの近傍部分3bL1,3bR1及び補助パ
ターン4bを第2の層に露光する。
ターンの断裂を防止して動作不良の原因を除去できると
ともに、配線パターン間の間隔を通常の保証間隔として
配線効率の低下を防止できることを目的とする。 【構成】分割線DL1を通過する配線パターン3a,3
b,3cの各一対の分割パターン3aL,3aR,3b
L,3bR,3cL,3cRを幅方向において含む補助
パターン4a,4b,4cを発生させ、これらの補助パ
ターン4a,4b,4cを分割パターン3aL,3a
R,3bL,3bR,3cL,3cRに含めるととも
に、分割パターン3aL,3cL,3aR,3cR及び
補助パターン4a,4cを第1の層に分割露光し、配線
パターン3bの近傍部分3bL1,3bR1及び補助パ
ターン4bを第2の層に露光する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置(LSI)の
露光方法に係り、詳しくはLSIを分割露光する方法に
関する。
露光方法に係り、詳しくはLSIを分割露光する方法に
関する。
【0002】近年、LSIの大規模,高集積化の要求に
より配線パターンは極小化され、チップサイズは極大化
されるようになっている。このようなパターンの極小化
及びチップサイズの極大化によりチップ全体を露光する
ことはできなくなってきており、チップを複数の領域に
分割し、領域毎に露光を繰り返して所定のパターンを転
写するようになっている。この際、隣接する一対の領域
の境界を越えるパターンについて露光装置による誤差が
生じ、この誤差によるパターンのずれからパターンに断
裂を生じ、これがLSIの動作不良の原因となる。
より配線パターンは極小化され、チップサイズは極大化
されるようになっている。このようなパターンの極小化
及びチップサイズの極大化によりチップ全体を露光する
ことはできなくなってきており、チップを複数の領域に
分割し、領域毎に露光を繰り返して所定のパターンを転
写するようになっている。この際、隣接する一対の領域
の境界を越えるパターンについて露光装置による誤差が
生じ、この誤差によるパターンのずれからパターンに断
裂を生じ、これがLSIの動作不良の原因となる。
【0003】
【従来の技術】従来、半導体チップに所定のパターン群
を分割露光する際、露光装置の精度により分割線DLに
おいて誤差が生じる。即ち、図9(a)に示すように分
割線DLを通過する配線パターン31aが存在すると
き、分割線DLの両側の分割パターン31aL,31a
Rが分割露光されると、図9(b)に示すように両分割
パターン31aL,31aRが上下方向に相対移動した
状態に形成されて断裂してしまうことがあり、LSIの
不良動作の原因となっていた。
を分割露光する際、露光装置の精度により分割線DLに
おいて誤差が生じる。即ち、図9(a)に示すように分
割線DLを通過する配線パターン31aが存在すると
き、分割線DLの両側の分割パターン31aL,31a
Rが分割露光されると、図9(b)に示すように両分割
パターン31aL,31aRが上下方向に相対移動した
状態に形成されて断裂してしまうことがあり、LSIの
不良動作の原因となっていた。
【0004】上記問題を解決するため、従来、図10に
示すように幅方向において両分割パターン31aL,3
1aRを含む補助パターン32aを発生させ、この補助
パターン32aを両分割パターン31aL,31aRに
含めて転写させることにより、補助パターン32aによ
り分割パターン31aL,31aRを接続して配線パタ
ーン31aを形成するようにするようにした露光方法が
提案されている。
示すように幅方向において両分割パターン31aL,3
1aRを含む補助パターン32aを発生させ、この補助
パターン32aを両分割パターン31aL,31aRに
含めて転写させることにより、補助パターン32aによ
り分割パターン31aL,31aRを接続して配線パタ
ーン31aを形成するようにするようにした露光方法が
提案されている。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来の露光方法では、図10に示すように同一分割線DL
上において互いに隣接する配線パターン31a,31b
がある場合、配線パターン31bに対しても両分割パタ
ーン31bL,31bRを接続するための補助パターン
32bが発生される。従って、LSIの動作を保証する
には補助パターン32bと補助パターン32aとの間、
又は補助パターン32bと分割パターン31bRとの間
に保証間隔FDを確保しなければならず、配線パターン
31a,31b間に保証間隔FDを確保すればよい通常
の露光と比較して配線効率が低下するという問題点があ
る。
来の露光方法では、図10に示すように同一分割線DL
上において互いに隣接する配線パターン31a,31b
がある場合、配線パターン31bに対しても両分割パタ
ーン31bL,31bRを接続するための補助パターン
32bが発生される。従って、LSIの動作を保証する
には補助パターン32bと補助パターン32aとの間、
又は補助パターン32bと分割パターン31bRとの間
に保証間隔FDを確保しなければならず、配線パターン
31a,31b間に保証間隔FDを確保すればよい通常
の露光と比較して配線効率が低下するという問題点があ
る。
【0006】本発明は上記問題点を解決するためになさ
れたものであって、所定の配線パターン群を分割露光す
る際、各配線パターンの断裂を防止して動作不良の原因
を除去できるとともに、隣接する一対の配線パターン間
の保証間隔を通常の保証間隔として配線効率の低下を防
止できることを目的とする。
れたものであって、所定の配線パターン群を分割露光す
る際、各配線パターンの断裂を防止して動作不良の原因
を除去できるとともに、隣接する一対の配線パターン間
の保証間隔を通常の保証間隔として配線効率の低下を防
止できることを目的とする。
【0007】
【課題を解決するための手段】本発明は上記目的を達成
するため、第1の層に形成される所定の配線パターン群
を複数の領域に分割し、領域毎に露光を繰り返して所定
の配線パターン群を転写するようにした半導体装置の露
光方法において、隣接する一対の領域の分割線を通過す
る配線パターンについて分割線の両側における一対の分
割パターンを他方の領域に延長して第1のマージンパタ
ーンを形成し、又は分割パターンのパターン幅を若干拡
大して第2のマージンパターンを形成し、あるいは一対
の分割パターンを幅方向において含む補助パターンを発
生させ、これらの第1および第2のマージンパターン並
びに補助パターンを前記所定の配線パターン群に含める
とともに、互いに隣接する配線パターンの分割線との接
触部分を含む近傍部分を第1の層及び第1の層とは異な
る第2の層に交互に層を変えて転写するようにした。
するため、第1の層に形成される所定の配線パターン群
を複数の領域に分割し、領域毎に露光を繰り返して所定
の配線パターン群を転写するようにした半導体装置の露
光方法において、隣接する一対の領域の分割線を通過す
る配線パターンについて分割線の両側における一対の分
割パターンを他方の領域に延長して第1のマージンパタ
ーンを形成し、又は分割パターンのパターン幅を若干拡
大して第2のマージンパターンを形成し、あるいは一対
の分割パターンを幅方向において含む補助パターンを発
生させ、これらの第1および第2のマージンパターン並
びに補助パターンを前記所定の配線パターン群に含める
とともに、互いに隣接する配線パターンの分割線との接
触部分を含む近傍部分を第1の層及び第1の層とは異な
る第2の層に交互に層を変えて転写するようにした。
【0008】
【作用】本発明では、隣接する一対の領域の分割線を通
過する配線パターンについて分割線の両側における一対
の分割パターンを他方の領域に延長して第1のマージン
パターンを形成し、又は分割パターンのパターン幅を若
干拡大して第2のマージンパターンを形成し、あるいは
一対の分割パターンを幅方向において含む補助パターン
を発生させる。そして、これらの第1および第2のマー
ジンパターン並びに補助パターンを前記所定の配線パタ
ーン群に含め、互いに隣接する配線パターンの分割線と
の接触部分を含む近傍部分を第1の層及び第1の層とは
異なる第2の層に交互に層を変えて転写するようにして
いるので、各配線パターンの断裂が防止され動作不良の
原因が除去されるとともに、隣接する各配線パターン間
の保証間隔を通常の保証間隔とすることができ、配線効
率の低下を防止することが可能となる。
過する配線パターンについて分割線の両側における一対
の分割パターンを他方の領域に延長して第1のマージン
パターンを形成し、又は分割パターンのパターン幅を若
干拡大して第2のマージンパターンを形成し、あるいは
一対の分割パターンを幅方向において含む補助パターン
を発生させる。そして、これらの第1および第2のマー
ジンパターン並びに補助パターンを前記所定の配線パタ
ーン群に含め、互いに隣接する配線パターンの分割線と
の接触部分を含む近傍部分を第1の層及び第1の層とは
異なる第2の層に交互に層を変えて転写するようにして
いるので、各配線パターンの断裂が防止され動作不良の
原因が除去されるとともに、隣接する各配線パターン間
の保証間隔を通常の保証間隔とすることができ、配線効
率の低下を防止することが可能となる。
【0009】
【実施例】以下、本発明を具体化した一実施例を図1〜
図6に従って説明する。図3は半導体装置のレイアウト
データを示し、半導体チップ1には複数のセル列2が形
成され、各セル列2における所定のセル2aが配線Lに
て接続されている。そして、半導体チップ1は直交する
一対の分割線DL1,DL2により複数の領域1A〜1
Dに分割され、実際に半導体基板上に素子パターン又は
配線パターンを露光する際には、領域1A〜1D毎に露
光が繰り返されて所定の配線パターン群が転写される。
図6に従って説明する。図3は半導体装置のレイアウト
データを示し、半導体チップ1には複数のセル列2が形
成され、各セル列2における所定のセル2aが配線Lに
て接続されている。そして、半導体チップ1は直交する
一対の分割線DL1,DL2により複数の領域1A〜1
Dに分割され、実際に半導体基板上に素子パターン又は
配線パターンを露光する際には、領域1A〜1D毎に露
光が繰り返されて所定の配線パターン群が転写される。
【0010】次に分割露光について説明すると、図1は
例えば図3における領域1A,1B間の分割線DL1を
通過する配線Lの配線パターン3a,3b,3cを示
し、各配線パターン3a,3b,3cは第1の層におい
て互いに保証間隔FDだけ離間して設計され、各配線パ
ターン3a,3b,3cは分割線DL1によりそれぞれ
分割パターン3aL,3aR、3bL,3bR、3c
L,3cRに分割されている。
例えば図3における領域1A,1B間の分割線DL1を
通過する配線Lの配線パターン3a,3b,3cを示
し、各配線パターン3a,3b,3cは第1の層におい
て互いに保証間隔FDだけ離間して設計され、各配線パ
ターン3a,3b,3cは分割線DL1によりそれぞれ
分割パターン3aL,3aR、3bL,3bR、3c
L,3cRに分割されている。
【0011】これらの分割パターン3aL,3aR、3
bL,3bR、3cL,3cRを分割露光するに際し、
予め図4(a),(b)に示すように、幅方向において
分割パターン3aL,3aR、3bL,3bR、3c
L,3cRを含む補助パターン4,5を作成してライブ
ラリ化しておく。図4(a)に示す補助パターン4は原
点4aを備えた一辺が分割線DL上に配置されるパター
ンである。図4(b)に示す補助パターン5はその中央
部に原点5aを備え、補助パターン5は分割線DLが原
点5aを通るように配置されるパターンである。
bL,3bR、3cL,3cRを分割露光するに際し、
予め図4(a),(b)に示すように、幅方向において
分割パターン3aL,3aR、3bL,3bR、3c
L,3cRを含む補助パターン4,5を作成してライブ
ラリ化しておく。図4(a)に示す補助パターン4は原
点4aを備えた一辺が分割線DL上に配置されるパター
ンである。図4(b)に示す補助パターン5はその中央
部に原点5aを備え、補助パターン5は分割線DLが原
点5aを通るように配置されるパターンである。
【0012】そして、図5(a)に示すように分割パタ
ーン3aL(3cL),3aR(3cR)に対して、こ
れらの分割パターン3aL(3cL),3aR(3c
R)と同一の層において、例えば図4(a)に示す補助
パターン4に基づいて補助パターン4a(4c)を発生
させる。この後、図5(b)に示すように分割線DL1
の左側において分割パターン3aL(3cL)及び補助
パターン4a(4c)を露光し、分割線DL1の右側に
おいて分割パターン3aR(3cR)を露光する。これ
により、図3に示すように両分割パターン3aL(3c
L),3aR(3cR)は上下方向に相対移動した状態
に形成されるが、補助パターン4a(4c)により分割
パターン3aL(3cL),3aR(3cR)が接続さ
れる。
ーン3aL(3cL),3aR(3cR)に対して、こ
れらの分割パターン3aL(3cL),3aR(3c
R)と同一の層において、例えば図4(a)に示す補助
パターン4に基づいて補助パターン4a(4c)を発生
させる。この後、図5(b)に示すように分割線DL1
の左側において分割パターン3aL(3cL)及び補助
パターン4a(4c)を露光し、分割線DL1の右側に
おいて分割パターン3aR(3cR)を露光する。これ
により、図3に示すように両分割パターン3aL(3c
L),3aR(3cR)は上下方向に相対移動した状態
に形成されるが、補助パターン4a(4c)により分割
パターン3aL(3cL),3aR(3cR)が接続さ
れる。
【0013】又、分割パターン3bL,3bRについて
は、図3に示すように分割線DL1との接触部分を含む
近傍部分3bL1,3bR1及び補助パターン4bを、
前記分割パターン3aL(3cL),3aR(3cR)
の上層の第2の層に発生させて露光する。これにより、
両分割パターン3bL,3bRが上下方向に相対移動し
た状態に形成されるが、補助パターン4bにより分割パ
ターン3bL,3bRが接続される。
は、図3に示すように分割線DL1との接触部分を含む
近傍部分3bL1,3bR1及び補助パターン4bを、
前記分割パターン3aL(3cL),3aR(3cR)
の上層の第2の層に発生させて露光する。これにより、
両分割パターン3bL,3bRが上下方向に相対移動し
た状態に形成されるが、補助パターン4bにより分割パ
ターン3bL,3bRが接続される。
【0014】さて、本実施例では分割線DL1上におい
て互いに隣接する配線パターン3a,3b,3cを分割
露光する際、配線パターン3a,3cについては分割パ
ターン3aL,3cL,3aR,3cR及び補助パター
ン4a,4cを第1の層にて分割露光し、配線パターン
3bについては分割線DL1との接触部分を含む近傍部
分3bL1,3bR1及び補助パターン4bを第2の層
に露光したので、各配線パターン3a,3b,3cの断
裂を防止して動作不良の原因を除去することができる。
て互いに隣接する配線パターン3a,3b,3cを分割
露光する際、配線パターン3a,3cについては分割パ
ターン3aL,3cL,3aR,3cR及び補助パター
ン4a,4cを第1の層にて分割露光し、配線パターン
3bについては分割線DL1との接触部分を含む近傍部
分3bL1,3bR1及び補助パターン4bを第2の層
に露光したので、各配線パターン3a,3b,3cの断
裂を防止して動作不良の原因を除去することができる。
【0015】又、本実施例では配線パターン3a,3c
の分割パターン3aL,3cL,3aR,3cR及び補
助パターン4a,4cを第1の層に分割露光し、配線パ
ターン3bの近傍部分3bL1,3bR1及び補助パタ
ーン4bを第2の層に露光しているので、従来の露光方
法のように補助パターン4aと補助パターン4bとの
間、又は補助パターン4bと分割パターン4cとの間の
保証間隔を考慮する必要がなくなり、配線パターン3a
及び3b間、3b及び3c間の保証間隔FDを通常の保
証間隔とすることができ、配線効率の低下を防止してL
SIの歩留りを向上することができる。
の分割パターン3aL,3cL,3aR,3cR及び補
助パターン4a,4cを第1の層に分割露光し、配線パ
ターン3bの近傍部分3bL1,3bR1及び補助パタ
ーン4bを第2の層に露光しているので、従来の露光方
法のように補助パターン4aと補助パターン4bとの
間、又は補助パターン4bと分割パターン4cとの間の
保証間隔を考慮する必要がなくなり、配線パターン3a
及び3b間、3b及び3c間の保証間隔FDを通常の保
証間隔とすることができ、配線効率の低下を防止してL
SIの歩留りを向上することができる。
【0016】尚、図6(a)に示すように、分割パター
ン3aL,3aR等に対して、図4(b)に示す補助パ
ターン5を発生させ、図6(b)に示すように分割線D
Lの両側において分割パターン3aL,3aR及び補助
パターン5を分割露光するようにしてもよい。
ン3aL,3aR等に対して、図4(b)に示す補助パ
ターン5を発生させ、図6(b)に示すように分割線D
Lの両側において分割パターン3aL,3aR及び補助
パターン5を分割露光するようにしてもよい。
【0017】又、図7(a)に示すように、分割線DL
を通過する配線パターン6において、分割線DLの両側
における一対の分割パターン6L,6Rをそれぞれ他方
の分割パターンまで延長して第1のマージンパターン6
L1,6R1を形成し、図7(b)に示すように分割線
DLの両側において分割パターン6L1,6R1を分割
露光するようにしてもよい。
を通過する配線パターン6において、分割線DLの両側
における一対の分割パターン6L,6Rをそれぞれ他方
の分割パターンまで延長して第1のマージンパターン6
L1,6R1を形成し、図7(b)に示すように分割線
DLの両側において分割パターン6L1,6R1を分割
露光するようにしてもよい。
【0018】更に、図8(a)に示すように、分割線D
Lを通過する配線パターン7において、分割線DLの両
側における一対の分割パターン7L,7Rのパターン幅
を二点鎖線で示す状態から若干拡大して第2のマージン
パターンを形成し、図8(b)に示すように分割線DL
の両側において分割パターン7L,7Rを分割露光する
ようにしてもよい。
Lを通過する配線パターン7において、分割線DLの両
側における一対の分割パターン7L,7Rのパターン幅
を二点鎖線で示す状態から若干拡大して第2のマージン
パターンを形成し、図8(b)に示すように分割線DL
の両側において分割パターン7L,7Rを分割露光する
ようにしてもよい。
【0019】
【発明の効果】以上詳述したように本発明によれば、所
定の配線パターン群を分割露光する際、各配線パターン
の断裂を防止して動作不良の原因を除去できるととも
に、隣接する一対の配線パターン間の保証間隔を通常の
保証間隔として配線効率の低下を防止できる優れた効果
がある。
定の配線パターン群を分割露光する際、各配線パターン
の断裂を防止して動作不良の原因を除去できるととも
に、隣接する一対の配線パターン間の保証間隔を通常の
保証間隔として配線効率の低下を防止できる優れた効果
がある。
【図1】分割線を通過する複数の配線パターンを示す図
である。
である。
【図2】一実施例の分割露光における配線パターン間の
関係を示す図である。
関係を示す図である。
【図3】半導体装置のレイアウト図である。
【図4】(a),(b)はそれぞれ補助パターンを示す
図である。
図である。
【図5】(a)は配線パターン及び補助パターンを示す
図であり、(b)は分割露光結果を示す図である。
図であり、(b)は分割露光結果を示す図である。
【図6】(a)は配線パターン及び補助パターンを示す
図であり、(b)は分割露光結果を示す図である。
図であり、(b)は分割露光結果を示す図である。
【図7】(a)は第1のマージンパターンを示す図であ
り、(b)は分割露光結果を示す図である。
り、(b)は分割露光結果を示す図である。
【図8】(a)は第2のマージンパターンを示す図であ
り、(b)は分割露光結果を示す図である。
り、(b)は分割露光結果を示す図である。
【図9】(a)は配線パターンを示す図であり、(b)
は従来の分割露光結果を示す図である。
は従来の分割露光結果を示す図である。
【図10】従来の分割露光における一対の配線パターン
の関係を示す図である。
の関係を示す図である。
1A〜1D 領域 3a,3b,3c 配線パターン 3aL,3aR,3bL,3bR,3cL,3cR 分
割パターン 3bL1,3bR1 近傍部分 4a,4b,4c 補助パターン 6L1,6R1 第1のマージンパターン 7L,7R 第2のマージンパターン DL1,DL2 分割線
割パターン 3bL1,3bR1 近傍部分 4a,4b,4c 補助パターン 6L1,6R1 第1のマージンパターン 7L,7R 第2のマージンパターン DL1,DL2 分割線
Claims (1)
- 【請求項1】 第1の層に形成される所定の配線パター
ン群を複数の領域に分割し、領域毎に露光を繰り返して
所定の配線パターン群を転写するようにした半導体装置
の露光方法において、 隣接する一対の領域の分割線を通過する配線パターンに
ついて分割線の両側における一対の分割パターンを他方
の領域に延長して第1のマージンパターンを形成し、又
は分割パターンのパターン幅を若干拡大して第2のマー
ジンパターンを形成し、あるいは一対の分割パターンを
幅方向において含む補助パターンを発生させ、これらの
第1及び第2のマージンパターン並びに補助パターンを
前記所定の配線パターン群に含めるとともに、互いに隣
接する配線パターンの分割線との接触部分を含む近傍部
分を第1の層及び第1の層とは異なる第2の層に交互に
層を変えて転写するようにしたことを特徴とする半導体
装置の露光方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3294653A JPH05136020A (ja) | 1991-11-11 | 1991-11-11 | 半導体装置の露光方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3294653A JPH05136020A (ja) | 1991-11-11 | 1991-11-11 | 半導体装置の露光方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05136020A true JPH05136020A (ja) | 1993-06-01 |
Family
ID=17810557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3294653A Withdrawn JPH05136020A (ja) | 1991-11-11 | 1991-11-11 | 半導体装置の露光方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05136020A (ja) |
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