JP3173173B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3173173B2 JP3173173B2 JP26627192A JP26627192A JP3173173B2 JP 3173173 B2 JP3173173 B2 JP 3173173B2 JP 26627192 A JP26627192 A JP 26627192A JP 26627192 A JP26627192 A JP 26627192A JP 3173173 B2 JP3173173 B2 JP 3173173B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- alignment mark
- pattern
- layers
- superposition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
において、半導体基板上に形成されたパターン層に対し
て、新たなパターン層を重ね合わせし、転写する際に、
それぞれのパターン層を、前記半導体基板上のどのパタ
ーン層を基準に重ね合わせを行なうかを示す重ね合わせ
構造に関するものである。
において、半導体基板上に形成されたパターン層に対し
て、新たなパターン層を重ね合わせし、転写する際に、
それぞれのパターン層を、前記半導体基板上のどのパタ
ーン層を基準に重ね合わせを行なうかを示す重ね合わせ
構造に関するものである。
【０００２】
【従来の技術】半導体装置は、半導体基板上に何層もの
パターンを積み重ねて製造されるが、その製造方法は、
マスク上の回路パターンを、すでに半導体基板上に形成
された、あるパターン層に対して重ね合わせし、転写す
るという工程を複数回繰り返して行なうのが一般的であ
る。しかし、近年、半導体装置が急速に微細化、高密度
されるのに伴って、重ね合わせ時の精度に、より高いも
のが要求されるばかりでなく、マスク上の各パターン層
を、すでに半導体基板上に形成されたパターン層のどれ
を基準に重ね合わせを行なうのか、すなわち、重ね合わ
せ構造に対しても工夫が求められている。そこで、図３
を用いて、従来技術に基づく重ね合わせ構造を述べる。
パターンを積み重ねて製造されるが、その製造方法は、
マスク上の回路パターンを、すでに半導体基板上に形成
された、あるパターン層に対して重ね合わせし、転写す
るという工程を複数回繰り返して行なうのが一般的であ
る。しかし、近年、半導体装置が急速に微細化、高密度
されるのに伴って、重ね合わせ時の精度に、より高いも
のが要求されるばかりでなく、マスク上の各パターン層
を、すでに半導体基板上に形成されたパターン層のどれ
を基準に重ね合わせを行なうのか、すなわち、重ね合わ
せ構造に対しても工夫が求められている。そこで、図３
を用いて、従来技術に基づく重ね合わせ構造を述べる。
【０００３】図３（ａ）は、従来の重ね合わせ構造の代
表例を示す図であるが、第１層から第４層のパターン層
は、順次、それぞれの直前のパターン層に対して重ね合
わせし、転写される。このように直列型の重ね合わせ構
造を採用する理由として、重ね合わせ時の精度が挙げら
れる。図３（ｂ）は、第４層の重ね合わせに用いられる
第１層から第３層の合わせマークの断面を示す図である
が、第１層の合わせマーク３２の上には、第２層３３
と、第３層３５のパターン層が覆い、また、第２層の合
わせマーク３４の上には、第３層３５のパターン層が覆
っているため、最初は垂直でシャープな断面形状であっ
たマークが、上に堆積したパターン層によって不鮮明な
断面形状に変化し、このため、重ね合わせ時の精度が大
きく劣化してしまう。これに対して、第３層の合わせマ
ーク３６は、まだ、その上に新たなパターン層が形成さ
れていないため、垂直でシャープな断面形状を維持して
おり、高い重ね合わせ精度を得ることができる。このよ
うに、すぐ直前のパターン層に対して重ね合わせするの
が、重ね合わせ精度の観点から有利であり、前述のよう
に、従来においては、直列型の重ね合わせ構造が一般的
に採用されていた。
表例を示す図であるが、第１層から第４層のパターン層
は、順次、それぞれの直前のパターン層に対して重ね合
わせし、転写される。このように直列型の重ね合わせ構
造を採用する理由として、重ね合わせ時の精度が挙げら
れる。図３（ｂ）は、第４層の重ね合わせに用いられる
第１層から第３層の合わせマークの断面を示す図である
が、第１層の合わせマーク３２の上には、第２層３３
と、第３層３５のパターン層が覆い、また、第２層の合
わせマーク３４の上には、第３層３５のパターン層が覆
っているため、最初は垂直でシャープな断面形状であっ
たマークが、上に堆積したパターン層によって不鮮明な
断面形状に変化し、このため、重ね合わせ時の精度が大
きく劣化してしまう。これに対して、第３層の合わせマ
ーク３６は、まだ、その上に新たなパターン層が形成さ
れていないため、垂直でシャープな断面形状を維持して
おり、高い重ね合わせ精度を得ることができる。このよ
うに、すぐ直前のパターン層に対して重ね合わせするの
が、重ね合わせ精度の観点から有利であり、前述のよう
に、従来においては、直列型の重ね合わせ構造が一般的
に採用されていた。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術では、以下のような問題点がある。
術では、以下のような問題点がある。
【０００５】図３（ｃ）は、従来の直列型の重ね合わせ
構造において、第１層から第４層の各層間の重ね合わせ
余裕を示す図であるが、単層間の重ね合わせ精度をＥｒ
（μｍ）とすると、第１層−第２層間は単層間であるか
ら、その重ね合わせ余裕は、そのままＥｒ（μｍ）であ
る。しかし、第１層−第３層間においては、２層間であ
るから、その余裕は√２Ｅｒ（μｍ）であり、また、第
１層−第４層間は３層間であるから、√３Ｅｒ（μｍ）
と、層間の数が増えるに伴って、層間の重ね合わせ余裕
も大きくなってしまう。この重ね合わせ余裕は、回路パ
ターン設計時に必ず考慮されなければならないものであ
り、前述のように、層間数が増えるに伴って、層間の重
ね合わせ余裕が大きくなってしまうと、回路パターン設
計時のパターン占有面積が増えることになり、結果とし
て、半導体チップの面積増大を招くことになる。これ
は、半導体装置を製造する上で、非常に大きな問題であ
り、今後の微細化の支障となるものである。また、半導
体チップの面積が大きくなるために、歩留りの低下と、
チップコストの増大を引き起こす要因でもある。
構造において、第１層から第４層の各層間の重ね合わせ
余裕を示す図であるが、単層間の重ね合わせ精度をＥｒ
（μｍ）とすると、第１層−第２層間は単層間であるか
ら、その重ね合わせ余裕は、そのままＥｒ（μｍ）であ
る。しかし、第１層−第３層間においては、２層間であ
るから、その余裕は√２Ｅｒ（μｍ）であり、また、第
１層−第４層間は３層間であるから、√３Ｅｒ（μｍ）
と、層間の数が増えるに伴って、層間の重ね合わせ余裕
も大きくなってしまう。この重ね合わせ余裕は、回路パ
ターン設計時に必ず考慮されなければならないものであ
り、前述のように、層間数が増えるに伴って、層間の重
ね合わせ余裕が大きくなってしまうと、回路パターン設
計時のパターン占有面積が増えることになり、結果とし
て、半導体チップの面積増大を招くことになる。これ
は、半導体装置を製造する上で、非常に大きな問題であ
り、今後の微細化の支障となるものである。また、半導
体チップの面積が大きくなるために、歩留りの低下と、
チップコストの増大を引き起こす要因でもある。
【０００６】そこで本発明は、このような問題点を解決
するものであって、その目的とするところは、回路パタ
ーン設計時の各層間の重ね合わせ余裕を小さく抑えるこ
とができる重ね合わせ構造を提供し、半導体チップの面
積を縮小し、半導体装置製造の歩留りを向上し、また、
チップコストを低減することにある。
するものであって、その目的とするところは、回路パタ
ーン設計時の各層間の重ね合わせ余裕を小さく抑えるこ
とができる重ね合わせ構造を提供し、半導体チップの面
積を縮小し、半導体装置製造の歩留りを向上し、また、
チップコストを低減することにある。
【０００７】
【課題を解決するための手段】（１）第１層目の合わせ
マークを含む第１層目のパターン層を形成する工程と、
前記第１層目の合わせマークを基準に第２層目の合わせ
マークを含む第２層目のパターン層を形成する工程と、
前記第２層目の合わせマークを基準に第３層目および第
４層目のパターン層を形成する工程と、を含み、前記第
２層目の合わせマークの重ね合わせ精度が前記第１層目
の合わせマークの重ね合わせ精度よいも高いことを特徴
とする。
マークを含む第１層目のパターン層を形成する工程と、
前記第１層目の合わせマークを基準に第２層目の合わせ
マークを含む第２層目のパターン層を形成する工程と、
前記第２層目の合わせマークを基準に第３層目および第
４層目のパターン層を形成する工程と、を含み、前記第
２層目の合わせマークの重ね合わせ精度が前記第１層目
の合わせマークの重ね合わせ精度よいも高いことを特徴
とする。
【０００８】
【０００９】
【実施例】図１を用いて、本発明の第１の実施例を以下
に述べる。
に述べる。
【００１０】図１（ａ）は、本発明の重ね合わせ構造を
示す図であるが、本実施例においては、第１層のパター
ン層を唯一の基準とし、第２層から第４層のパターン層
のそれぞれを重ね合わせし、転写するという、一層集中
型の重ね合わせ構造を採用した。従来技術においては、
すぐ直前のパターン層に対して順次重ね合わせするとい
う、直列型の重ね合わせ構造が、各層間の重ね合わせ精
度の観点から有利であり、この構造が一般的に用いられ
てきたと述べたが、最近、その動向が変わりつつある。
なぜならば、重ね合わせは、半導体基板上に形成された
各層の合わせマークの位置を計測することによって行な
われるが、最近、その位置計測の手法が改善され、精度
が著しく向上している。図４（ａ）は、最近、広く活用
されるようになった合わせマークの位置計測手法を説明
する概略図である。半導体基板上に形成された抜きパタ
ーン状の合わせマーク４１上を、Ｈｅ−Ｎｅレーザー等
の光をビーム状に絞って走査すると、合わせマーク４１
の上部パターンエッジによって回折光４２が発生し、こ
れを検出することによって、位置計測に必要な位置合わ
せ信号４３が得られる。また、前記合わせマーク４１の
上に、他のパターン層が堆積し、不鮮明な断面形状にな
ったとしても、合わせマークの高さ４４が、ある程度確
保されていれば、回折光４２は、位置計測するのに十分
なだけ発生するため、従来のように、すぐ直前のパター
ン層だけではなく、もっと以前に形成されたパターン層
に対しても、高い重ね合わせ精度が得られるようになっ
た。図４（ｂ）は、図４（ａ）において、合わせマーク
の高さ４４を変化させた時の重ね合わせ精度を示す図で
あるが、合わせマークの高さ４４が、０．１μｍ以上で
あれば、０．２μｍという高い精度が安定して得られ、
逆に、マークの高さ４４が０．１μｍ以下になると、徐
々に精度が劣化してくることが分かる。このように、合
わせマークの位置計測手法が進歩し、高精度化されるこ
とによって、従来の直列型の重ね合わせ構造を見直すこ
とが可能になった。そこで、図１（ａ）に示す一層集中
型の重ね合わせ構造は、こうした背景から発明されたも
のである。図１（ｂ）は、図１（ａ）に示す本発明の重
ね合わせ構造を採用した時の各層間の重ね合わせ余裕を
示す図であるが、一層集中型であるために、どの層間も
単層間となり、重ね合わせ余裕は、どの層間に対して
も、単層間の重ね合わせ精度であるＥｒ（μｍ）、その
ままの値となって、従来のように、層間の数が増えるに
伴って、重ね合わせ余裕が√２倍、√３倍と、徐々に大
きくなることはない。
示す図であるが、本実施例においては、第１層のパター
ン層を唯一の基準とし、第２層から第４層のパターン層
のそれぞれを重ね合わせし、転写するという、一層集中
型の重ね合わせ構造を採用した。従来技術においては、
すぐ直前のパターン層に対して順次重ね合わせするとい
う、直列型の重ね合わせ構造が、各層間の重ね合わせ精
度の観点から有利であり、この構造が一般的に用いられ
てきたと述べたが、最近、その動向が変わりつつある。
なぜならば、重ね合わせは、半導体基板上に形成された
各層の合わせマークの位置を計測することによって行な
われるが、最近、その位置計測の手法が改善され、精度
が著しく向上している。図４（ａ）は、最近、広く活用
されるようになった合わせマークの位置計測手法を説明
する概略図である。半導体基板上に形成された抜きパタ
ーン状の合わせマーク４１上を、Ｈｅ−Ｎｅレーザー等
の光をビーム状に絞って走査すると、合わせマーク４１
の上部パターンエッジによって回折光４２が発生し、こ
れを検出することによって、位置計測に必要な位置合わ
せ信号４３が得られる。また、前記合わせマーク４１の
上に、他のパターン層が堆積し、不鮮明な断面形状にな
ったとしても、合わせマークの高さ４４が、ある程度確
保されていれば、回折光４２は、位置計測するのに十分
なだけ発生するため、従来のように、すぐ直前のパター
ン層だけではなく、もっと以前に形成されたパターン層
に対しても、高い重ね合わせ精度が得られるようになっ
た。図４（ｂ）は、図４（ａ）において、合わせマーク
の高さ４４を変化させた時の重ね合わせ精度を示す図で
あるが、合わせマークの高さ４４が、０．１μｍ以上で
あれば、０．２μｍという高い精度が安定して得られ、
逆に、マークの高さ４４が０．１μｍ以下になると、徐
々に精度が劣化してくることが分かる。このように、合
わせマークの位置計測手法が進歩し、高精度化されるこ
とによって、従来の直列型の重ね合わせ構造を見直すこ
とが可能になった。そこで、図１（ａ）に示す一層集中
型の重ね合わせ構造は、こうした背景から発明されたも
のである。図１（ｂ）は、図１（ａ）に示す本発明の重
ね合わせ構造を採用した時の各層間の重ね合わせ余裕を
示す図であるが、一層集中型であるために、どの層間も
単層間となり、重ね合わせ余裕は、どの層間に対して
も、単層間の重ね合わせ精度であるＥｒ（μｍ）、その
ままの値となって、従来のように、層間の数が増えるに
伴って、重ね合わせ余裕が√２倍、√３倍と、徐々に大
きくなることはない。
【００１１】次に、本発明の第２の実施例を以下に述べ
る。
る。
【００１２】図５（ａ）は、第１層の合わせマークの断
面を示す図であるが、このパターン層は、素子分離を行
なうための層であり、半導体基板５１上に溝を形成し、
その中に、絶縁物として二酸化シリコン５２を埋め込ん
だトレンチ構造になっており、合わせマークの高さは
０．０５μｍである。次に、図５（ｂ）は、第２層の合
わせマークの断面を示す図であるが、このパターン層は
ゲート電極である。半導体基板５１上に、二酸化シリコ
ン５２を介して、ポリシリコン５３と、ダングステン５
４を順次形成したポリサイド構造になっており、合わせ
マークの高さは０．３μｍである。ここで、図４（ｂ）
によると、第１層の合わせマークを用いて重ね合わせし
た時の精度は０．３μｍであり、第２層の合わせマーク
を用いて重ね合わせした時の精度は０．２μｍと、第２
層に対して重ね合わせした方が、精度的に有利であると
言える。そこで、第１の実施例で述べた重ね合わせ構造
を、更に最適化することにした。図２（ａ）は、第１の
実施例で述べた重ね合わせ構造を示す図であり、第２層
から第４層の各々は、第１層のパターン層に対して、一
層集中的に重ね合わせされる。この構造によって、従来
の直列型の構造に比べ、各層間の重ね合わせ余裕が非常
に小さく抑えられるようになったのは、前に述べた通り
である。これに対して、図２（ｂ）は、図２（ａ）の構
造を、より最適化した重ね合わせ構造を示す図である。
第１層から第４層へと、順次、重ね合わせするという順
番は、半導体装置の製造上変えられないので、第２層
は、第１層に対して重ね合わせするしかない。しかし、
第３層と第４層については、重ね合わせ精度的に有利で
ある、第２層のパターン層を基準に、一層集中型で重ね
合わせする構造を採用した。図２（ｃ）は、前述の図２
（ａ）と、図２（ｂ）の重ね合わせ構造における、各層
間の重ね合わせ余裕を比較した図であるが、これによる
と、図２（ｂ）に示す重ね合わせ構造に最適化すること
によって、更に各層間の重ね合わせ余裕を小さく抑える
ことができた。このように、合わせマークの高さに応じ
て、基準とすべきパターン層を選択し、その層に対して
一層集中型の重ね合わせ構造を採用することによって、
各層間の重ね合わせ余裕を飛躍的に小さく抑えることが
可能となり、回路パターン設計時のパターン占有面積
を、より縮小することができた。これによって、半導体
チップの面積も縮小でき、半導体装置製造の歩留りを向
上し、また、チップコストを低減することが可能になっ
た。
面を示す図であるが、このパターン層は、素子分離を行
なうための層であり、半導体基板５１上に溝を形成し、
その中に、絶縁物として二酸化シリコン５２を埋め込ん
だトレンチ構造になっており、合わせマークの高さは
０．０５μｍである。次に、図５（ｂ）は、第２層の合
わせマークの断面を示す図であるが、このパターン層は
ゲート電極である。半導体基板５１上に、二酸化シリコ
ン５２を介して、ポリシリコン５３と、ダングステン５
４を順次形成したポリサイド構造になっており、合わせ
マークの高さは０．３μｍである。ここで、図４（ｂ）
によると、第１層の合わせマークを用いて重ね合わせし
た時の精度は０．３μｍであり、第２層の合わせマーク
を用いて重ね合わせした時の精度は０．２μｍと、第２
層に対して重ね合わせした方が、精度的に有利であると
言える。そこで、第１の実施例で述べた重ね合わせ構造
を、更に最適化することにした。図２（ａ）は、第１の
実施例で述べた重ね合わせ構造を示す図であり、第２層
から第４層の各々は、第１層のパターン層に対して、一
層集中的に重ね合わせされる。この構造によって、従来
の直列型の構造に比べ、各層間の重ね合わせ余裕が非常
に小さく抑えられるようになったのは、前に述べた通り
である。これに対して、図２（ｂ）は、図２（ａ）の構
造を、より最適化した重ね合わせ構造を示す図である。
第１層から第４層へと、順次、重ね合わせするという順
番は、半導体装置の製造上変えられないので、第２層
は、第１層に対して重ね合わせするしかない。しかし、
第３層と第４層については、重ね合わせ精度的に有利で
ある、第２層のパターン層を基準に、一層集中型で重ね
合わせする構造を採用した。図２（ｃ）は、前述の図２
（ａ）と、図２（ｂ）の重ね合わせ構造における、各層
間の重ね合わせ余裕を比較した図であるが、これによる
と、図２（ｂ）に示す重ね合わせ構造に最適化すること
によって、更に各層間の重ね合わせ余裕を小さく抑える
ことができた。このように、合わせマークの高さに応じ
て、基準とすべきパターン層を選択し、その層に対して
一層集中型の重ね合わせ構造を採用することによって、
各層間の重ね合わせ余裕を飛躍的に小さく抑えることが
可能となり、回路パターン設計時のパターン占有面積
を、より縮小することができた。これによって、半導体
チップの面積も縮小でき、半導体装置製造の歩留りを向
上し、また、チップコストを低減することが可能になっ
た。
【００１３】以上、本発明の実施例を述べたが、これ以
外にも、 １）半導体基板上に形成されたパターン層の内、ただ一
つの層に対してのみ、一層集中型で重ね合わせするので
はなく、重ね合わせ精度の観点から有利なパターン層を
複数選択し、その各々に対して、後続のパターン層をそ
れぞれ２層以上一層集中型で重ね合わせするという構造
を採用する場合。
外にも、 １）半導体基板上に形成されたパターン層の内、ただ一
つの層に対してのみ、一層集中型で重ね合わせするので
はなく、重ね合わせ精度の観点から有利なパターン層を
複数選択し、その各々に対して、後続のパターン層をそ
れぞれ２層以上一層集中型で重ね合わせするという構造
を採用する場合。
【００１４】２）半導体基板上のパターン層と、マスク
上の回路パターンとを重ね合わせるという方式の露光装
置以外に、マスクを必要としない、電子線、レーザー光
などを用いた直描型の露光装置を用いて、各パターン層
を重ね合わせし、半導体装置を製造する場合。
上の回路パターンとを重ね合わせるという方式の露光装
置以外に、マスクを必要としない、電子線、レーザー光
などを用いた直描型の露光装置を用いて、各パターン層
を重ね合わせし、半導体装置を製造する場合。
【００１５】３）半導体装置の製造以外に、石英基板な
ど、ある基板上に形成されたパターン層に対して、何ら
かのパターン層を重ね合わせし、製造する場合。
ど、ある基板上に形成されたパターン層に対して、何ら
かのパターン層を重ね合わせし、製造する場合。
【００１６】などの場合についても、本実施例と同様な
効果が期待できる。
効果が期待できる。
【００１７】
【発明の効果】以上述べたように、本発明によれば、 （１）第１層目の合わせマークを含む第１層目のパター
ン層を形成する工程と、前記第１層目の合わせマークを
基準に第２層目の合わせマークを含む第２層目のパター
ン層を形成する工程と、１層目の合わせマークよりも重
ね合わせ精度の高い前記第２層目の合わせマークを基準
に第３層目および第４層目のパターン層を形成するとい
う、重ね合わせ構造を採用することにより、回路パター
ン設計時の各層間の重ね合わせ余裕を小さく抑えること
ができ、半導体チップの面積を縮小し、半導体装置製造
の歩留りを向上させ、また、チップコストを低減すると
いう格別な効果を有するものである。
ン層を形成する工程と、前記第１層目の合わせマークを
基準に第２層目の合わせマークを含む第２層目のパター
ン層を形成する工程と、１層目の合わせマークよりも重
ね合わせ精度の高い前記第２層目の合わせマークを基準
に第３層目および第４層目のパターン層を形成するとい
う、重ね合わせ構造を採用することにより、回路パター
ン設計時の各層間の重ね合わせ余裕を小さく抑えること
ができ、半導体チップの面積を縮小し、半導体装置製造
の歩留りを向上させ、また、チップコストを低減すると
いう格別な効果を有するものである。
【００１８】
【００１９】
【図１】（ａ）は、本発明の第１の実施例における重ね
合わせ構造を示す図である。（ｂ）は、（ａ）に示す本
発明の重ね合わせ構造を採用した時の、各層間の重ね合
わせ余裕を示す図である。
合わせ構造を示す図である。（ｂ）は、（ａ）に示す本
発明の重ね合わせ構造を採用した時の、各層間の重ね合
わせ余裕を示す図である。
【図２】（ａ）は、本発明の第１の実施例における重ね
合わせ構造を示す図である。（ｂ）は、本発明の第２の
実施例における重ね合わせ構造を示す図である。（ｃ）
は、（ａ）と、（ｂ）の重ね合わせ構造における、各層
間の重ね合わせ余裕を比較した図である。
合わせ構造を示す図である。（ｂ）は、本発明の第２の
実施例における重ね合わせ構造を示す図である。（ｃ）
は、（ａ）と、（ｂ）の重ね合わせ構造における、各層
間の重ね合わせ余裕を比較した図である。
【図３】（ａ）は、従来の重ね合わせ構造を示す図であ
る。（ｂ）は、第４層の重ね合わせの基準として用いら
れる、第１層から第３層の合わせマークの断面を示す図
である。（ｃ）は、従来の重ね合わせ構造において、第
１層から第４層の各層間の重ね合わせ余裕を示す図であ
る。
る。（ｂ）は、第４層の重ね合わせの基準として用いら
れる、第１層から第３層の合わせマークの断面を示す図
である。（ｃ）は、従来の重ね合わせ構造において、第
１層から第４層の各層間の重ね合わせ余裕を示す図であ
る。
【図４】（ａ）は、最近、広く活用されるようになっ
た、合わせマークの位置計測手法を説明する概略図であ
る。（ｂ）は、（ａ）において、合わせマークの高さを
変化させた時の重ね合わせ精度を示す図である。
た、合わせマークの位置計測手法を説明する概略図であ
る。（ｂ）は、（ａ）において、合わせマークの高さを
変化させた時の重ね合わせ精度を示す図である。
【図５】（ａ）は、第１層の合わせマークの断面を示す
図である。（ｂ）は、第２層の合わせマークの断面を示
す図である。
図である。（ｂ）は、第２層の合わせマークの断面を示
す図である。
３１．．．第１層のパターン層 ３２．．．第１層の合わせマーク ３３．．．第２層のパターン層 ３４．．．第２層の合わせマーク ３５．．．第３層のパターン層 ３６．．．第３層の合わせマーク ４１．．．合わせマーク ４２．．．回折光 ４３．．．位置合わせ信号 ４４．．．合わせマークの高さ ５１．．．半導体基板 ５２．．．二酸化シリコン ５３．．．ポリシリコン ５４．．．タングステン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027 G03F 9/00
Claims (1)
- 【請求項１】 第１層目の合わせマークを含む第１層目
のパターン層を形成する工程と、前記第１層目の合わせ
マークを基準に第２層目の合わせマークを含む第２層目
のパターン層を形成する工程と、前記第２層目の合わせ
マークを基準に第３層目および第４層目のパターン層を
形成する工程と、を含み、 前記第２層目の合わせマークの重ね合わせ精度が前記第
１層目の合わせマークの重ね合わせ精度よいも高いこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26627192A JP3173173B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26627192A JP3173173B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120104A JPH06120104A (ja) | 1994-04-28 |
| JP3173173B2 true JP3173173B2 (ja) | 2001-06-04 |
Family
ID=17428652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26627192A Expired - Fee Related JP3173173B2 (ja) | 1992-10-05 | 1992-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173173B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695290B2 (ja) * | 1987-02-21 | 1994-11-24 | フアナツク株式会社 | 数値制御装置におけるインターフェイス方法 |
| NL2004531A (nl) * | 2009-05-29 | 2010-11-30 | Asml Netherlands Bv | Apparatus and method for providing resist alignment marks in a double patterning lithographic process. |
-
1992
- 1992-10-05 JP JP26627192A patent/JP3173173B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120104A (ja) | 1994-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0210716A (ja) | アライメント・マークの形成方法及びアライテント・マークを有する半導体ウエハ | |
| KR20080005365A (ko) | 수직구조에서 포토마스크를 재사용할 수 있게 하는 반복된오버레이 및 정렬마크들의 마스킹 | |
| US8241988B2 (en) | Photo key and method of fabricating semiconductor device using the photo key | |
| KR100246149B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20070069399A1 (en) | Overlay mark | |
| JP3173173B2 (ja) | 半導体装置の製造方法 | |
| US6369456B1 (en) | Semiconductor device and producing method thereof | |
| US6249036B1 (en) | Stepper alignment mark formation with dual field oxide process | |
| US5882980A (en) | Process of forming bipolar alignment mark for semiconductor | |
| KR930008866B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6767672B2 (en) | Method for forming a phase-shifting mask for semiconductor device manufacture | |
| JPH065803A (ja) | 半導体メモリ | |
| US20040180297A1 (en) | Method for forming pattern in semiconductor device | |
| JPH10189425A (ja) | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク | |
| JPH10335606A (ja) | 半導体装置とその製造方法 | |
| JP2767594B2 (ja) | 半導体装置の製造方法 | |
| JPS6180836A (ja) | 多層配線を有する半導体装置 | |
| JPH11329914A (ja) | 半導体装置とその製造方法 | |
| KR100506939B1 (ko) | 유기막을 이용한 반도체 장치의 제조방법 | |
| KR100567061B1 (ko) | Ｘ/ｙ 방향간 단차 최소화용 멀티 버어니어의 제조방법 | |
| JP2002299203A (ja) | 半導体装置の製造方法 | |
| JPH0689895A (ja) | 平坦化方法 | |
| KR100356474B1 (ko) | 반도체 소자의 중첩 버니어 형성 방법 | |
| US20090111059A1 (en) | Patterning Method of Semiconductor Device | |
| JPH0555111A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080330 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |