JPH0689895A - 平坦化方法 - Google Patents
平坦化方法Info
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- JPH0689895A JPH0689895A JP23871592A JP23871592A JPH0689895A JP H0689895 A JPH0689895 A JP H0689895A JP 23871592 A JP23871592 A JP 23871592A JP 23871592 A JP23871592 A JP 23871592A JP H0689895 A JPH0689895 A JP H0689895A
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Abstract
(57)【要約】
【目的】半導体基板の表面に形成された配線などの凸部
が高アスペクト比の場合にも、その配線を層間絶縁層で
囲んで表面平坦化することを可能にする。 【構成】凸部の形成する配線などを複数に分割、積層す
ることにより形成し、平坦化をその都度行うことによ
り、アスペクト比が異なる配線の上に多層配線を形成す
る場合の表面の平坦化、あるいは高アスペクト比の導体
が絶縁層に埋め込まれたコイルの作製が可能になる。平
坦化の手法にはエッチバックによる方法、バイアススパ
ッタ法、バイアスＥＣＲプラズマＣＶＤ法、ＴＥＯＳ−
ＣＶＤ法のいずれも用いることができる。
が高アスペクト比の場合にも、その配線を層間絶縁層で
囲んで表面平坦化することを可能にする。 【構成】凸部の形成する配線などを複数に分割、積層す
ることにより形成し、平坦化をその都度行うことによ
り、アスペクト比が異なる配線の上に多層配線を形成す
る場合の表面の平坦化、あるいは高アスペクト比の導体
が絶縁層に埋め込まれたコイルの作製が可能になる。平
坦化の手法にはエッチバックによる方法、バイアススパ
ッタ法、バイアスＥＣＲプラズマＣＶＤ法、ＴＥＯＳ−
ＣＶＤ法のいずれも用いることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ (集積回路) など
の半導体素子の製造の際に、半導体基板の表面に電極あ
るいは配線などを局部的に形成することにより生ずる表
面の凹凸を無くする平坦化方法に関する。
の半導体素子の製造の際に、半導体基板の表面に電極あ
るいは配線などを局部的に形成することにより生ずる表
面の凹凸を無くする平坦化方法に関する。
【０００２】
【従来の技術】ＩＣの高密度集積化に伴い、チップに占
める配線面積が限界に達し、配線を多層に積層する方法
がとられてきている。この場合、一層目の配線形成後に
できる配線段差を絶縁層で埋めて平坦にした後、二層目
の配線形成がなされる。図３(a) 〜(d) は従来技術の二
層配線工程を示したもので、以下順次説明する。半導体
素子が作りこまれたシリコン基板１上に絶縁性の表面保
護膜２を介して一層目の配線３が形成される〔同図(a)
〕。配線３は、例えばAlをスパッタ蒸着した後、フォ
トレジストを塗布してフォトマスクを用いて露光、現像
することによりパターニングされたレジストをマスクと
して、Alをエッチングするという通常のフォト工程を経
て形成される。次いで絶縁膜４をＣＶＤ法で配線の厚さ
ｔ程度形成し、その上の段差を平坦にするため、ＯＣＤ
(水ガラス) またはレジスト (有機ポリマー) の被覆膜
５を塗布する〔同図(b) 〕。その後、層間絶縁膜４と５
とがおなじエッチング速度となるような条件下でウエハ
全面をドライエッチングでエッチバックし、平坦な面を
得る〔同図(c) 〕。次いで一層目と二層目の配線の接続
孔６を通常のフォト工程で形成した後、一層目の配線形
成と同じ手法で二層目の配線７を形成する〔同図(d)
〕。
める配線面積が限界に達し、配線を多層に積層する方法
がとられてきている。この場合、一層目の配線形成後に
できる配線段差を絶縁層で埋めて平坦にした後、二層目
の配線形成がなされる。図３(a) 〜(d) は従来技術の二
層配線工程を示したもので、以下順次説明する。半導体
素子が作りこまれたシリコン基板１上に絶縁性の表面保
護膜２を介して一層目の配線３が形成される〔同図(a)
〕。配線３は、例えばAlをスパッタ蒸着した後、フォ
トレジストを塗布してフォトマスクを用いて露光、現像
することによりパターニングされたレジストをマスクと
して、Alをエッチングするという通常のフォト工程を経
て形成される。次いで絶縁膜４をＣＶＤ法で配線の厚さ
ｔ程度形成し、その上の段差を平坦にするため、ＯＣＤ
(水ガラス) またはレジスト (有機ポリマー) の被覆膜
５を塗布する〔同図(b) 〕。その後、層間絶縁膜４と５
とがおなじエッチング速度となるような条件下でウエハ
全面をドライエッチングでエッチバックし、平坦な面を
得る〔同図(c) 〕。次いで一層目と二層目の配線の接続
孔６を通常のフォト工程で形成した後、一層目の配線形
成と同じ手法で二層目の配線７を形成する〔同図(d)
〕。
【０００３】また近年、層間絶縁膜４の形成を平坦に行
える方法が開発されてきている。例えば、絶縁膜の堆積
とエッチングが共存する条件下で絶縁膜の堆積を行うバ
イアススパッタ法、バイアスＥＣＲプラズマＣＶＤ法な
どの手法や、絶縁膜の堆積が表面反応律速で行われるＴ
ＥＯＳ−ＣＶＤ法などの手法がその例であり、図４(a)
から一挙に図４(b) の構造のものが得られ、次いで前述
の手法で図４(c) のような二層配線が行える。
える方法が開発されてきている。例えば、絶縁膜の堆積
とエッチングが共存する条件下で絶縁膜の堆積を行うバ
イアススパッタ法、バイアスＥＣＲプラズマＣＶＤ法な
どの手法や、絶縁膜の堆積が表面反応律速で行われるＴ
ＥＯＳ−ＣＶＤ法などの手法がその例であり、図４(a)
から一挙に図４(b) の構造のものが得られ、次いで前述
の手法で図４(c) のような二層配線が行える。
【０００４】
【発明が解決しようとする課題】ところで、上述の従来
技術が適用されるものは凸部の高さｔがせいぜい0.５μ
ｍ程度、凸部の幅Ｌと凹部の幅Ｗはほぼ等しく１〜２μ
ｍ程度と限定される場合が多い。従って配線のレイアウ
ト上に制約が生ずる。特に、パワー素子とＩＣを一体化
したような半導体装置では、パワー部に流れる電流値と
ＩＣ部を流れる電流に大きな開きがあり、同一半導体基
板とし配線の断面積Ｌ×ｔが異なる複数の配線が共存す
るため、平坦化技術の適用を困難にしている。
技術が適用されるものは凸部の高さｔがせいぜい0.５μ
ｍ程度、凸部の幅Ｌと凹部の幅Ｗはほぼ等しく１〜２μ
ｍ程度と限定される場合が多い。従って配線のレイアウ
ト上に制約が生ずる。特に、パワー素子とＩＣを一体化
したような半導体装置では、パワー部に流れる電流値と
ＩＣ部を流れる電流に大きな開きがあり、同一半導体基
板とし配線の断面積Ｌ×ｔが異なる複数の配線が共存す
るため、平坦化技術の適用を困難にしている。
【０００５】本発明の目的は、上述の問題を解決し、平
坦化技術の適用を拡大し、高アスペクト比ｔ／Ｗの場合
の段差も埋め込むことのできる平坦化方法を提供するこ
とにある。
坦化技術の適用を拡大し、高アスペクト比ｔ／Ｗの場合
の段差も埋め込むことのできる平坦化方法を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明は、基板上に形成される凸部の周囲を充填
して表面平坦な被覆層を形成する平坦化方法において、
凸部の形成を複数回に分割して行い、分割形成された凸
部をその都度平坦な被覆層で覆うものとする。そして、
被覆層を形成したのち、被覆層の凸部の上の部分を除去
し、露出した凸部の上に次の凸部部分を積層することが
有効である。また、エッチングが共存する条件で被覆層
を堆積して平坦な被覆層を形成するか、あるいはほぼ均
一な厚さの第一次被覆層を形成し、その表面に生じた凹
部を埋めて表面平坦に近い第二次被覆層を形成したの
ち、エッチバックして凹部を埋める第二次被覆層を含ん
で表面平坦な第一次被覆層を形成することが有効であ
る。さらに、凸部が金属層あるいは半導体層を複数層積
層してなる場合、被覆層が絶縁物からなる場合が有効で
ある。
めに、本発明は、基板上に形成される凸部の周囲を充填
して表面平坦な被覆層を形成する平坦化方法において、
凸部の形成を複数回に分割して行い、分割形成された凸
部をその都度平坦な被覆層で覆うものとする。そして、
被覆層を形成したのち、被覆層の凸部の上の部分を除去
し、露出した凸部の上に次の凸部部分を積層することが
有効である。また、エッチングが共存する条件で被覆層
を堆積して平坦な被覆層を形成するか、あるいはほぼ均
一な厚さの第一次被覆層を形成し、その表面に生じた凹
部を埋めて表面平坦に近い第二次被覆層を形成したの
ち、エッチバックして凹部を埋める第二次被覆層を含ん
で表面平坦な第一次被覆層を形成することが有効であ
る。さらに、凸部が金属層あるいは半導体層を複数層積
層してなる場合、被覆層が絶縁物からなる場合が有効で
ある。
【０００７】
【作用】平坦化技術の点から制約のあったアスペクト比
ｔ／Ｗの高い場合も、ｔを複数に分割し、その都度平坦
化を行えば、毎回のアスペクト比は低くなるため、支障
なく平坦化を行うことができる。ｔ／Ｗの低い凸部が同
時に形成される場合、最初の平坦化の際にその凸部を被
覆層で覆えばよい。
ｔ／Ｗの高い場合も、ｔを複数に分割し、その都度平坦
化を行えば、毎回のアスペクト比は低くなるため、支障
なく平坦化を行うことができる。ｔ／Ｗの低い凸部が同
時に形成される場合、最初の平坦化の際にその凸部を被
覆層で覆えばよい。
【０００８】
【実施例】図３、図４を含めて共通の部分に同一の符号
を付した図を引用して本発明の実施例について説明す
る。図１(a) 〜(d) は厚い配線を有するパワー素子と低
い配線を有するＩＣとを集積する実施例である。すなわ
ち、パワー素子とＩＣを同時に作り込んだシリコン基板
１の表面に１μｍの厚さのSiＯ2 からなる表面保護膜２
を介して一層目の0.５μｍの厚さのAlからなる配線３お
よび配線の一部81を形成する〔同図(a) 〕。この場合の
Ｌ1 、Ｗ1 の寸法は共に約２μｍであった。次に、配線
３、81を覆って表面平坦な層間絶縁膜41をSiＯ2 により
形成する。ここでは、Arガス添加のバイアスＥＣＲ−プ
ラズマＣＶＤ法で一挙に平坦化する方法を採用した。し
かし、図３について述べたエッチバックによる平坦化技
術を用いてもよい。そして、パワー素子用の配線81上の
絶縁膜41のみを通常のフォトエッチングで除去する。除
去した絶縁膜４の厚さｄは約0.25μｍであった〔同図
(b) 〕。次に、配線81と同じ材料 (Al) からなる配線金
属80を全面に蒸着する。この時の蒸着厚さｔ2 は配線の
一部81の厚さと同じ0.５μｍにした〔同図(c) 〕。次に
パワー素子用の配線81上のAl82だけが配線の一部として
残るようにレジストをマスクとしてエッチングし、その
上に前述と同じ手法で平坦化した層間絶縁膜42を形成す
る〔同図(d)〕。図１の工程を同様にして４回繰り返す
ことによって、厚さ約２μｍのパワー素子用の配線８と
厚さ約0.５μｍのＩＣ用の配線３を層間絶縁膜４で覆っ
た図２(a) に示す平坦化構造を得た。その後は、配線３
に達する接続孔６を形成し、また配線８の上面が露出す
るまで絶縁膜４を除去したのち、図２(b) に示すような
一層目２配線３、８に接続される二層目の配線71、72の
形成を行った。このようにして、領域ａにパワー素子、
領域ｂにＩＣを作り込んだパワー集積回路の多層配線が
できる。
を付した図を引用して本発明の実施例について説明す
る。図１(a) 〜(d) は厚い配線を有するパワー素子と低
い配線を有するＩＣとを集積する実施例である。すなわ
ち、パワー素子とＩＣを同時に作り込んだシリコン基板
１の表面に１μｍの厚さのSiＯ2 からなる表面保護膜２
を介して一層目の0.５μｍの厚さのAlからなる配線３お
よび配線の一部81を形成する〔同図(a) 〕。この場合の
Ｌ1 、Ｗ1 の寸法は共に約２μｍであった。次に、配線
３、81を覆って表面平坦な層間絶縁膜41をSiＯ2 により
形成する。ここでは、Arガス添加のバイアスＥＣＲ−プ
ラズマＣＶＤ法で一挙に平坦化する方法を採用した。し
かし、図３について述べたエッチバックによる平坦化技
術を用いてもよい。そして、パワー素子用の配線81上の
絶縁膜41のみを通常のフォトエッチングで除去する。除
去した絶縁膜４の厚さｄは約0.25μｍであった〔同図
(b) 〕。次に、配線81と同じ材料 (Al) からなる配線金
属80を全面に蒸着する。この時の蒸着厚さｔ2 は配線の
一部81の厚さと同じ0.５μｍにした〔同図(c) 〕。次に
パワー素子用の配線81上のAl82だけが配線の一部として
残るようにレジストをマスクとしてエッチングし、その
上に前述と同じ手法で平坦化した層間絶縁膜42を形成す
る〔同図(d)〕。図１の工程を同様にして４回繰り返す
ことによって、厚さ約２μｍのパワー素子用の配線８と
厚さ約0.５μｍのＩＣ用の配線３を層間絶縁膜４で覆っ
た図２(a) に示す平坦化構造を得た。その後は、配線３
に達する接続孔６を形成し、また配線８の上面が露出す
るまで絶縁膜４を除去したのち、図２(b) に示すような
一層目２配線３、８に接続される二層目の配線71、72の
形成を行った。このようにして、領域ａにパワー素子、
領域ｂにＩＣを作り込んだパワー集積回路の多層配線が
できる。
【０００９】図５は本発明の別の実施例であり、半導体
のウエハプロセスにより基板上に、平面スパイラルコイ
ルを形成したもので、図５(a) はその平面図、図５(b)
は同図(a) のＸ−Ｘ線の断面図である。トランスやコイ
ルを限られた平面内に平面スハイラル状に形成しようと
した場合、インダクタンス値とコイル抵抗値とがほぼ比
例した形となるため、インダクタンス値をできるだけ大
きくとりコイル抵抗値をできるだけ小さくするために
は、コイル材として低抵抗率の導体を用いるのに加え
て、コイル断面積をできるだけ大きくとる必要が生じ
る。図(a) において、コイル全体のサイズとターン数が
決められれば、図(b) 中に示されたＬ＋Ｗの大きさは決
まり、Ｗはパターニング精度で決定されるため、自ずと
Ｌの大きさは決まってしまう。このような状況化でコイ
ル抵抗値をできるだけ小さくするためにはコイル厚さｔ
をなるべく大きくする必要がある。即ち、アスペクト比
ｔ／Ｗは高くなる方向である。本実施例では、銅コイル
９の幅Ｌを10μｍ、間隙幅Ｗを５μｍ、厚さｔを20μｍ
に選定した。幅５μｍ、深さ20μｍの溝に絶縁膜を充填
し、表面を平坦にするのは至難のわざなので、先ず幅５
μｍ、厚さ５μｍの銅のコイルを従来技術で絶縁膜を埋
め込み平坦化し、図１におけると同様にこの工程を４回
繰り返すことによって、SiＯ2 からなる絶縁膜40に埋め
込まれている所望のコイル９の表面平坦化が実現でき
る。
のウエハプロセスにより基板上に、平面スパイラルコイ
ルを形成したもので、図５(a) はその平面図、図５(b)
は同図(a) のＸ−Ｘ線の断面図である。トランスやコイ
ルを限られた平面内に平面スハイラル状に形成しようと
した場合、インダクタンス値とコイル抵抗値とがほぼ比
例した形となるため、インダクタンス値をできるだけ大
きくとりコイル抵抗値をできるだけ小さくするために
は、コイル材として低抵抗率の導体を用いるのに加え
て、コイル断面積をできるだけ大きくとる必要が生じ
る。図(a) において、コイル全体のサイズとターン数が
決められれば、図(b) 中に示されたＬ＋Ｗの大きさは決
まり、Ｗはパターニング精度で決定されるため、自ずと
Ｌの大きさは決まってしまう。このような状況化でコイ
ル抵抗値をできるだけ小さくするためにはコイル厚さｔ
をなるべく大きくする必要がある。即ち、アスペクト比
ｔ／Ｗは高くなる方向である。本実施例では、銅コイル
９の幅Ｌを10μｍ、間隙幅Ｗを５μｍ、厚さｔを20μｍ
に選定した。幅５μｍ、深さ20μｍの溝に絶縁膜を充填
し、表面を平坦にするのは至難のわざなので、先ず幅５
μｍ、厚さ５μｍの銅のコイルを従来技術で絶縁膜を埋
め込み平坦化し、図１におけると同様にこの工程を４回
繰り返すことによって、SiＯ2 からなる絶縁膜40に埋め
込まれている所望のコイル９の表面平坦化が実現でき
る。
【００１０】
【発明の効果】本発明によれば、平坦化手法を繰り返し
て行うことにより、半導体素子表面にできる被覆層表面
の凹凸のアスペクト比が異なるものが複数個ある場合で
も表面の平坦化が可能になる。また、凹凸のアスペクト
比が高い場合でも、表面の平坦化が可能になるなどの効
果が得られる。
て行うことにより、半導体素子表面にできる被覆層表面
の凹凸のアスペクト比が異なるものが複数個ある場合で
も表面の平坦化が可能になる。また、凹凸のアスペクト
比が高い場合でも、表面の平坦化が可能になるなどの効
果が得られる。
【図１】本発明の一実施例の二層配線形成の際の平坦化
方法の工程を(a) ないし(d) の順に示す断面図
方法の工程を(a) ないし(d) の順に示す断面図
【図２】図１につづく工程を(a) 、(b) の順に示す断面
図
図
【図３】従来の二層配線形成の際の平坦化方法の工程を
(a) ないし(d) の順に示す断面図
(a) ないし(d) の順に示す断面図
【図４】従来の別の平坦化方法の工程を(a) 、(b) 、
(c) の順に示す断面図
(c) の順に示す断面図
【図５】本発明の別の実施例による平面コイルを示し、
(a) は平面図、(b) は(a) のＸ−Ｘ線断面図
(a) は平面図、(b) は(a) のＸ−Ｘ線断面図
１ シリコン基板 ２ 表面保護膜 ３ 一層目配線 ４ 層間絶縁膜 ４０ 絶縁膜 ４１ 層間絶縁膜 ４２ 層間絶縁膜 ６ 接続孔 ７１ 二層目配線 ７２ 二層目配線 ８ 配線 ８０ 配線金属 ８１ 一層目配線 (一部) ８２ 一層目配線 (一部) ９ コイル
Claims (5)
- 【請求項１】基板上に形成される凸部の周囲を充填して
表面平坦な被覆層を形成する平坦化方法において、凸部
の形成を複数回に分割して行い、分割形成された凸部を
その都度平坦な被覆層で覆うことを特徴とする平坦化方
法。 - 【請求項２】被覆層を形成したのち、被覆層の凸部の上
の部分を除去し、露出した凸部の上に、次の凸部部分を
積層する請求項１記載の平坦化方法。 - 【請求項３】エッチングが共存する条件下で被覆層を堆
積して平坦な被覆層を形成する請求項１あるいは２記載
の平坦化方法。 - 【請求項４】ほぼ均一な厚さの第一次被覆層を形成し、
その表面に生じた凹部を埋めて表面が平坦に近い第二次
被覆層を形成したのち、エッチングして凹部を埋める第
二次被覆層を含んで表面平坦な第一次被覆層を形成する
請求項１あるいは２記載の平坦化方法。 - 【請求項５】凸部が金属層あるいは半導体層を複数層積
層してなる場合、被覆層が絶縁物からなる請求項１ない
し４のいずれかに記載の平坦化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871592A JPH0689895A (ja) | 1992-09-08 | 1992-09-08 | 平坦化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871592A JPH0689895A (ja) | 1992-09-08 | 1992-09-08 | 平坦化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689895A true JPH0689895A (ja) | 1994-03-29 |
Family
ID=17034196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23871592A Pending JPH0689895A (ja) | 1992-09-08 | 1992-09-08 | 平坦化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689895A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225528B2 (en) | 2003-10-28 | 2007-06-05 | Tdk Corporation | Method for manufacturing magnetic recording medium |
| US7247343B2 (en) | 2003-08-27 | 2007-07-24 | Tdk Corporation | Method for manufacturing magnetic recording medium |
| CN112071802A (zh) * | 2020-08-31 | 2020-12-11 | 上海华力集成电路制造有限公司 | 晶圆键合工艺中预防空洞缺陷的方法及其装置 |
-
1992
- 1992-09-08 JP JP23871592A patent/JPH0689895A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247343B2 (en) | 2003-08-27 | 2007-07-24 | Tdk Corporation | Method for manufacturing magnetic recording medium |
| US7225528B2 (en) | 2003-10-28 | 2007-06-05 | Tdk Corporation | Method for manufacturing magnetic recording medium |
| CN112071802A (zh) * | 2020-08-31 | 2020-12-11 | 上海华力集成电路制造有限公司 | 晶圆键合工艺中预防空洞缺陷的方法及其装置 |
| CN112071802B (zh) * | 2020-08-31 | 2023-08-11 | 上海华力集成电路制造有限公司 | 晶圆键合工艺中预防空洞缺陷的方法及其装置 |
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