JPH0817918A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0817918A JPH0817918A JP14767794A JP14767794A JPH0817918A JP H0817918 A JPH0817918 A JP H0817918A JP 14767794 A JP14767794 A JP 14767794A JP 14767794 A JP14767794 A JP 14767794A JP H0817918 A JPH0817918 A JP H0817918A
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Abstract
(57)【要約】
【目的】配線幅の異なる埋め込み配線層及びコンタクト
ホ−ル上に配置された埋め込み配線層を有し、それらの
配線抵抗が制御された半導体装置とその製造方法を提供
することである。 【構成】シリコン基板１１上にＰ−ＳｉＯ膜１３、Ｓｉ
Ｎ膜１４を堆積させる。レジスト１５ａを用いてＳｉＮ
膜１４をエッチングしてコンタクトホ−ル用開口部２１
を形成する。全面にＰ−ＳｉＯ膜１６を堆積させ、レジ
スト１５ｂをマスクにＰ−ＳｉＯ膜１６，１３のエッチ
ングを行い、コンタクトホ−ル２２、埋め込み配線層用
の第１の溝部２３及び第２の溝部２４を形成する。全面
に導電物を堆積し後、ＣＭＰ法を用いて導電層１７、第
１の埋め込み配線層１８及び第２の埋め込み配線層１９
とが形成される。
ホ−ル上に配置された埋め込み配線層を有し、それらの
配線抵抗が制御された半導体装置とその製造方法を提供
することである。 【構成】シリコン基板１１上にＰ−ＳｉＯ膜１３、Ｓｉ
Ｎ膜１４を堆積させる。レジスト１５ａを用いてＳｉＮ
膜１４をエッチングしてコンタクトホ−ル用開口部２１
を形成する。全面にＰ−ＳｉＯ膜１６を堆積させ、レジ
スト１５ｂをマスクにＰ−ＳｉＯ膜１６，１３のエッチ
ングを行い、コンタクトホ−ル２２、埋め込み配線層用
の第１の溝部２３及び第２の溝部２４を形成する。全面
に導電物を堆積し後、ＣＭＰ法を用いて導電層１７、第
１の埋め込み配線層１８及び第２の埋め込み配線層１９
とが形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の配線技術に
係わり、特にコンタクトホ−ル上に形成される埋め込み
型配線に関するものである。
係わり、特にコンタクトホ−ル上に形成される埋め込み
型配線に関するものである。
【０００２】
【従来の技術】半導体装置の設計ル−ルが微細化される
に伴い配線が多層化されており、半導体装置の製造工程
における配線工程の割合が増加している。そのため、半
導体装置の製造コストの低減や工程の簡略化を図る上で
も、配線技術は重要となっている。ところで、配線は水
平方向に微細化されるのに対し垂直方向にはスケ−リン
グされず、配線の上層ほど段差が大きくなる。そのた
め、多層配線を形成するに際し層間膜の平坦化が重要で
あり、ＣＭＰ（chemical mechanical polishing ）技術
を用いたり、また配線を埋め込み型配線としている。
に伴い配線が多層化されており、半導体装置の製造工程
における配線工程の割合が増加している。そのため、半
導体装置の製造コストの低減や工程の簡略化を図る上で
も、配線技術は重要となっている。ところで、配線は水
平方向に微細化されるのに対し垂直方向にはスケ−リン
グされず、配線の上層ほど段差が大きくなる。そのた
め、多層配線を形成するに際し層間膜の平坦化が重要で
あり、ＣＭＰ（chemical mechanical polishing ）技術
を用いたり、また配線を埋め込み型配線としている。
【０００３】以下、図３を参照して、従来の埋め込み配
線層及びその形成方法を説明する。シリコン基板１０１
には拡散層１０２が設けられており、シリコン基板１０
１上に第１の酸化膜１０３を形成し、その上にレジスト
１０４ａを形成する。拡散層１０２と電気的導通を図る
コンタクトホ−ル１０５を形成するため、レジスト１０
４ａにパタ−ニングを施した後、ＲＩＥ等により第１の
酸化膜１０３を選択的にエッチングしてコンタクトホ−
ル１０５を形成する（同図（ａ））。
線層及びその形成方法を説明する。シリコン基板１０１
には拡散層１０２が設けられており、シリコン基板１０
１上に第１の酸化膜１０３を形成し、その上にレジスト
１０４ａを形成する。拡散層１０２と電気的導通を図る
コンタクトホ−ル１０５を形成するため、レジスト１０
４ａにパタ−ニングを施した後、ＲＩＥ等により第１の
酸化膜１０３を選択的にエッチングしてコンタクトホ−
ル１０５を形成する（同図（ａ））。
【０００４】レジスト１０４ａを除去後、コンタクトホ
−ル１０５を含む第１の酸化膜１０３上に導電物を堆積
させた後、ＣＭＰでコンタクトホ−ル１０５以外の導電
物を取り除き、コンタクトホ−ル１０５内に導電層１０
６を形成する。主面上に第２の酸化膜１０７を堆積させ
た後、レジスト１０４ｂを形成する。埋め込み配線層を
形成するため、レジスト１０４ｂにパタ−ニングを施す
（同図（ｂ））。
−ル１０５を含む第１の酸化膜１０３上に導電物を堆積
させた後、ＣＭＰでコンタクトホ−ル１０５以外の導電
物を取り除き、コンタクトホ−ル１０５内に導電層１０
６を形成する。主面上に第２の酸化膜１０７を堆積させ
た後、レジスト１０４ｂを形成する。埋め込み配線層を
形成するため、レジスト１０４ｂにパタ−ニングを施す
（同図（ｂ））。
【０００５】第２の酸化膜１０７をＲＩＥ等によりエッ
チングし、埋め込み配線層用の第１の開口部１０８と第
２の開口部１０９とを形成する（同図（ｃ））。続い
て、それら開口部１０８，１０９を含む第２の酸化膜１
０７上に導電物を堆積後、ＣＭＰで開口部１０８，１０
９以外の導電物を取り除き、第１の埋め込み配線層１１
０と第２の埋め込み配線層１１１とを形成する（同図
（ｄ））。
チングし、埋め込み配線層用の第１の開口部１０８と第
２の開口部１０９とを形成する（同図（ｃ））。続い
て、それら開口部１０８，１０９を含む第２の酸化膜１
０７上に導電物を堆積後、ＣＭＰで開口部１０８，１０
９以外の導電物を取り除き、第１の埋め込み配線層１１
０と第２の埋め込み配線層１１１とを形成する（同図
（ｄ））。
【０００６】このような方法において、各埋め込み配線
層用の開口部１０８，１０９を形成するに際し、各開口
部のエッチング深さは開口部の幅に依存している。開口
幅が同じであればエッチング深さも同じであり、導電物
を埋め込んだ後のＣＭＰにより断面積が制御できる。
層用の開口部１０８，１０９を形成するに際し、各開口
部のエッチング深さは開口部の幅に依存している。開口
幅が同じであればエッチング深さも同じであり、導電物
を埋め込んだ後のＣＭＰにより断面積が制御できる。
【０００７】しかし、各埋め込み配線層の配線幅は異な
るため次のような問題が生じる。図４に示す如く、第１
の開口部１０８の幅は第２の開口部１０９の幅よりも広
く、その結果エッチング深さも深くなっている。つま
り、開口幅の狭い第２の開口部１０９にエッチングの照
準を合わると、第１の開口部１０８はオ−バエッチング
部分１２０（丸印で囲まれた部分）のように開口され
る。特に、下地にコンタクトホ−ルを埋め込む導電層１
０６が形成されている場合、オ−バ−エッチング量はバ
ラツキがあるため制御できない。
るため次のような問題が生じる。図４に示す如く、第１
の開口部１０８の幅は第２の開口部１０９の幅よりも広
く、その結果エッチング深さも深くなっている。つま
り、開口幅の狭い第２の開口部１０９にエッチングの照
準を合わると、第１の開口部１０８はオ−バエッチング
部分１２０（丸印で囲まれた部分）のように開口され
る。特に、下地にコンタクトホ−ルを埋め込む導電層１
０６が形成されている場合、オ−バ−エッチング量はバ
ラツキがあるため制御できない。
【０００８】また図５は、配線幅に対するエッチング深
さの比を示したものである。エッチング深さの比は、配
線幅０．６μｍのエッチング深さを基準１とした比であ
る。同図によれば明らかに、配線幅が広くなるにつれエ
ッチング深さが深くなっており、配線幅の異なる埋め込
み配線層の断面積を制御することは難しい。
さの比を示したものである。エッチング深さの比は、配
線幅０．６μｍのエッチング深さを基準１とした比であ
る。同図によれば明らかに、配線幅が広くなるにつれエ
ッチング深さが深くなっており、配線幅の異なる埋め込
み配線層の断面積を制御することは難しい。
【０００９】
【発明が解決しようとする課題】上述のように、埋め込
み配線層を形成する際のエッチング深さは配線幅に依存
している。半導体装置内に形成される埋め込み配線層は
異なる配線幅であり、更にエッチングはウェハ内におい
てバラツキがあるため、埋め込み配線層の断面積を制御
することは困難である。特に、コンタクトホ−ル上に形
成された埋め込み配線層の場合は顕著となる。そのた
め、埋め込み配線層に流れる電流密度や配線抵抗らの制
御を精密に行うことが難しいという問題が生じる。
み配線層を形成する際のエッチング深さは配線幅に依存
している。半導体装置内に形成される埋め込み配線層は
異なる配線幅であり、更にエッチングはウェハ内におい
てバラツキがあるため、埋め込み配線層の断面積を制御
することは困難である。特に、コンタクトホ−ル上に形
成された埋め込み配線層の場合は顕著となる。そのた
め、埋め込み配線層に流れる電流密度や配線抵抗らの制
御を精密に行うことが難しいという問題が生じる。
【００１０】それ故に、本発明の目的は、電流密度及び
配線抵抗が精密に制御された埋め込み配線層を有する半
導体装置、特にコンタクトホ−ル上に形成された埋め込
み配線層を有する半導体装置及びその製造方法を提供す
ることである。
配線抵抗が精密に制御された埋め込み配線層を有する半
導体装置、特にコンタクトホ−ル上に形成された埋め込
み配線層を有する半導体装置及びその製造方法を提供す
ることである。
【００１１】
【課題を解決するための手段】本発明による半導体装置
は、半導体基板上の第１の絶縁膜に形成されたコンタク
トホ−ルに埋め込まれた導電層と、上記第１の絶縁膜上
に形成された第２の絶縁膜と、上記第２の絶縁膜上に形
成された第３の絶縁膜と、上記第３の絶縁膜に形成され
上記第２の絶縁膜が露出する溝部に埋め込まれた埋め込
み配線層とからなる。上記第２の絶縁膜は上記第３の絶
縁膜に対しエッチング障壁となり、上記埋め込み配線層
は上記導電層上に配置されると共に電気的に接続され
る。
は、半導体基板上の第１の絶縁膜に形成されたコンタク
トホ−ルに埋め込まれた導電層と、上記第１の絶縁膜上
に形成された第２の絶縁膜と、上記第２の絶縁膜上に形
成された第３の絶縁膜と、上記第３の絶縁膜に形成され
上記第２の絶縁膜が露出する溝部に埋め込まれた埋め込
み配線層とからなる。上記第２の絶縁膜は上記第３の絶
縁膜に対しエッチング障壁となり、上記埋め込み配線層
は上記導電層上に配置されると共に電気的に接続され
る。
【００１２】本発明による半導体装置の一製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、上記第
１の絶縁膜上に第２の絶縁膜を形成する工程と、コンタ
クトホ−ル形成予定領域の第１の絶縁膜を露出させるよ
うに上記第２の絶縁膜に開口部を形成する工程と、上記
第２の絶縁膜上に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜と上記第１の絶縁膜とを同時に開口し埋め
込み配線層用の溝部及びコンタクトホ−ルを形成する工
程と、上記溝部及び上記コンタクトホ−ルに導電物を埋
め込む工程とからなる。
半導体基板上に第１の絶縁膜を形成する工程と、上記第
１の絶縁膜上に第２の絶縁膜を形成する工程と、コンタ
クトホ−ル形成予定領域の第１の絶縁膜を露出させるよ
うに上記第２の絶縁膜に開口部を形成する工程と、上記
第２の絶縁膜上に第３の絶縁膜を形成する工程と、上記
第３の絶縁膜と上記第１の絶縁膜とを同時に開口し埋め
込み配線層用の溝部及びコンタクトホ−ルを形成する工
程と、上記溝部及び上記コンタクトホ−ルに導電物を埋
め込む工程とからなる。
【００１３】
【作用】上記半導体装置によれば、上記第２の絶縁膜は
上記第３の絶縁膜のエッチングストッパ−となるため、
上記第３の絶縁膜に形成される溝部のエッチング深さは
一定となる。それにより、配線幅の異なる埋め込み配線
層を同時に形成する場合にも埋め込み配線層の電流密度
及び配線抵抗を制御できる。特に、上記埋め込み配線層
が上記コンタクトホ−ル上に配置された場合にオ−バ−
エッチングを生じることなく上記埋め込み配線層は形成
される。
上記第３の絶縁膜のエッチングストッパ−となるため、
上記第３の絶縁膜に形成される溝部のエッチング深さは
一定となる。それにより、配線幅の異なる埋め込み配線
層を同時に形成する場合にも埋め込み配線層の電流密度
及び配線抵抗を制御できる。特に、上記埋め込み配線層
が上記コンタクトホ−ル上に配置された場合にオ−バ−
エッチングを生じることなく上記埋め込み配線層は形成
される。
【００１４】上記製造方法によれば、上記コンタクトホ
−ルは、上記第２の絶縁膜に設けれた上記開口部を用い
て、上記溝部を形成する際に自己整合的に形成される。
その上、上記溝部を形成する際に上記第２の絶縁膜はエ
ッチングストッパ−として作用するため、上記溝部は異
なる配線幅であっても全て同一の深さに形成することが
できる。更に、上記コンタクトホ−ルと上記溝部の埋め
込みは同時になされるため、製造工程が短縮される。
−ルは、上記第２の絶縁膜に設けれた上記開口部を用い
て、上記溝部を形成する際に自己整合的に形成される。
その上、上記溝部を形成する際に上記第２の絶縁膜はエ
ッチングストッパ−として作用するため、上記溝部は異
なる配線幅であっても全て同一の深さに形成することが
できる。更に、上記コンタクトホ−ルと上記溝部の埋め
込みは同時になされるため、製造工程が短縮される。
【００１５】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。先ず、本発明の第１の実施例を図１より説明す
る。シリコン基板１１上には拡散層１２が形成されてい
る。シリコン基板１１上に絶縁膜、例えばプラズマ酸化
膜（以下、Ｐ−ＳｉＯ膜）１３を形成し、その上にＣＶ
Ｄ法により窒化膜（以下、ＳｉＮ膜）１４を１０００オ
ングストロ−ム堆積させる。ＳｉＮ膜１４上にレジスト
１５ａを形成し、該レジスト１５ａにコンタクトホ−ル
のパタ−ニングを行う。続いて、レジスト１５ａをマス
クに用いて、ＣＤＥ法によりＳｉＮ膜１４をエッチング
してコンタクトホ−ル用開口部２１を形成する（同図
（ａ））。
明する。先ず、本発明の第１の実施例を図１より説明す
る。シリコン基板１１上には拡散層１２が形成されてい
る。シリコン基板１１上に絶縁膜、例えばプラズマ酸化
膜（以下、Ｐ−ＳｉＯ膜）１３を形成し、その上にＣＶ
Ｄ法により窒化膜（以下、ＳｉＮ膜）１４を１０００オ
ングストロ−ム堆積させる。ＳｉＮ膜１４上にレジスト
１５ａを形成し、該レジスト１５ａにコンタクトホ−ル
のパタ−ニングを行う。続いて、レジスト１５ａをマス
クに用いて、ＣＤＥ法によりＳｉＮ膜１４をエッチング
してコンタクトホ−ル用開口部２１を形成する（同図
（ａ））。
【００１６】レジスト１５ａを除去後、ＳｉＮ膜上にＣ
ＶＤ法にて絶縁膜、例えばＰ−ＳｉＯ膜１６を０．８μ
ｍ堆積させる。その上にレジスト１５ｂを形成し、該レ
ジスト１５ｂに埋め込み配線層のパタ−ニングを行う。
続いて、レジスト１５ｂをマスクにＲＩＥ法によりＰ−
ＳｉＯ膜１６，１３のエッチングをして、コンタクトホ
−ル２２、埋め込み配線層用の第１の溝部２３及び第２
の溝部２４を形成する（同図（ｂ））。
ＶＤ法にて絶縁膜、例えばＰ−ＳｉＯ膜１６を０．８μ
ｍ堆積させる。その上にレジスト１５ｂを形成し、該レ
ジスト１５ｂに埋め込み配線層のパタ−ニングを行う。
続いて、レジスト１５ｂをマスクにＲＩＥ法によりＰ−
ＳｉＯ膜１６，１３のエッチングをして、コンタクトホ
−ル２２、埋め込み配線層用の第１の溝部２３及び第２
の溝部２４を形成する（同図（ｂ））。
【００１７】ここで、第１の溝部２３とコンタクトホ−
ル２２とは同時に形成され、特に、コンタクトホ−ル２
２は、ＳｉＮ膜１４に形成されたコンタクトホ−ル用開
口部２１により自己整合的に形成される。また、Ｐ−Ｓ
ｉＯ／ＳｉＮのエッチング選択比は２０／１であるた
め、第１の溝部２３と第２の溝部２４とはいずれも同一
の深さに形成される。
ル２２とは同時に形成され、特に、コンタクトホ−ル２
２は、ＳｉＮ膜１４に形成されたコンタクトホ−ル用開
口部２１により自己整合的に形成される。また、Ｐ−Ｓ
ｉＯ／ＳｉＮのエッチング選択比は２０／１であるた
め、第１の溝部２３と第２の溝部２４とはいずれも同一
の深さに形成される。
【００１８】レジスト１５ｂを除去後、導電物、例えば
Ａｌ合金をコンタクトホ−ル２２及び各溝部２３，２４
を含む全面に堆積させる。その後、全面をＣＭＰ法によ
りコンタクトホ−ル２２及び各溝部２３，２４以外の上
記導電物を取り除き、コンタクトホ−ル２２には導電層
１７、第１の溝部２３には第１の埋め込み配線層１８及
び第２の溝部２４には第２の埋め込み配線層１９とが形
成される（同図（ｃ））。
Ａｌ合金をコンタクトホ−ル２２及び各溝部２３，２４
を含む全面に堆積させる。その後、全面をＣＭＰ法によ
りコンタクトホ−ル２２及び各溝部２３，２４以外の上
記導電物を取り除き、コンタクトホ−ル２２には導電層
１７、第１の溝部２３には第１の埋め込み配線層１８及
び第２の溝部２４には第２の埋め込み配線層１９とが形
成される（同図（ｃ））。
【００１９】次に、本発明の第２の実施例を図２より説
明する。第１実施例と同様に、半導体基板１１上にＰ−
ＳｉＯ膜１３及びＳｉＮ膜１４を形成させる。続いて、
ＣＶＤ法を用いてＰ−ＳｉＯ膜１６を０．８μｍ堆積さ
せ、その上にレジスト１５ａを形成させる。該レジスト
１５ａに埋め込み配線層のパタ−ニングを行い、それを
マスクにしてＲＩＥ法によりＰ−ＳｉＯ膜１６をエッチ
ングし、第１の溝部２３、第２の溝部２４とが形成され
る（同図（ａ））。
明する。第１実施例と同様に、半導体基板１１上にＰ−
ＳｉＯ膜１３及びＳｉＮ膜１４を形成させる。続いて、
ＣＶＤ法を用いてＰ−ＳｉＯ膜１６を０．８μｍ堆積さ
せ、その上にレジスト１５ａを形成させる。該レジスト
１５ａに埋め込み配線層のパタ−ニングを行い、それを
マスクにしてＲＩＥ法によりＰ−ＳｉＯ膜１６をエッチ
ングし、第１の溝部２３、第２の溝部２４とが形成され
る（同図（ａ））。
【００２０】レジスト１５ａを除去後、新にレジスト１
５ｂを全面に形成し、該レジスト１５ｂにコンタクトホ
−ルのパタ−ニングを行う。それをマスクに用いてＣＤ
Ｅ法によりＳｉＮ膜１４をエッチングし、引続きＲＩＥ
法にてＳｉＯ膜１３をエッチングし、コンタクトホ−ル
２２を形成する（同図（ｂ））。
５ｂを全面に形成し、該レジスト１５ｂにコンタクトホ
−ルのパタ−ニングを行う。それをマスクに用いてＣＤ
Ｅ法によりＳｉＮ膜１４をエッチングし、引続きＲＩＥ
法にてＳｉＯ膜１３をエッチングし、コンタクトホ−ル
２２を形成する（同図（ｂ））。
【００２１】レジスト１５ｂを除去後、第１実施例と同
様に、導電層１７、第１の埋め込み配線層１８及び第２
の埋め込み配線層１９とを形成する（同図（ｃ））。こ
のような方法によれば、配線幅の異なる埋め込み配線層
の溝部を形成する際に、ＳｉＮ膜がエッチング障壁とな
るため溝部の深さを同一に形成することができる。その
結果、埋め込み配線層の配線抵抗や電流密度を容易に制
御することが可能である。
様に、導電層１７、第１の埋め込み配線層１８及び第２
の埋め込み配線層１９とを形成する（同図（ｃ））。こ
のような方法によれば、配線幅の異なる埋め込み配線層
の溝部を形成する際に、ＳｉＮ膜がエッチング障壁とな
るため溝部の深さを同一に形成することができる。その
結果、埋め込み配線層の配線抵抗や電流密度を容易に制
御することが可能である。
【００２２】更に、コンタクトホ−ルと埋め込み配線層
用溝部とを導電物により同時に埋め込むことができるた
め、導電物の埋め込み工程（スパッタ、ＣＭＰ）が１回
ですみ、製造工程を短縮することができる。
用溝部とを導電物により同時に埋め込むことができるた
め、導電物の埋め込み工程（スパッタ、ＣＭＰ）が１回
ですみ、製造工程を短縮することができる。
【００２３】尚、本実施例におけるコンタクトホ−ルは
半導体基板に形成された拡散層とのコンタクトを図る場
合であるが、ポリシコン配線層や金属配線とのコンタク
トを図る場合にも同様である。また、本実施例ではＳｉ
Ｎ膜をエッチング障壁として用いているが、Ａｌ2Ｏ
3膜、アモルファスＳｉ膜を用いることができるのはい
うまでもない。
半導体基板に形成された拡散層とのコンタクトを図る場
合であるが、ポリシコン配線層や金属配線とのコンタク
トを図る場合にも同様である。また、本実施例ではＳｉ
Ｎ膜をエッチング障壁として用いているが、Ａｌ2Ｏ
3膜、アモルファスＳｉ膜を用いることができるのはい
うまでもない。
【００２４】
【発明の効果】半導体装置には配線幅の異なる埋め込み
配線層が多数形成される。その場合、エッチング障壁と
なる絶縁膜上に埋め込み配線層が形成される絶縁膜を形
成することにより、配線幅の異なる埋め込み配線層用の
溝部を同一の深さにしかも容易に形成することができ
る。また、コンタクトホ−ル上に埋め込み配線層が位置
される場合に、コンタクトホ−ルは上記エッチング障壁
となる絶縁膜を用いて自己整合的に形成することができ
る。
配線層が多数形成される。その場合、エッチング障壁と
なる絶縁膜上に埋め込み配線層が形成される絶縁膜を形
成することにより、配線幅の異なる埋め込み配線層用の
溝部を同一の深さにしかも容易に形成することができ
る。また、コンタクトホ−ル上に埋め込み配線層が位置
される場合に、コンタクトホ−ルは上記エッチング障壁
となる絶縁膜を用いて自己整合的に形成することができ
る。
【図１】本発明の第１の実施例における半導体装置及び
その製造方法を示す断面図である。
その製造方法を示す断面図である。
【図２】本発明の第２の実施例における半導体装置及び
その製造方法を示す断面図である。
その製造方法を示す断面図である。
【図３】従来の半導体装置及びその製造方法を示す断面
図である。
図である。
【図４】図３（ｃ）の拡大図である。
【図５】埋め込み配線層を形成する際の各配線幅に対す
るエッチング深さの比を示す図である。
るエッチング深さの比を示す図である。
１１…シリコン基板、１２…拡散層、１３、１６…Ｐ−
ＳｉＯ膜 １４…ＳｉＮ膜、１５ａ，ｂ…レジスト、１７…導電層 １８…第１の埋め込み配線層、１９…第２の埋め込み配
線層 ２１…コンタクトホ−ル用開口部、２２…コンタクトホ
−ル２２ ２３…第１の溝部、２４…第２の溝部。
ＳｉＯ膜 １４…ＳｉＮ膜、１５ａ，ｂ…レジスト、１７…導電層 １８…第１の埋め込み配線層、１９…第２の埋め込み配
線層 ２１…コンタクトホ−ル用開口部、２２…コンタクトホ
−ル２２ ２３…第１の溝部、２４…第２の溝部。
Claims (6)
- 【請求項１】 拡散層を有する半導体基板上に形成され
た第１絶縁膜と、上記第１絶縁膜上に形成された第２絶
縁膜と、上記第２絶縁膜上に形成された第３絶縁膜と、
上記第３絶縁膜に選択的に設けられ上記第２絶縁膜表面
を露出させる複数の埋め込み配線層用溝部と、上記各埋
め込み配線層用溝部に形成された複数の埋め込み配線層
とをからなることを特徴とする半導体装置。 - 【請求項２】 上記第２絶縁膜は、窒化膜、酸化アルミ
ニウム膜またはアモルファスシリコン膜からなることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記第１絶縁膜に設けられ上記拡散層表
面を露出させる開口部に埋め込まれた導電層と、上記導
電層上に配置されかつ上記導電層に接続する上記複数の
埋め込み配線層のうちの少なくとも一つの埋め込み配線
層とからなる請求項１記載の半導体装置。 - 【請求項４】 拡散層を有する半導体基板上に第１絶縁
膜を形成する工程と、 上記第１絶縁膜上に第２絶
縁膜を形成する工程と、 上記第１絶縁膜の上記拡散層とのコンタクトホ−ル形成
予定領域を露出するように上記第２絶縁膜を開口する工
程と、 上記主面上に第３の絶縁膜を形成する工程と、 上記コンタクトホ−ル形成予定領域上の上記第３絶縁膜
を開口する同時に上記第コンタクトホ−ル形成予定領域
の上記第１絶縁膜を開口し第１の埋め込み配線層用溝部
及びコンタクトホ−ルを形成すると共に、上記第２絶縁
膜表面が露出するように上記第３絶縁膜を開口し第２の
埋め込み配線層用溝部を形成する工程と、 上記第１の埋め込み配線層用溝部、上記コンタクトホ−
ル及び上記第２の埋め込み配線層用溝部に導電物を埋め
込み第１の埋め込み配線層、導電層及び第２の埋め込み
配線層を形成する工程とからなることを特徴とする半導
体装置の製造方法。 - 【請求項５】 上記コンタクトホ−ルは、上記第１の埋
め込み配線用溝部を形成する際に自己整合的に形成され
ることを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項６】 拡散層を有する半導体基板上に第１絶縁
膜を形成する工程と、 上記第１絶縁膜上に第２絶
縁膜を形成する工程と、 上記第２絶縁膜表面を露出させるように上記第３絶縁膜
を開口して、第１の埋め込み配線層用溝部及び第２の埋
め込み配線層用溝部を形成する工程と、 上記第１の埋め込み配線層用溝部内の上記第２絶縁膜及
び上記第１絶縁膜を開口し、上記拡散層とのコンタクト
ホ−ルを形成する工程と、 上記第１の埋め込み配線層用溝部、上記コンタクトホ−
ル及び上記第２の埋め込み配線層用溝部に導電物を埋め
込み第１の埋め込み配線層、導電層及び第２の埋め込み
配線層を形成する工程とからなることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14767794A JPH0817918A (ja) | 1994-06-29 | 1994-06-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14767794A JPH0817918A (ja) | 1994-06-29 | 1994-06-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817918A true JPH0817918A (ja) | 1996-01-19 |
Family
ID=15435788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14767794A Pending JPH0817918A (ja) | 1994-06-29 | 1994-06-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817918A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100259872B1 (ko) * | 1996-06-26 | 2000-06-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 장치 및 그 제조방법 |
| US6235629B1 (en) | 1998-09-29 | 2001-05-22 | Sharp Kabushiki Kaisha | Process for producing a semiconductor device |
| US6333255B1 (en) | 1997-08-21 | 2001-12-25 | Matsushita Electronics Corporation | Method for making semiconductor device containing low carbon film for interconnect structures |
| US6350674B1 (en) | 1999-04-05 | 2002-02-26 | Seiko Epson Corporation | Manufacturing method for semiconductor device having a multilayer interconnect |
| US6376367B1 (en) | 1999-03-12 | 2002-04-23 | Seiko Epson Corporation | Method for manufacturing multilayer interconnects by forming a trench with an underlying through-hole in a low dielectric constant insulator layer |
| DE19713501C2 (de) * | 1996-05-16 | 2002-08-08 | Lg Semicon Co Ltd | Verfahren zum Verbinden leitender Schichten in einem Halbleiterbauteil |
| US6541864B1 (en) | 1998-10-27 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device with tapered contact hole and wire groove |
| JP2012216859A (ja) * | 2012-06-18 | 2012-11-08 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-06-29 JP JP14767794A patent/JPH0817918A/ja active Pending
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| US7001839B2 (en) | 1998-10-27 | 2006-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device with tapered contact hole and wire groove |
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