DE19713501C2 - Verfahren zum Verbinden leitender Schichten in einem Halbleiterbauteil - Google Patents
Verfahren zum Verbinden leitender Schichten in einem HalbleiterbauteilInfo
- Publication number
- DE19713501C2 DE19713501C2 DE19713501A DE19713501A DE19713501C2 DE 19713501 C2 DE19713501 C2 DE 19713501C2 DE 19713501 A DE19713501 A DE 19713501A DE 19713501 A DE19713501 A DE 19713501A DE 19713501 C2 DE19713501 C2 DE 19713501C2
- Authority
- DE
- Germany
- Prior art keywords
- layer
- conductive layer
- contact hole
- insulating layer
- upper conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
Die Erfindung betrifft ein Verfahren zum Verbinden leitender Schichten eines
Halbleiterbauteils.
Im Allgemeinen weisen Dünnfilme aus Aluminium und Aluminiumlegierungen
hohe Leitfähigkeit und gute Anhaftung an Siliziumoxidschichten auf, und sie
sind relativ billig. Auch ist es einfach, derartige Filme mittels Trockenätzvor
gängen zu strukturieren. Aus diesen Gründen werden Aluminium und dessen
Legierungen in großem Umfang als Material für leitende Schichten in einer in
tegrierten Halbleiterschaltung verwendet. Wenn jedoch die Integration integ
rierter Halbleiterschaltungen zunimmt, verringert sich die Größe von Schal
tungselementen, und die leitenden Schichten werden fein und mehrschichtig,
sodass die Überdeckung von Stufen im Bereich mit unebener
oder gestufter Oberfläche, an Kontaktlöchern oder
Durchgangslöchern wichtig wird. D. h., dass dann, wenn eine
leitende Schicht unter Verwendung eines herkömmlichen Sput
tervorgangs hergestellt wird, derjenige Abschnitt einer sol
chen Schicht, der auf einem Bereich mit unebener Oberfläche
ausgebildet ist, aufgrund eines Abschattungseffekts dünner
ist. Dies ist insbesondere im Fall von Kontaktlöchern mit
einem Höhe/Durchmesser-Verhältnis über 1 ausgeprägt.
Demgemäß wird anstelle physikalischer Abscheidung wie Sput
tern chemische Dampfniederschlagung (CVD) verwendet, mit
der Filme mit gleichmäßiger Dicke abgeschieden werden kön
nen. Es wurde eine Untersuchung ausgeführt, bei der Wolfram
unter Verwendung von CVD bei niedrigem Druck (LPCVD) ausge
führt wird, um die Stufenüberdeckung zu verbessern. Da je
doch eine Wolframschicht einen spezifischen Widerstand auf
weist, der mehr als doppelt so groß wie der einer Aluminium
schicht ist, ist es schwierig, eine Wolframschicht als lei
tende Schicht einer integrierten Halbleiterschaltung zu ver
wenden. Demgemäß wurde eine Untersuchung ausgeführt, bei der
ein Pfropfen aus Wolfram in einem Kontaktloch ausgebildet
wird. Der Pfropfen wird auf solche Weise hergestellt, dass
durch ein selektives CVD-Verfahren Wolfram selektiv auf
einen freigelegten Abschnitt eines Substrats im Kontaktloch
aufgewachsen wird oder dass eine Sperrmetallschicht oder
eine Haftschicht ausgebildet wird und dann Wolfram darauf
abgeschieden wird und mit einer Dicke zurückgeätzt wird, die
über der Abscheidungsdicke liegt.
Bei dieser selektiven Abscheidung von Wolfram ist es jedoch
schwierig zu verhindern, dass Wolfram nicht auf eine Iso
lierschicht aufwächst. Auch dann, wenn Wolfram abgeschieden
und zurückgeätzt wird, ist es erforderlich, dass eine zuver
lässige Sperrschicht oder Haftschicht in Kontaktlöchern mit
hohem Höhe/Durchmesser-Verhältnis hergestellt wird. Dazu
sollte am Boden oder der Seitenwand des Kontaktlochs unter
Verwendung eines Kollimier- oder CVD-Verfahrens ein Minimal
raum gewährleistet werden, in dem Keimbildung von Wolfram
auftreten kann. Da jedoch die Tiefe eines Kontaktlochs vom
Einebnungsgrad der Isolierschicht abhängt, in der das Kon
taktloch hergestellt wird, unterscheiden sich die Oberflä
chenhöhen eines Kontaktlochs und des Pfropfens in ihm we
sentlich. Im allgemeinen liegt die Oberfläche des Pfropfens
niedriger als die des Kontaktlochs. Um diese Probleme zu
vermeiden, die bei Verfahren zum Herstellen eines Pfropfens
auftreten, wenn die leitende Schicht mittels CVD aus Alumi
nium hergestellt wird, wird die Stufenüberdeckung verbes
sert. Gleichzeitig kann Kontinuität mit zugehörigen Prozes
sen, wie einem Photolithographieprozess, bei der Technik des
Herstellens einer Aluminiumschicht durch Sputtern beibehal
ten werden.
Indessen weist Kupfer (Cu) einen spezifischen Widerstand
auf, der niedriger als der von Aluminium ist, und außerdem
hat es hervorragende Elektromigrations- und Spannungsmigra
tionseigenschaften. So kann dann, wenn eine leitende Schicht
aus Cu hergestellt wird, die Zuverlässigkeit noch weiter
verbessert werden. Demgemäß wurden Verfahren zum Herstellen
von Cu-Schichten durch Sputtern oder CVD untersucht. Wenn
jedoch eine Halogenverbindung, wie sie zum Ätzen von Alumi
nium von Nutzen ist, zum Ätzen einer Cu-Schicht angewandt
wird, sollte, da der Dampfdruck von Halogenverbindungen
niedrig ist, die Prozesstemperatur in zweckmäßiger Weise auf
ca. 500°C erhöht werden, um zweckmäßige Ätzraten zu erzie
len. Demgemäß wird dann, wenn eine leitende Schicht aus Cu
hergestellt wird, keine direkte Strukturierung derselben
durch Ätzen ausgeführt. Statt dessen wird in einem Substrat
ein Graben mit der Form eines Leitungsmusters hergestellt.
Dann wird Cu auf dem Substrat abgeschieden und durch che
misch-mechanisches Polieren (CMP) zurückgeätzt, um eine vergrabene
leitende Schicht herzustellen. Andernfalls wird, un
ter Verwendung einer unteren leitenden Schicht, die unter
dem Kontakt- oder Durchgangsloch als Keimbildungsschicht
liegt, Cu vertikal auf diese untere leitende Schicht aufge
wachsen, um einen Pfropfen selektiv herzustellen. Ein Ver
fahren, bei dem Cu selektiv abgeschieden wird, um eine lei
tende Schicht herzustellen, ist so beschaffen, dass Cu se
lektiv auf einer Keimbildungsschicht abgeschieden wird, wo
bei ein Muster einer Opferschicht zum Herstellen einer lei
tenden Schicht dienenden TEOS-Oxidschicht verwendet wird,
dann die TEOS-Oxidschicht entfernt wird und schließlich die
Keimbildungsschicht selektiv geätzt wird, um ein Cu-Schicht
muster herzustellen.
Nachfolgend wird unter Bezugnahme auf die Schnittansichten
der Fig. 1a bis 1e ein herkömmliches Verfahren zum Verbinden
leitender Schichten in einem Halbleiterbauteil beschrieben.
Dieses Verfahren ist in "Thin Solid Films 262, S. 52-59,
1995" beschrieben. Wie es in Fig. 1a dargestellt ist, wird
eine untere leitende Schicht 2 auf einem Substrat 1 herge
stellt, und eine Zwischenniveau-Isolierschicht 3 wie eine
Oxidschicht wird auf der gesamten Oberfläche des Substrats
einschließlich der unteren leitenden Schicht 2 hergestellt.
Dann wird die Zwischenniveau-Isolierschicht 3 selektiv ge
ätzt, um ein Kontaktloch 4 herzustellen. Die untere leitende
Schicht 2 wird durch das Kontaktloch 4 mit einer oberen lei
tenden Schicht verbunden, die im folgenden Prozess herge
stellt wird. Im Kontaktloch 4 wird ein leitendes Material
wie W abgeschieden und zurückgeätzt, oder es wird selektiv
auf das Kontaktloch 4 aufgewachsen, um einen Pfropfen 5 her
zustellen. Danach wird auf der Zwischenniveau-Isolierschicht
3 mit dem Pfropfen 5 eine Keimbildungsschicht 6 hergestellt.
Diese Keimbildungsschicht 6 wird hergestellt, um Cu zum Her
stellen der oberen leitenden Schicht abzuscheiden. Die Keim
bildungsschicht wird aus einer Doppelschicht aus W und Zinn
hergestellt, um als Haftschicht und Diffusionssperre für Cu
zu dienen. Dann wird auf der Keimbildungsschicht 6 eine als
verlorene Isolierschicht dienende Schicht 7 aus Tetraethyl
orthosilikat (TEOS) hergestellt.
Wie es in Fig. 1b dargestellt ist, wird die TEOS-Oxidschicht
7 selektiv zu einem Muster der oberen leitenden Schicht ge
ätzt, um einen Graben 8 herzustellen, um dadurch einen vor
bestimmten Abschnitt der Keimbildungsschicht 6 freizulegen.
Wie es in Fig. 1c dargestellt ist, wird eine Cu-Schicht se
lektiv unter Verwendung einer metallorganischen Quelle
wie von Hexafluoracetylacetonat-Cu-Vinyltrimethylsilan
((hfac) Cu (VTMS)) auf den freigelegten Abschnitt der Keimbil
dungsschicht 6 aufgewachsen, um den Graben 8 zu überdecken.
Dann wird, wie es in Fig. 1d dargestellt ist, die TEOS-
Oxidschicht 7 entfernt, um einen Abschnitt der Keimbildungs
schicht 6 freizulegen, auf dem keine Cu-Schicht ausgebildet
ist. Der freigelegte Abschnitt der Keimbildungsschicht 6
wird unter Verwendung der Cu-Schicht als Maske selektiv ent
fernt, um eine obere leitende Schicht 9 herzustellen, die
aus der Keimbildungsschicht 6 und der Cu-Schicht besteht.
Wie es in Fig. 1e dargestellt ist, wird Siliziumnitrid auf
der gesamten Oberfläche des Substrats abgeschieden, um zu
verhindern, dass das Cu der oberen leitenden Schicht 9 dif
fundiert, und um die leitenden Schichten zu schützen, um
eine Schutzschicht 10 herzustellen, um dadurch die obere
leitende Schicht 9 zu bedecken.
Jedoch werden beim vorstehend angegebenen herkömmlichen Ver
fahren, da im Kontaktloch ein vergrabener Pfropfen herge
stellt wird und dann die Keimbildungsschicht und die obere
leitende Schicht hergestellt werden, der Pfropfen und die
obere leitende Schicht in gesonderten Bearbeitungsschichten
hergestellt. Demgemäß hat das herkömmliche Verfahren die
folgenden Probleme. Zwischen der Oberfläche des Pfropfens
und der oberen leitenden Schicht wird aufgrund eines heterogenen Materials
wie dem der Keimbildungsschicht eine Grenzfläche erzeugt, was den Kontakt
widerstand erhöht und zu Elektromigration führt. Im Ergebnis ist die Zuver
lässigkeit des Bauteils beeinträchtigt. Ferner wird eine TEOS-Oxidschicht als
Opferschicht verwendet, die nicht als Zwischenniveau-Isolierschicht verwen
det wird. Dies ist nicht wirtschaftlich.
Aus der US 5,284,799 ist ein weiteres Verfahren zum Verbinden unterer und
oberer Leitungen durch eine Isolierschicht hindurch bekannt, bei dem zu
nächst auf einem Substrat und einer unteren Leitung eine Isolierschicht her
gestellt wird. Die Isolierschicht wird dann gemustert, um ein Kontaktloch
herzustellen.
Daraufhin wird eine Haftschicht (z. B. TiN) auf der gesamten resultierenden
Oberfläche, also auf der Isolierschicht, auf der unteren Leitung und auf den
Seitenwänden des Kontaktlochs ausgebildet. Anschließend wird eine leitende
Schicht (z. B. Wolfram) abgeschieden, um das Kontaktloch mit leitendem Mate
rial aufzufüllen. Dabei wird das leitende Material mit solcher Dicke abgeschie
den, dass die gesamte Oberfläche bedeckt ist.
Zum Fertigstellen des Kontaktpfropfens wird dann die Schicht aus leitendem
Material und die Haftschicht mit Hilfe einer Photoresistmaske gemustert.
Schließlich wird eine weitere Metallschicht auf der gesamten Oberfläche abge
schieden, mit einem Photoresist eingeebnet und anschließend zurückgeätzt,
bis die obere Fläche der Metallschicht mit der oberen Fläche des Pfropfens
fluchtet. Als obere Metallleitungsschicht wird dabei beispielsweise ein Al-Si-
Film verwendet.
Ferner sind in der US 5,284,799 weitere Verfahren zum Verbinden leitender
Schichten beschrieben, bei denen ein in einem Kontaktloch in einer Isolier
schicht ausgebildeter leitender Pfropfen mit der Oberfläche der Isolierschicht
fluchtet.
Auch hierbei werden also den Kontaktwiderstand erhöhende Grenzflächen er
zeugt.
Weiter ist aus der US 5,354,712 noch ein weiteres Verfahren zum Verbinden
leitender Schichten in einem Halbleiterbauteil bekannt, bei dem zunächst in
einer ersten Isolierschicht Kontaktlöcher ausgebildet und mit einer Sperr
schicht aus TiN ausgekleidet werden. Anschließend wird eine Kupferschicht
abgeschieden und durch chemisch mechanisches Polieren zurückgeätzt, so
dass die Kontaktlöcher mit Kontaktstopfen ausgefüllt sind, deren Oberflächen
mit der der ersten Isolierschicht fluchten. Anschließend wird eine zweite Iso
lierschicht aufgebracht, in der Kontaktlöcher zum Ausbilden oberer Leitungen
hergestellt werden, die in der gleichen Weise aufgefüllt werden, wie die Kon
taktlöcher in der ersten Isolierschicht.
Der Erfindung liegt die Aufgabe zugrunde, ein einfaches Verfahren zum
Verbinden leitender Schichten eines Halbleiterbauteils zu schaffen, mit dem
gute Widerstandseigenschaften und hohe Zuverlässigkeit der leitenden
Schichten erzielt werden.
Diese Aufgabe wird durch das Verfahren nach Patentanspruch 1 gelöst.
Erfindungsgemäß wird also nach dem Herstellen eines Kontaktlochs in einer
ersten Zwischenisolierschicht, auf der Zwischenisolierschicht und im Kon
taktloch eine Keimbildungsschicht gebildet. Anschließend wird eine zweite
Isolierschicht abgeschieden und entsprechend den Leiterbahnen einer oberen
leitenden Schicht gemustert.
Die vorliegende Erfindung ermöglicht also die gleichzeitige Herstellung eines
in einem Kontaktloch vergrabenen Pfropfens und einer gemusterten leitenden
Schicht aus demselben Material, wobei die zuverlässige Ausbildung des Pfrop
fens in dem Kontaktloch mit gutem und zuverlässigem Kontakt zur unteren
Leitung durch eine Keimbildungsschicht ermöglicht wird. Die Keimbildungs
schicht dient gleichzeitig bei der Musterung der zweiten Isolierschicht als Ätz
stopschicht, die es ermöglicht, die erste und zweite Isolierschicht unter
schiedlich zu mustern.
Erfindungsgemäß lässt sich somit eine zuverlässige Verbindung zwischen ei
ner unteren und einer oberen leitenden Schicht auf einfache Weise herstellen.
Die Erfindung wird im Folgenden beispielsweise anhand von in der Zeichnung
dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:
Fig. 1a bis 1e Schnittansichten, die ein herkömliches Verfahren zum
Verbinden leitender Schichten in einem Halbleiterbauteil veranschaulichen;
Fig. 2a bis 2e sowie 3a bis 3e Schnittansichten, die ein Verfahren zum
Verbinden leitender Schichten in einem Halbleiterbauteil gemäß einem ersten
bzw. einem zweiten Ausführungsbeispiel der Erfindung veranschaulichen.
Beim ersten Ausführungsbeispiel, wie es nachfolgend unter Bezugnahme auf
die Fig. 2a bis 2e beschrieben wird, wird ein
leitendes Material wie Cu selektiv auf eine Keimbildungs
schicht aufgewachsen, um ein Muster einer leitenden Schicht
herzustellen, und ein in einem Kontaktloch vergrabener
Pfropfen und eine leitende Schicht werden gleichzeitig aus
demselben Material hergestellt.
Wie es in Fig. 2a dargestellt ist, wird eine untere leitende
Schicht 21 auf einem Halbleitersubstrat 20 hergestellt, und
eine erste Isolierschicht 22 wie eine Oxidschicht wird auf
dem Substrat hergestellt, um die untere leitende Schicht 21
elektrisch zu isolieren. Dann wird die erste Isolierschicht
22 selektiv geätzt, um ein Kontaktloch 23 herzustellen. Die
untere leitende Schicht 21 wird mit einer oberen leitenden
Schicht verbunden, die im folgenden Prozess durch das Kon
taktloch 23 hindurch hergestellt wird. Wie es in Fig. 2b dar
gestellt ist, wird auf der ersten Isolierschicht 22 mit dem
Kontaktloch 23 eine erste leitende Schicht 24 hergestellt.
Die erste leitende Schicht 24 dient als Keimbildungsschicht
zum Verhindern, dass ein Material, das die obere leitende
Schicht bildet, diffundiert, und um die obere leitende
Schicht aufzuwachsen. Hierbei wird die erste leitende
Schicht 24 durch Sputtern oder CVD aus einer Metallverbin
dung oder einem Metall wie TiN, TiW oder W hergestellt.
Die erste leitende Schicht kommt auch am Boden des Kontakt
lochs 23, also auf der Schicht 21, sowie an den Seitenwänden
des Kontaktlochs 23 zu liegen.
Wie es in Fig. 2c dargestellt ist, wird eine zweite Isolier
schicht 25 wie eine TEOS-Oxidschicht, die als verlorene Op
ferschicht dient, auf der gesamten Oberfläche des Sub
strats, einschließlich der ersten leitenden Schicht 24,
hergestellt und selektiv zum Ausbilden eines Grabens ge
ätzt, wodurch die erste leitende Schicht 24 selektiv freigelegt
wird. Der Graben liegt also oberhalb des Kontaktlochs
23, so daß die erste leitende Schicht 24 im Kontaktloch 23
und an dessen oberen Seitenrand freikommt. Der Graben kann
auch als zweites Kontaktloch 23a bezeichnet werden. Wie es
in Fig. 2d dargestellt ist, wird auf den freigelegten Ab
schnitt der ersten leitenden Schicht 24 eine zweite leitende
Schicht 26 aufgewachsen, um das Kontaktloch 23 und den Gra
ben auszufüllen, um dadurch gleichzeitig einen Pfropfen und
die obere leitende Schicht 27 herzustellen. Hierbei wird die
obere leitende Schicht 27 aus einem Metall wie Al, Ag oder Cu
oder einer Metalllegierung dieser Metalle hergestellt. Wenn
die zweite leitende Schicht 26 aus Al hergestellt wird, er
folgt dies unter Verwendung einer Vorrichtung für ein me
tallorganisches CVD-Verfahren (MOCVD). Hierbei wird als
metallorganische Quelle Dimethylethylaminalan (DMEAA), d. h.
[(CH3)2(CH3CH2)N]AlH3, verwendet, und dies wird unter
Verwendung einer Blasenerzeugungseinrichtung mit einem
Trägergas gemischt. In diesem Fall liegt der Druck im Be
reich von 0,5 bis 5 Torr (1 Torr = 133 Pa), die Gasströmungs
rate beträgt 100 bis 1000 Sccm, wobei Sccm die Abkürzung für Standard
Kubikzentimeter, d. h. Kubikzentimeter pro Minute
bei Normalbedingungen, darstellt, und die Temperatur beträgt
130 bis 170°C. Wenn dagegen die zweite leitende Schicht 26
aus Cu hergestellt wird, erfolgt dies unter Verwendung einer
Flüssigquelle wie Hexafluoracethylacetonat-Cu-Trimethyl
vinylsilan ((hfac) Cu (TMVS) oder einer festen Quelle wie Cu
(hfac)2 mittels MOCVD. Dann wird, wie es in Fig. 2e darge
stellt ist, die als verlorene Isolierschicht verwendete
zweite Isolierschicht 25 entfernt, und die erste leitende
Schicht 24 wird unter Verwendung der oberen leitenden
Schicht 26 als Maske selektiv entfernt, wodurch der Prozess
zum Verbinden der leitenden Schichten eines Halbleiterbau
teils gemäß dem ersten Ausführungsbeispiel der Erfindung
abgeschlossen wird.
Beim zweiten Ausführungsbeispiel der Erfindung, wie es nun
anhand der Fig. 3a bis 3d veranschaulicht wird, wird die ver
lorene Isolierschicht nach der Herstellung der oberen lei
tenden Schicht nicht entfernt, sondern sie dient als Zwi
schenniveau-Isolierschicht. Wie es in Fig. 3a dargestellt
ist, wird eine untere leitende Schicht 32 auf einem Substrat
31 hergestellt, und eine erste Isolierschicht 33 wird auf
der gesamten Fläche des Substrats einschließlich der unte
ren leitenden Schicht 32 hergestellt. Dann wird ein erster
Photoresist (nicht dargestellt) aufgetragen und struktu
riert. Die erste Isolierschicht 33 wird unter Verwendung des
ersten Photoresists als Maske selektiv entfernt, um die
Oberfläche der unteren leitenden Schicht 32 selektiv frei
zulegen, um dadurch ein Kontaktloch 34 herzustellen. Die un
tere leitende Schicht 32 wird durch das Kontaktloch 34 mit
einer oberen leitenden Schicht verbunden, die im folgenden
Prozess hergestellt wird.
Wie es in Fig. 3B dargestellt ist, wird eine erste leitende
Schicht 35 auf der ersten Isolierschicht 33 einschließlich
der freigelegten unteren leitenden Schicht 32 hergestellt
und selektiv geätzt. Die erste leitende Schicht 35 dient als
Keimbildungsschicht zum Verhindern, dass ein Material, das
die obere leitende Schicht bildet, diffundiert und um die
obere leitende Schicht aufzuwachsen. Hierbei wird die erste
leitende Schicht 35 aus einer Metallverbindung oder einem
Metall wie TiN, TiW oder W durch Sputtern oder CVD herge
stellt.
Die erste leitende Schicht 35 liegt somit am Boden und an den
Seitenwänden des Kontaktlochs 34 und am Rand des Kontakt
lochs 34 auf der ersten Isolierschicht 33.
Wie es in Fig. 3c dargestellt ist, wird auf der ersten lei
tenden Schicht 35 einschließlich der ersten Isolierschicht
33 eine zweite Isolierschicht 36 wie eine TEOS-Oxidschicht
hergestellt und selektiv entfernt, um einen Graben 37 (zwei
tes Kontaktloch) zum Herstellen eines Musters der oberen
leitenden Schicht auszubilden, wobei die Oberfläche der er
sten leitenden Schicht 35 selektiv freigelegt wird, und zwar
im Kontaktloch 34 und an dessen oberen Seitenrand. Wie es in
Fig. 3d dargestellt ist, wird eine zweite leitende Schicht
selektiv auf die freigelegte Oberfläche der ersten leiten
den Schicht 35 aufgewachsen, um das Kontaktloch 34 und den
Graben 37 aufzufüllen, um dadurch gleichzeitig einen Pfrop
fen und eine obere leitende Schicht 38 herzustellen. Damit
wird der Prozess zum Verbinden leitender Schichten in einem
Halbleiterbauteil gemäß dem zweiten Ausführungsbeispiel
der Erfindung abgeschlossen. Dabei wird die zweite leitende
Schicht 38 wie beim ersten Ausführungsbeispiel hergestellt.
Wie oben beschrieben, bestehen bei der Erfindung die folgen
den Vorteile:
- - Erstens werden die Pfropfen und die obere leitende Schicht gleichzeitig hergestellt, was den Prozess verein facht.
- - Zweitens sind, da zwischen dem Pfropfen und der oberen leitenden Schicht kein heterogenes Material ausgebildet wird, der Kontaktwiderstand und die Zuverlässigkeit der leitenden Schichten verbessert.
- - Drittens ist keine gesonderte Zischenniveau-Isolier schicht erforderlich, was den Wirkungsgrad des Prozesses verbessert.
Claims (11)
1. Verfahren zum Verbinden leitender Schichten eines Halbleiterbau
teils mit folgenden nacheinander erfolgenden Schritten:
- - Herstellen einer ersten Isolierschicht (22; 33) auf einem Substrat (20; 31), auf dem eine untere leitende Schicht (21; 32) ausgebildet ist;
- - selektives Entfernen der ersten Isolierschicht (22; 33) zum Herstel len eines Kontaktlochs (23; 34), durch das die untere leitende Schicht (21; 32) teilweise freigelegt ist;
- - Herstellen einer Keimbildungsschicht (24; 35) auf der ersten Isolier schicht (22; 33) und der freigelegten unteren leitenden Schicht (21; 32);
- - Herstellen einer zweiten Isolierschicht (25; 36) auf der gesamten Oberfläche der daraus resultierenden Struktur einschließlich des Kontaktlochs
- - selektives Entfernen der zweiten Isolierschicht (25; 36) im Kontaktloch und entspre chend einem vom Kontaktloch (23; 34) ausgehenden Muster für eine obere leitende Schicht (27; 38); und
- - Herstellen einer oberen leitenden Schicht (27; 38) im Kontaktloch (23; 34) und im Muster für die obere leitende Schicht (27; 38)
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Iso
lierschicht (22; 33) aus einem Oxid hergestellt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Keimbil
dungsschicht (24; 35) eine leitende Schicht ist, die verhindert, dass die obere
leitende Schicht (27; 38) diffundiert, und die zum Aufwachsen der oberen lei
tenden Schicht (27; 38) dient.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die obere lei
tende Schicht (27; 38) aus Al, Ag oder Cu hergestellt wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Keimbil
dungsschicht (24; 35) aus einer Metallverbindung oder einem Metall wie TiN,
TiW oder W hergestellt wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zweite
Isolierschicht (25; 36) aus TEOS-Oxid hergestellt wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zweite
leitende Schicht (27; 38) aus Al, Ag oder Cu hergestellt wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Keimbil
dungsschicht (35) vor dem Herstellen der zweiten Isolierschicht (36) selektiv
entfernt wird.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass dann, wenn
die obere leitende Schicht (27; 38) aus Al hergestellt wird, eine MOCVD-Vor
richtung verwendet wird und [(CH3)2(CH3CH2)N]AlH3 als metallorganische
Verbindung verwendet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass dann, wenn
die obere leitende Schicht (27; 38) aus Al hergestellt wird, die Prozessbedin
gungen die folgenden sind: Druck: 66 Pa bis 665 Pa; Gasströmungsrate: 100 Sccm
bis 1000 Sccm (Standard Kubikzentimeter); Temperatur: 130°C bis 170°C.
11. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass dann, wenn
die obere leitende Schicht (27; 38) aus Cu hergestellt wird, eine flüssige Quel
le wie (hfac) Cu (TMVS) oder eine feste Quelle wie Cu (hfac)2 als Quelle ver
wendet wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960016461A KR100186509B1 (ko) | 1996-05-16 | 1996-05-16 | 반도체장치의 배선 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19713501A1 DE19713501A1 (de) | 1997-11-20 |
DE19713501C2 true DE19713501C2 (de) | 2002-08-08 |
Family
ID=19458916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19713501A Expired - Fee Related DE19713501C2 (de) | 1996-05-16 | 1997-04-01 | Verfahren zum Verbinden leitender Schichten in einem Halbleiterbauteil |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH09306993A (de) |
KR (1) | KR100186509B1 (de) |
DE (1) | DE19713501C2 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980077525A (ko) * | 1997-04-21 | 1998-11-16 | 문정환 | 배선 형성 방법 |
KR100269878B1 (ko) * | 1997-08-22 | 2000-12-01 | 윤종용 | 반도체소자의금속배선형성방법 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5284799A (en) * | 1991-03-27 | 1994-02-08 | Sony Corporation | Method of making a metal plug |
US5354712A (en) * | 1992-11-12 | 1994-10-11 | Northern Telecom Limited | Method for forming interconnect structures for integrated circuits |
JPH07235596A (ja) * | 1994-02-22 | 1995-09-05 | Sony Corp | 半導体装置の配線構造及びその形成方法 |
JPH0817918A (ja) * | 1994-06-29 | 1996-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0218950A (ja) * | 1988-07-07 | 1990-01-23 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1996
- 1996-05-16 KR KR1019960016461A patent/KR100186509B1/ko not_active IP Right Cessation
- 1996-12-19 JP JP8353935A patent/JPH09306993A/ja active Pending
-
1997
- 1997-04-01 DE DE19713501A patent/DE19713501C2/de not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5284799A (en) * | 1991-03-27 | 1994-02-08 | Sony Corporation | Method of making a metal plug |
US5354712A (en) * | 1992-11-12 | 1994-10-11 | Northern Telecom Limited | Method for forming interconnect structures for integrated circuits |
JPH07235596A (ja) * | 1994-02-22 | 1995-09-05 | Sony Corp | 半導体装置の配線構造及びその形成方法 |
JPH0817918A (ja) * | 1994-06-29 | 1996-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
Non-Patent Citations (1)
Title |
---|
GELATOS A.V. u.a. In: Thin Solid Films, Vol. 262, Nr. 1/2, 1995, S. 52-59, ISSN 0040-6090 * |
Also Published As
Publication number | Publication date |
---|---|
KR970077205A (ko) | 1997-12-12 |
DE19713501A1 (de) | 1997-11-20 |
KR100186509B1 (ko) | 1999-04-15 |
JPH09306993A (ja) | 1997-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19700868C2 (de) | Verfahren zum Herstellen von Verbindungen in einem Halbleiterbauteil | |
DE69333604T2 (de) | Durch PVD und DVD gebildete, mit hochschmelzendem Metall abgedeckte Metallleiterbahnen und Durchgangslöcher mit niedrigem spezifischen Widerstand | |
DE102008033395B3 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement | |
DE102006035645B4 (de) | Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis | |
DE4214391C2 (de) | Integrierte Halbleiterschaltkreisstruktur und Verfahren zu ihrer Herstellung | |
DE10224775A1 (de) | Halbleitervorrichtung | |
DE102011002769B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement | |
DE102005057076A1 (de) | Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen | |
EP0132720A1 (de) | Integrierte Halbleiterschaltung mit einer aus Aluminium oder aus einer Aluminiumlegierung bestehenden äusseren Kontaktleiterbahnebene | |
DE102007057682A1 (de) | Hybridkontaktstruktur mit Kontakt mit kleinem Aspektverhältnis in einem Halbleiterbauelement | |
DE19844451A1 (de) | Sperrschicht und Herstellungsverfahren dafür | |
DE10244570B4 (de) | Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten | |
DE4239457C2 (de) | Halbleiterwaferstruktur und Herstellungsverfahren dafür | |
WO2012031845A1 (de) | Verfahren zur herstellung eines halbleiterbauelementes mit einer durchkontaktierung und halbleiterbauelement mit durchkontaktierung | |
DE19752637B4 (de) | Verfahren zur Herstellung einer Leitungsanordnung einer Halbleitereinrichtung | |
DE102007020266B3 (de) | Halbleiterstruktur mit einem elektrisch leitfähigen Strukturelement und Verfahren zu ihrer Herstellung | |
DE19531602C2 (de) | Verbindungsstruktur einer Halbleitereinrichtung und ihr Herstellungsverfahren | |
DE19645033A1 (de) | Verfahren zur Bildung eines Metalldrahtes | |
DE10136246A1 (de) | Halbleitervorrichtung mit kapazitivem Element und Verfahren zu ihrer Herstellung | |
DE102007004884A1 (de) | Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht | |
DE102007009912A1 (de) | Verfahren zur Herstellung einer kupferbasierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein fortschrittliches Integrationsschema | |
DE102007035837A1 (de) | Halbleiterbauelement mit einer Kornorientierungsschicht | |
DE10351005B4 (de) | Barrierenschicht mit einer Titannitridbeschichtung für eine Kupfermetallisierungsschicht, die ein Dielektrikum mit kleinem ε aufweist | |
DE102004029355B4 (de) | Verfahren mit selbstausgerichteter Maske zum Verringern der Zellenlayoutfläche | |
DE4238080C2 (de) | Verbindungsstruktur für leitende Schichten einer Halbleitervorrichtung und ein Verfahren zu deren Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |