DE102004029355B4

DE102004029355B4 - Verfahren mit selbstausgerichteter Maske zum Verringern der Zellenlayoutfläche

Info

Publication number: DE102004029355B4
Application number: DE102004029355A
Authority: DE
Inventors: Greg Costrini; Michael C. Gaidis; David L. Rath; Walter Glashauser
Original assignee: Qimonda AG; International Business Machines Corp
Current assignee: Infineon Technologies AG; International Business Machines Corp
Priority date: 2003-06-20
Filing date: 2004-06-17
Publication date: 2008-05-15
Anticipated expiration: 2024-06-18
Also published as: US6974770B2; US20040259358A1; DE102004029355A1

Abstract

Verfahren zum Herstellen von Selbstausrichtungsstrukturen auf einem Halbleiterbauteil, mit den folgenden Schritten:
– Bereitstellen eines Substrats mit einer dielektrischen Schicht, die mindestens eine Metallisierungsleitung definiert;
– Vertiefen der Oberfläche der mindestens einen Metallisierungsleitung bis unter die Oberfläche der dielektrischen Schicht;
– direkt anschließend Abdecken der mindestens einen Metallisierungsleitung mit einer Barriereschicht, die auf der Oberfläche des Substrats abgeschieden wird und eine Oberfläche bildet, die den Konturen der Oberfläche der mindestens einen Metallisierungsleitung und des Dielektrikums folgt;
– direkt anschließend Abscheiden einer Schicht aus einem Mantelmaterial auf der Barriereschicht, wobei diese Schicht ebenfalls den Konturen der mindestens einen Metallisierungsleitung und des Dielektrikums folgt;
– Einebnen der Schicht aus Mantelmaterial zum Entfernen hoher Gebiete, so dass die niedrigen Gebiete des Mantelmaterials verbleiben; und
– Ätzen ausgewählter Strukturen in die dielektrische Schicht des Substrats unter Verwendung der verbliebenen niedrigen Gebiete des Mantelmaterials als Hartmaske.

Description

TECHNISCHES GEBIET
Die Erfindung betrifft die Herstellung von Halbleiterbauteilen, und spezieller betrifft sie ein Verfahren zum Verkleinern der Fläche einer Halbleiterzelle unter Verwendung einer selbstausgerichteten Maske zum Ätzen ausgewählter Strukturen, wie einer Durchführung oder eines Grabens, ausgehend von einer oberen Ebene der Metallisierung durch ein Zwischendielektrikum, um möglicherweise Schaltkreise oder eine Metallisierung auf einer unteren Ebene zu kontaktieren.
HINTERGRUND
Wie es für den Fachmann ersichtlich ist, verfügen die meisten Halbleiterbauteile über mehrere Schaltkreisschichten, die mittels Durchführungen verbunden sind, die durch isolierende und/oder dielektrische Materialien geätzt sind, die die zwei Schaltungsebenen trennen, und die mit einem leitenden Material wie Kupfer, Gold, Silber oder Aluminium gefüllt sind. Um elektrische Kurzschlüsse zu vermeiden, ist es sehr wichtig, dass diese mit leitenden Metallen gefüllte Durchführungen nicht unbeabsichtigt mit anderen leitenden Leitungen und/oder Bauteilen in Berührung kommen. Da elektrische Schaltkreise und Bauteile in einem integrierten Chip sehr klein sind, kann eine Durchführung, die erfolgreich zwei Schaltungsebenen miteinander verbindet, jedoch nur um einige 10 Mikrometer fehlausgerichtet ist, Kurzschlüsse hervorrufen und einen vollständigen Bauteilewafer nutzlos machen. Wie es der Fachmann erkennt, sind die meistens fehlausgerichteten Durchführungen das Ergebnis einer fehlausgerichteten Ätzmaske. Daher ist es sehr wesentlich, Vorkehrungen zu ergreifen, um sicher zu sein, dass kleinere Fehlausrichtungen nicht zu Kurzschlüssen führen. Die vielleicht üblichste Weise zum Vermeiden derartiger zerstörender elektrischer Kurzschlüsse besteht im Vergrößern der Fläche, die zum Ätzen der Durchführung zulässig ist. D.h., dass der Abstand zwischen Schaltkreisen, oder elektrisch leitenden Leitungen, und dem Ort, an dem eine Durchführung von einer oberen auf eine untere Ebene geätzt wird, vergrößert wird. Dies ist selbstverständlich eine einfache und effektive Lösung. Unglücklicherweise ist, da jedes derartige solcher mehrschichtiger Bauteile typischerweise mehrere Durchführungen enthält, und da jeder Wafer hunderte von Bauteilen enthält, das Vergrößern der Fläche für jede Durchführung auch vergeudend und senkt die Ausbeute.
Im Einzelnen ist aus der US 2002/0098699 A1 ein Verfahren zum Herstellen von Selbstausrichtungsstrukturen auf einem Halbleiterbauteil bekannt, bei dem zunächst ein Substrat mit einer dielektrischen Schicht und mindestens einer Leitung bereitgestellt wird. Sodann wird die Oberfläche der Leitung bis unter die Oberfläche der dielektrischen Schicht vertieft. Es schließt sich ein Abscheiden einer Schicht aus einem Mantelmaterial auf der vertieften Leitung an, wobei diese Schicht den Konturen der vertieften Leitung und der dielektrischen Schicht folgt. Die Schicht aus dem Mantelmaterial wird zum Entfernen hoher Gebiete eingeebnet, so dass nur die niedrigen Gebiete des Mantelmaterials zurückbleiben. Schließlich folgt ein selbstausgerichtetes Ätzen ausgewählter Strukturen in der dielektrischen Schicht des Substrats unter Verwendung der verbliebenen niedrigen Gebiete des Mantelmaterials als Hartmaske.
Die Verwendung von Metallen statt siliziertem Polysilizium zur Herstellung von besonders niederohmigen Leitungen, z.B. aus Kupfer, mit einer konform abgeschiedenen Barriereschicht ist in der WO 00/54330 A1 beschrieben.
Es wäre von Vorteil, wenn eine Fehlausrichtung der Ätzmaske vermieden werden könnte, damit die jeder Durchführung zugeordnete Fläche verkleinert werden könnte.
ZUSAMMENFASSUNG DER ERFINDUNG
Diese und andere Probleme werden durch Ausführungsformen der Erfindung, die für Verfahren zum Bereitstellen selbstausgerichteter Strukturen, wie z.B. Durchführungen oder Gräben, auf einem Halbleiterbauteil sorgen, allgemein gelöst und korrigiert, und es werden allgemein technische Vorteile erzielt. Zum Verfahren gehört es, die Oberfläche eines oder mehrerer Leiter oder Metallisierungsleitungen, die typischerweise durch einen Feinstrukturierprozess abgeschieden wurden, bis unter die Oberfläche der umgebenden dielektrischen Schicht zu vertiefen. Das Vertiefen des Metalls kann durch einen Plasmaätzvorgang ausgeführt werden, der selektiv für das dielektrische Material ist, oder durch einen beliebigen anderen geeigneten Prozess. Die vertieften Leiter oder Metallleitungen werden dann dadurch abgedeckt, dass eine Barriereschicht auf der Oberfläche des Substrats abgeschie den wird. Die Barriereschicht kann aus jedem beliebigen geeigneten Material einschließlich Siliciumnitrid und Siliciumcarbid bestehen, und sie bedeckt das Substrat und das vertiefte Metall mit im Wesentlichen konstanter Dicke oder als passende Beschichtung. Demgemäß enthält die Deck- oder Barriereschicht eine Vertiefung direkt über den vertieften Metallleitungen. Gemäß einer Ausführungsform wird dann eine passende Zwischenschicht-Beschichtung oder eine Dielektrikumsschicht (ILD) auf der Deck- oder Barriereschicht abgeschieden, gefolgt vom Abscheiden einer passenden Beschichtung aus einem Mantelschichtmaterial, wie z.B. Tantal (Ta), Titan (Ti), Tantalnitrid (TaN), Titannitrid (TiN), Siliciumnitrid (SiN) oder Siliciumcarbid (SiC). Jedoch kann es für bestimmte Anwendungen, und abhängig von weiteren Bearbeitungsschritten, zweckdienlich sein, das Abscheiden des ILD wegzulassen und das Mantelschichtmaterial direkt auf der passenden Deck- oder Barriereschicht abzuscheiden. Die Mantelmaterialschicht wird dann so eingeebnet, dass "hohe" Gebiete der passenden Mantelschicht entfernt werden, so dass nur die niedrigen Gebiete verbleiben. Jedoch sind auch die "niedrigen" Gebiete direkt über (in Ausrichtung mit) den Metallleitungen bis unter die Oberfläche der umgebenden dielektrischen Materialien vertieft. Daher können unter Verwendung der verbliebenen Gebiete der Mantelschicht als harter Maske Durchführungen durch die dielektrische Schicht des Substrats geätzt werden, die sehr nahe am benachbarten Leiter oder der Metallisierungsleitung liegen, jedoch nicht damit in Kontakt stehen. In ähnlicher Weise können Leiterbahnen höherer Dichte unter Verwendung dieses Verfahrens erzielt werden, um Gräben zu ätzen, die sich bis in eine relativ geringe Tiefe im Dielektrikum erstrecken. Für Schaltungsaufbauprozesse kann es von Vorteil sein, Strukturen mit sehr hoher Kapazität zu erzeugen, in welchem Fall Gräben oder ähnliche Strukturen unter Verwendung der Verfahren dieser Erfindung hergestellt werden können, und die dem Zweck dienen, Schaltungselemente mit hoher Kapazität zu erzeugen. Daraus ist es erkennbar, dass, während die Herstellung einer Durchführung eine ideale Anwendung der Techniken der Erfindung bildet, keine Beschränkung alleine auf die Herstellung von Durchführungen besteht.
Vorstehend wurden die Merkmale und technischen Vorteile der Erfindung eher grob skizziert, damit die folgende detaillierte Beschreibung der Erfindung besser verständlich wird. Zusätzliche Merkmale und Vorteile der Erfindung, die Gegenstand der Ansprüche der Erfindung sind, werden nachfolgend beschrieben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Für ein vollständigeres Verständnis der Erfindung, und betreffend Vorteile derselben, ist nun auf die folgende Beschreibung in Verbindung mit der beigefügten Zeichnung Bezug zu nehmen, in der Folgendes dargestellt ist:
1A–1C veranschaulichen typische bekannte Schritte beim Herstellen einer Metallisierungsebene durch einen Feinstrukturierprozess; und
2A–2G veranschaulichen die Bearbeitungsschritte gemäß der Erfindung.
DETAILLIERTE BESCHREIBUNG VERANSCHAULICHENDER AUSFÜHRUNGSFORMEN
Nachfolgend werden detailliert die Herstellung und Verwendung der derzeit bevorzugten Ausführungsformen erörtert. Es ist jedoch zu beachten, dass die Erfindung viele anwendbare erfindungsgemäße Konzepte liefert, die mit einer großen Vielfalt in speziellen Zusammenhängen realisiert werden können. Die erörterten speziellen Ausführungsformen sind lediglich veranschaulichende und spezielle Arten, die Erfindung zu erzeugen und zu nutzen, und durch sie wird der Schutzumfang der Erfindung nicht beschränkt.
Es wird nun auf die 1A zu einem der Anmelderin bekannten Stand der Technik Bezug genommen, in der ein Querschnitt eines Substrats mit einem Leiter oder Metallisierungsleitungen in einem Dielektrikum ausgebildet sind. Typischerweise werden die Metallisierungsleitungen durch einen Damaszier- oder Feinstrukturierprozess hergestellt, jedoch könnten sie durch jede beliebige andere geeignete Technik hergestellt werden. Wie dargestellt, besteht ein Substrat 10 aus einer ersten Ebene eines Dielektrikums 12, die mehrere verschiedene Typen ausgewählter Schaltkreise enthalten kann. Z.B. können die Verbindungs-Kontaktflecke 14a und 14b Verbindungen zu Metallisierungsleitungen oder Anschlüssen verschiedener Schaltkreise repräsentieren, wie zur Bitleitung von Speicherzellen, die sich in der dielektrischen Schicht 12 befinden. So ist zu beachten, dass das Substrat 10 eine einzelne Schicht von Schaltkreisen oder Metallisierungsleitungen auf der Oberseite eines Siliciumwafers repräsentieren könnte, oder das der Begriff Substrat alternativ dazu verwendet werden könnte, mehrere Schichten von Verbindungsschaltkreisen zu repräsentieren. In jedem Fall ist eine Schicht aus dielektrischem Material 16 dargestellt, die mehrere Gräben 18a, 18b und 18c bildet, die in sie eingeätzt sind. Die Seitenwände und der Boden der Gräben sowie die Oberfläche der dielektrischen Schicht 16 können durch eine Barriereschicht oder ein Barrierematerial 20 bedeckt sein, das z.B. durch einen CVD (Chemical Vapor Deposition)-Prozess abgeschieden wurde, um Wanderung von metallischen oder Metallionen, wie z.B. Kupferionen, in das Dielektrikum zu verhindern. Nachdem die Barriereschicht 20 abgeschieden wurde, wird ein geeignetes leitendes Material 22, wie z.B. nur Kupfer oder Aluminium abgeschieden, um den Graben aufzufüllen und die Oberfläche der dielektrischen Schicht 16 zu bedecken.
Das überschüssige Kupfer oder leitende Material sowie diejenigen Abschnitte des Barrierematerials 20, die die Oberfläche des dielektrischen Materials 16 bedecken, werden dann entfernt, um Metallisierungsstreifen 22a, 22b und 22c zu erhalten, die in den ausgekleideten Gräben 18a, 18b und 18c ausgebildet sind, wie es in der 1C dargestellt ist. Die Konfiguration der 1C kann z.B. durch einen zweistufigen CMP (chemisch-mechanisches Polieren)-Prozess erzielt werden. Der erste Polierschritt verwendet eine Polierchemikalie, die für die Barriereschicht 20 selektiv ist, um das Kupfer oder eine andere Metallisierung bis herunter zur Barriereschicht 20 zu entfernen, wie es in der 1B dargestellt ist. Der zweite Polierschritt verwendet dann eine Chemikalie, die für das Dielektrikum 16 selektiv ist, um diejenigen Abschnitte der Barriereschicht oder des Materials 20 zu entfernen, die sich auf der Oberseite des Dielektrikums 16 befinden, wie es in der 1C dargestellt ist. Der Fachmann erkennt, dass bis zu diesem Punkt herkömmliche Feinstrukturier-Bearbeitungsschritte verwendet wurden.
Unter Bezugnahme auf die 2A und 2G wird nun eine Ausführungsform der Bearbeitungsschritte der Erfindung beschrieben. Wie es in der 2A dargestellt ist, ist die Oberfläche der Leitung aus einer Metallisierung oder aus Kupfer 22a, 22b und 22c durch einen Bearbeitungsschritt vertieft, der so ausgewählt wurde, dass er für die dielektrische Schicht 16 selektiv ist. Ein effektiver Bearbeitungsschritt zum Vertiefen der Metallisierungsleitungen besteht im weiteren Verwenden von CMP mit einem chemischen Material, das die Kupfer- oder Metallisierungsleitungen 22a, 22b und 22c entfernt, jedoch für die dielektrische Schicht 16 selektiv ist. Es können andere Prozessschritte geeignet sein, einschließlich eines Metall-RIE-Plasmaätzens oder eines Nassätzens, das das Metall leicht entfernt, aber dennoch für die dielektrische Schicht 16 selektiv ist. Unabhängig vom ausgewählten Bearbeitungsschritt besteht das in der 2A dargestellte Ergebnis darin, dass die Oberfläche 24 der Metallisierungs(Kupfer)leitungen 22a, 22b und 22c mit zwischen ungefähr 20 nm und 100 nm bis unter die Oberfläche 26 des dielektrischen Materials 16 vertieft ist.
Nachdem das Metall vertieft wurde, wird ein Abdecken des dielektrisches Material oder eine Barriereschicht 28 wie aus SiN (Siliciumnitrid) oder SiC (Siliciumcarbid) als passende Schicht so auf dem dielektrischen Material 16 und den vertieften Metallleitungen der 2A abgeschieden, dass die Oberfläche der abgeschiedenen passenden Barriereschicht 28 aus dielektrischem Material ebenfalls eine konturierte Oberfläche aufweist, die der des Dielektrikums 16 und der vertieften Metallleitungen 22a, 22b und 22c ähnlich ist, wie es deutlich in der 2B dargestellt ist. D.h., dass die passende Schicht Vertiefungen über, oder in Ausrichtung mit, den vertieften Kupfer- oder Metallleitungen 22a, 22b und 22c sowie erhöhte Gebiete über den Oberflächen der dielektrischen Schicht 16 bildet.
Wie es in der 2C dargestellt ist, kann dann ein passendes ILD (Intermediate Layer of Dielectric = Zwischenschicht-Dielektrikum) 30 auf der konturierten Oberfläche über der Barriereschicht 28 so abgeschieden werden, dass die Oberfläche des ILD ebenfalls Vertiefungen über oder in Ausrichtungen mit den Metallleitungen 22a, 22b und 22c zeigt. Obwohl davon ausgegangen wird, dass die meisten gemäß der Erfindung hergestellten Bauteile typischerweise eine ILD-Schicht benötigen oder erfordern, ist für einige Anwendungen keine ILD-Schicht 30 erforderlich, und es kann der Schritt des Abscheidens der ILD-Schicht 30 weggelassen werden.
Daher wird, wie es in der 2D dargestellt ist, auf der Oberseite der ILD-Schicht 30 eine Mantelschicht 32 abgeschieden. Wenn jedoch der Schritt des Abscheidens der ILD-Schicht 30 weggelassen wird, wird die Mantelschicht 32 direkt auf die Oberseite der abdeckenden dielektrischen, passenden Schicht 28 abgeschieden. Unabhängig davon, ob eine ILD-Schicht 30 vorhanden ist, ist es von Bedeutung, zu erkennen, dass die Mantelschicht 32 auf einer konturierten Oberfläche mit Vertiefungen über den Metallleitungen 22a, 22b und 22c sowie erhöhten Abschnitten der dielektrischen Schicht 16 mit im Wesentlichen konstanter Dicke abgeschieden wird, so dass auch das Mantelschichtmaterial 32 niedrige oder vertiefte Gebiete über oder in Ausrichtung mit den Metallleitungen 22a–22c und hohen Gebieten über dem dielektrischen Material 16 aufweist. So passt das Mantelschichtmaterial 32 zu den niedrigen und hohen Gebieten der Metallleitungen 22a, 22b und 22c und der dielektrischen Schicht 16, oder ist zu diesen ausgerichtet. Daher werden durch Einebnen des Mantelschichtmaterials 32 die verbliebenen niedrigen Gebiete 32a, 32b und 32c mit den Metallleitungen 22a, 22b bzw. 22c ausgerichtet, wohingegen die hohen Gebiete des Mantelschichtmaterials entfernt werden, wie es in der 2E dargestellt ist. So ist es erkennbar, dass durch Auswählen eines Mantelschichtmaterials, das während eines Ätzschritts als Hartmaske verwendet werden kann, eine selbstausgerichtete Maske hergestellt wird, die die Metallleitungen vor einem folgenden Ätzprozess schützt. Gemäß der Erfindung gehören zu Mantelschichtmaterialien, die als besonders geeignet zur Verwendung als Hartmaske angenommen werden, Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN), Siliciumcarbid (SiC) oder andere Materialien, die für Schutz während des Ätzens des darunter liegenden Dielektrikums sorgen, wobei jedoch keine Beschränkung auf die genannten Materialien besteht.
Es wird nun auf die 2F Bezug genommen, in der zwei Durchführungen 34a und 34b so dargestellt sind, dass sie durch die ILD-Schicht 30, die Deckschicht 28 und die dielektrische Schicht 16 bis zu Kontaktflecken 14a und 14b auf der Oberseite der unteren dielektrischen Schicht 12 geätzt wurden und mit Kupfer oder einer anderen Metallisierung 35a und 35b gefüllt wurden. Wie es deutlich ersichtlich ist, ermöglichen es die selbstausgerichteten Hartmaskenabschnitte 32a, 32b und 32c, dass die Durchführungen 34a und 34b genau zwischen den Metallleitungen liegen, ohne dass ein elektrischer Kurzschluss verursacht wird.
Es wird nun auf die 2G Bezug genommen, in der ein Beispiel einer Draufsicht der unter Bezugnahme auf die 2A bis 2F erörterten Struktur dargestellt ist, wobei Resiststreifen 36a, 36b und 36c hinzugefügt sind, die rechtwinklig zu den Hartmaskenstreifen 32a, 32b und 32c verlaufen, die über den Metallleitungen 22a, 22b und 22c liegen. Die Durchführungen 34 werden unter Verwendung der Erfindung genau in der Achse rechtwinklig zu den Metallleitungen platziert, und sie werden in dieser Achse parallel zu den Metallleitungen unter Verwendung einer vereinfachten Resistmaske (Streifen 36a, 36b und 36c) fixiert, für die wegen der Verwendung der Erfindung viel entspanntere Ausrichtungstoleranzen bestehen.
Bisherige Prozesse, die den erfindungsgemäßen Prozess mit selbstausgerichteter Maske nicht verwendeten, benötigten typischerweise doppelt so viel Abstand zwischen zwei parallelen Zwischenschicht-Metallleitungen, um Effekte einer Fehlausrichtung zu minimieren, wie elektrische Kurzschlüsse zwischen der leitenden Durchführung und den benachbarten Metallleitungen. Z.B. ist es bei der Schaltungsanordnung der 2F erforderlich, dass sich eine leitende Durchführung von einer oberen Ebene über eine Zwischenebene mit Metallleitungen zu einer unteren Ebene erstreckt.

Claims

Verfahren zum Herstellen von Selbstausrichtungsstrukturen auf einem Halbleiterbauteil, mit den folgenden Schritten: – Bereitstellen eines Substrats mit einer dielektrischen Schicht, die mindestens eine Metallisierungsleitung definiert; – Vertiefen der Oberfläche der mindestens einen Metallisierungsleitung bis unter die Oberfläche der dielektrischen Schicht; – direkt anschließend Abdecken der mindestens einen Metallisierungsleitung mit einer Barriereschicht, die auf der Oberfläche des Substrats abgeschieden wird und eine Oberfläche bildet, die den Konturen der Oberfläche der mindestens einen Metallisierungsleitung und des Dielektrikums folgt; – direkt anschließend Abscheiden einer Schicht aus einem Mantelmaterial auf der Barriereschicht, wobei diese Schicht ebenfalls den Konturen der mindestens einen Metallisierungsleitung und des Dielektrikums folgt; – Einebnen der Schicht aus Mantelmaterial zum Entfernen hoher Gebiete, so dass die niedrigen Gebiete des Mantelmaterials verbleiben; und – Ätzen ausgewählter Strukturen in die dielektrische Schicht des Substrats unter Verwendung der verbliebenen niedrigen Gebiete des Mantelmaterials als Hartmaske.
Verfahren nach Anspruch 1, bei dem die Barriereschicht aus Siliciumnitrid und Siliciumcarbid ausgewählt wird.
Verfahren nach Anspruch 1, ferner mit dem Schritt des Abscheidens einer ILD (Zwischenschicht-Dielektrikum)-Schicht auf der Barriereschicht vor dem Abscheiden der Schicht aus Mantelmaterial.
Verfahren nach Anspruch 1, bei dem die Schicht aus Mantelmaterial aus der aus Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN) und Siliciumcarbid (SiC) bestehenden Gruppe ausgewählt wird.
Verfahren nach Anspruch 1, bei dem das Substrat mindestens zwei beabstandete Metallisierungsleitungen so definiert, dass die Hartmaske nichtmaskierte Gebiete zwischen diesen zwei Metallisierungsleitungen definiert, und bei dem die ausgewählte, geätzte Struktur eine Durchführung ist.
Verfahren nach Anspruch 1, bei dem der Bereitstellungsschritt den Schritt des Bereitstellens eines Substrats mit Dielektrikum und mit mindestens einem in ihm ausgebildeten Graben, des Abscheidens einer Barriereauskleidung auf dem mindestens einen Graben und der Oberfläche des Dielektrikums und des Abscheidens eines leitenden Materials auf dem Substrat, um den mindestens einen Graben aufzufüllen und das Substrat abzudecken, beinhaltet.
Verfahren nach Anspruch 6, bei dem das leitende Material ein aus der aus Kupfer und Aluminium bestehenden Gruppe ausgewähltes Metall ist.
Verfahren nach Anspruch 6, ferner umfassend das Einebnen des abgeschiedenen leitenden Materials durch ein Verfahren, das für die Barriereauskleidung selektiv ist, um das leitende Material bis herunter auf die Barriereauskleidung zu entfernen.
Verfahren nach Anspruch 8, ferner mit dem Schritt des Polierens des Substrats, um die das Dielektrikum bedeckende Barriereauskleidung zu entfernen.
Verfahren nach Anspruch 9, bei dem der Vertiefungsschritt den Schritt des Polierens des Substrats mit einem Material, das für die dielektrische Schicht des Substrats selektiv ist, in solcher Weise beinhaltet, dass die mindestens eine Metallisierungsleitung bis unter die Oberfläche des Dielektrikums vertieft wird.
Verfahren nach Anspruch 1, bei dem der Vertiefungsschritt den Schritt des Polierens des Substrats mit einem CMP (chemisch-mechanisches Polieren)-Material, das für die dielektrische Schicht des Substrats ausgewählt wurde, in solcher Weise beinhaltet, dass die mindestens eine Metallisierungsleitung bis unter die Oberfläche des Dielektrikums vertieft wird.
Verfahren nach Anspruch 1, bei dem der Vertiefungsschritt den Schritt des Ätzens des leitenden Materials auf hinsichtlich des dielektrischen Materials selektive Weise beinhaltet.
Verfahren nach Anspruch 10, ferner mit dem Schritt des Abscheidens einer ILD-Schicht auf der Barriereschicht vor dem Abscheiden der Schicht aus Mantelmaterial.
Verfahren nach Anspruch 10, bei dem die Schicht aus Mantelmaterial aus der aus Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN) und Siliciumcarbid (SiC) bestehenden Gruppe ausgewählt wird.
Verfahren nach Anspruch 10, bei dem das Substrat mindestens zwei beabstandete Metallisierungsleitungen so definiert, dass die Hartmaske nichtmaskierte Gebiete zwischen diesen zwei Metallisierungsleitun^gen definiert, und bei dem die ausgewählte, geätzte Struktur eine Durchführung ist.
Verfahren nach Anspruch 1, bei dem die in die dielektrische Schicht eingeätzte Struktur ein Graben ist.
Verfahren nach Anspruch 11, ferner mit dem Schritt des Abscheidens einer ILD-Schicht auf der Barriereschicht vor dem Abscheiden der Schicht aus Mantelmaterial.
Verfahren nach Anspruch 11, bei dem die Schicht aus Mantelmaterial aus der aus Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannitrid (TiN), Siliciumnitrid (SiN) und Siliciumcarbid (SiC) bestehenden Gruppe ausgewählt wird.
Verfahren nach Anspruch 11, bei dem das Substrat mindestens zwei beabstandete Metallisierungsleitungen so definiert, dass die Hartmaske nichtmaskierte Gebiete zwischen diesen zwei Metallisierungsleitungen definiert, und bei dem die ausgewählte, geätzte Struktur eine Durchführung ist.