JPH0415926A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0415926A JPH0415926A JP12072490A JP12072490A JPH0415926A JP H0415926 A JPH0415926 A JP H0415926A JP 12072490 A JP12072490 A JP 12072490A JP 12072490 A JP12072490 A JP 12072490A JP H0415926 A JPH0415926 A JP H0415926A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の多層配線技術に関し。
微細で平坦な配線構造を形成する方法を得ることを目的
とし。
とし。
半導体基板上の第１の絶縁膜に第１のコンタクトホール
を開口し、基板全面に金属層を被覆し。
を開口し、基板全面に金属層を被覆し。
パターニングして第１の金属配線層を形成し、更に第２
の絶縁膜を被覆して平坦化する工程と、該第２の絶縁膜
に９食刻防止膜、第３の絶縁膜を順次積層する工程と、
該第３の絶縁膜、該食刻防止膜を選択的にエツチングし
て、配線溝を形成する工程と、該配線溝を通して、該第
２の絶縁膜に前記第１の金属配線層を表出する第２のコ
ンタクトホールを開口する工程と、該配線溝、該第２の
コンタクトホールを埋めて、該第１の金属配線層に達す
る金属層を基板全面に被覆し、パターニングして、第２
の金属配線層を形成する工程と、該基板全面に第４の絶
縁膜を被覆する工程とを含むように構成する。
の絶縁膜を被覆して平坦化する工程と、該第２の絶縁膜
に９食刻防止膜、第３の絶縁膜を順次積層する工程と、
該第３の絶縁膜、該食刻防止膜を選択的にエツチングし
て、配線溝を形成する工程と、該配線溝を通して、該第
２の絶縁膜に前記第１の金属配線層を表出する第２のコ
ンタクトホールを開口する工程と、該配線溝、該第２の
コンタクトホールを埋めて、該第１の金属配線層に達す
る金属層を基板全面に被覆し、パターニングして、第２
の金属配線層を形成する工程と、該基板全面に第４の絶
縁膜を被覆する工程とを含むように構成する。
本発明は、半導体装置の多層配線技術に関する。
近年、高速度、高集積度を達成するために、大規模集積
回路の配線は、多層化が進むにつれて。
回路の配線は、多層化が進むにつれて。
電流密度の増大、アルミニウム等の金属合金のエツチン
グ残渣１層間絶縁膜の平坦化等の問題がクローズアップ
されてきており、これらの問題点の早急な解決が要求さ
れている。
グ残渣１層間絶縁膜の平坦化等の問題がクローズアップ
されてきており、これらの問題点の早急な解決が要求さ
れている。
第２図は従来例の説明図である。
図において、１３はＳｉ基板、１４は第１の５ｉＯｚ膜
。
。
１５は第１のコンタクトホール、 １６は第１のＡｌ配
線層、１７は第２の５ｉＯｚ膜、 １８は第２のコンタ
クトホール、１９は第２のＡｌ配線層、２０は第３のＳ
ｉＯ□膜である。
線層、１７は第２の５ｉＯｚ膜、 １８は第２のコンタ
クトホール、１９は第２のＡｌ配線層、２０は第３のＳ
ｉＯ□膜である。
従来の多層配線の形成技術について、一つの従来例を第
２図に工程順模式断面図及び一部を断面図で示す。
２図に工程順模式断面図及び一部を断面図で示す。
第２図（ａ）に示すように、Ｓｉ基板１３上に第１の５
ｉｎ２膜１４を形成し、基板１３に達する第１のコンタ
クトホール１５を開口し、基板１３全面にＡ１等の配線
金属を被覆し、パターニングして、第１のコンタクトホ
ール１５を経由して、各拡散層に導通する第１のＡｌ配
線層１６を形成する。
ｉｎ２膜１４を形成し、基板１３に達する第１のコンタ
クトホール１５を開口し、基板１３全面にＡ１等の配線
金属を被覆し、パターニングして、第１のコンタクトホ
ール１５を経由して、各拡散層に導通する第１のＡｌ配
線層１６を形成する。
続いて、基板１３全面に第２の５ｉ０２膜１７を被覆し
。
。
電極配線による段差を解消するために、第２のＳｉＯ□
膜１７のエッチバック、或いはスピンオングラス（ＳＯ
Ｇ）膜の塗布等により凹みを埋めて、第２のＳｉＯ□膜
Ｉ７の表面を平坦化する。
膜１７のエッチバック、或いはスピンオングラス（ＳＯ
Ｇ）膜の塗布等により凹みを埋めて、第２のＳｉＯ□膜
Ｉ７の表面を平坦化する。
次に、第２図（ｂ）に示すように、電極配線接続用の第
２のコンタクトホール１８を第２の３１０２膜１７に開
口する。
２のコンタクトホール１８を第２の３１０２膜１７に開
口する。
第２図（Ｃ）に示すように、基板１３全面に、第２のコ
ンタクトホール１８を埋めて、配線層１９となるＡＩ！
を被覆する。
ンタクトホール１８を埋めて、配線層１９となるＡＩ！
を被覆する。
第２図（ｄ）に示すように、上層の１をパタニングして
、第２の１配線層１９とするが、微細配線化に伴って、
配線と配線との間隔が狭くなるため、配線密度の高い部
分では、エツチングが困難となってくる。又、この様な
部分を完全にエツチングしようとすると、配線密度が粗
の部分で細くなり、また５ｉｎ２膜が浸食されたりする
。
、第２の１配線層１９とするが、微細配線化に伴って、
配線と配線との間隔が狭くなるため、配線密度の高い部
分では、エツチングが困難となってくる。又、この様な
部分を完全にエツチングしようとすると、配線密度が粗
の部分で細くなり、また５ｉｎ２膜が浸食されたりする
。
次いで、第３のＳｉＯ□膜２０を被覆する。この時。
配線金属であるＡｌの側壁上には被覆した５ｉｆｔ膜の
段差ができる。これは９層が増えるに従って。
段差ができる。これは９層が増えるに従って。
段差が強調され、高次層のコンタクトホールのアスペク
ト比を高くしたり、平坦化を困難にする。
ト比を高くしたり、平坦化を困難にする。
特に、配線密度が高い部分での平坦化は、この傾向を顕
著に示す。
著に示す。
更に、この配線金属の線幅に比べて、著しく配線幅が狭
く、且つ間隔が近接している場合には。
く、且つ間隔が近接している場合には。
つまりサブミクロンルールでパターニングされている場
合には、第２図（ｅ）にＡ−Ａ’ ラインで切った断面
図で、又、第２図（ｆ）に平面図で示すように、電極配
線間で絶縁膜のオーバーハングにより、配線間に絶縁膜
が堆積されず、空隙部ができる。
合には、第２図（ｅ）にＡ−Ａ’ ラインで切った断面
図で、又、第２図（ｆ）に平面図で示すように、電極配
線間で絶縁膜のオーバーハングにより、配線間に絶縁膜
が堆積されず、空隙部ができる。
多層配線形成技術では、上記のように、各層の絶縁膜に
微小なコンタクトホールを開口して、その中に金属配線
を埋め込んで、各電極配線層を接続していた。
微小なコンタクトホールを開口して、その中に金属配線
を埋め込んで、各電極配線層を接続していた。
その為に、電流密度を増やさないで、微細幅の配線を形
成するためには、配線を厚くする必要がある。
成するためには、配線を厚くする必要がある。
ところが、この場合には配線のエツチングが困難になる
とともに１層間絶縁膜や金属配線の段差が大きくなり１
層間絶縁膜の平坦化がますます困難と成ってくる。
とともに１層間絶縁膜や金属配線の段差が大きくなり１
層間絶縁膜の平坦化がますます困難と成ってくる。
微細化が進んで、コンタクトホールの径に対する深さの
比率であるアスペクト比が１を超えると。
比率であるアスペクト比が１を超えると。
ＣＶＤ法により形成した絶縁膜がオーバーハング状態に
なって、配線間が埋められなくなり、配線間に残った細
い空洞からなる空隙部、いわゆるボイドにはレジストや
塗布ガラス（ＳＯＧ）は入っていけなくなる。
なって、配線間が埋められなくなり、配線間に残った細
い空洞からなる空隙部、いわゆるボイドにはレジストや
塗布ガラス（ＳＯＧ）は入っていけなくなる。
又、直接にＳＯＧを配線上に塗布する方法もあるが、厚
く塗るとガラスにクラックが入っる危険性がある。
く塗るとガラスにクラックが入っる危険性がある。
本発明は、配線密度が高い部分において、微細で且つ平
坦な配線構造を形成する方法を得ることを目的として提
供されるものである。
坦な配線構造を形成する方法を得ることを目的として提
供されるものである。
第１図は本発明の原理説明図兼一実施例の工程順模式断
面図である。
面図である。
図において、ｌは半導体基板、２は第１の絶縁膜、３は
第１のコンタクトホール、４は第１の金属配線層、５は
第２の絶縁膜、６は食刻防止膜。
第１のコンタクトホール、４は第１の金属配線層、５は
第２の絶縁膜、６は食刻防止膜。
７は第３の絶縁膜、８は配線溝、９は第２のコンタクト
ホール、１０は第２の金属配線層、１１は第４の絶縁膜
、 １２はバイアホール用の第３の金属である。
ホール、１０は第２の金属配線層、１１は第４の絶縁膜
、 １２はバイアホール用の第３の金属である。
本発明では、配線金属となるＡｊ７又はＡｆ金合金成長
する前に、下地の層間絶縁膜を通常より厚く形成してお
き、そこに配線パターンを溝状に形成することによって
上記の問題点を解決するものである。
する前に、下地の層間絶縁膜を通常より厚く形成してお
き、そこに配線パターンを溝状に形成することによって
上記の問題点を解決するものである。
即ち１本発明の目的は、第１図（ａ）に示すように、半
導体基板ｌ上の第１の絶縁膜２に第１のコンタクトホー
ル３を開口し、基板全面に金属層を被覆し、パターニン
グして第１の金属配線層４を形成し、更に第２の絶縁膜
５を被覆して平坦化する工程と。
導体基板ｌ上の第１の絶縁膜２に第１のコンタクトホー
ル３を開口し、基板全面に金属層を被覆し、パターニン
グして第１の金属配線層４を形成し、更に第２の絶縁膜
５を被覆して平坦化する工程と。
第１図（ｂ）に示すように、該第２の絶縁膜５に９食刻
防止膜６．第３の絶縁膜７を順次積層する工程と。
防止膜６．第３の絶縁膜７を順次積層する工程と。
第１図（ｃ）に示すように、該第３の絶縁膜７゜該食刻
防止膜６を選択的にエツチング゛して、配線溝８を形成
する工程と。
防止膜６を選択的にエツチング゛して、配線溝８を形成
する工程と。
第１図（ｅ）に絶縁膜を透視した平面図で示した配線パ
ターンをＡ −Ａ ’ ラインでカットした断面図を
、第１図（ｄ）に示すように、該配線溝８を通して、該
第２の絶縁膜に前記第１の金属配線層を表出する第２の
コンタクトホール９を開口する工程と。
ターンをＡ −Ａ ’ ラインでカットした断面図を
、第１図（ｄ）に示すように、該配線溝８を通して、該
第２の絶縁膜に前記第１の金属配線層を表出する第２の
コンタクトホール９を開口する工程と。
第１図（ｆ）に示すように、該配線溝８．該第２のコン
タクトホール９を埋めて、該第１の金属配線層４に達す
る金属層を基板１全面に被覆する工程と。
タクトホール９を埋めて、該第１の金属配線層４に達す
る金属層を基板１全面に被覆する工程と。
第１図（ｇ）に示すように、パターニングして。
第２の金属配線層１０を形成し、該基板ｌ全面に第４の
絶縁膜１１を被覆する工程とを含むことにより達成され
る。
絶縁膜１１を被覆する工程とを含むことにより達成され
る。
本発明では、あらかじめ９層間絶縁膜に配線パターンを
溝状に形成しておき、この溝に配線金属を堆積するので
、配線金属の平坦化が容易で、且つ微細配線を得ること
ができる。
溝状に形成しておき、この溝に配線金属を堆積するので
、配線金属の平坦化が容易で、且つ微細配線を得ること
ができる。
第１図は本発明の一実施例の工程順模式断面図である。
第１（Ｎ（ａ）〜（ｇ）により本発明の第一の実施例を
説明する。
説明する。
第１図（ａ）に示すように、半導体基板ｌであるＳｉ基
板上の第１の絶縁膜２である厚さ８．（１００人の熱５
ｉＯｚ膜に第１のコンタクトポール３を開口し。
板上の第１の絶縁膜２である厚さ８．（１００人の熱５
ｉＯｚ膜に第１のコンタクトポール３を開口し。
基板全面に金属層としてＡβをスパッタ法により１μｍ
の厚さに被覆し、パターニングして第１の金属配線層４
を形成する。更に第２の絶縁膜５として、先ず、 ＣＶ
Ｄ法により、 ８．（１００人の厚さに。
の厚さに被覆し、パターニングして第１の金属配線層４
を形成する。更に第２の絶縁膜５として、先ず、 ＣＶ
Ｄ法により、 ８．（１００人の厚さに。
ＳｉＯ□膜を堆積し、続いて、 ＳＯＧ膜を２μｍの厚
さに堆積し、ベーキングしてから、エッチバックして、
絶縁膜５を平坦化する。
さに堆積し、ベーキングしてから、エッチバックして、
絶縁膜５を平坦化する。
第１図（ｂ）に示すように、第２の絶縁膜５に。
食刻防止膜６としてＳｉ３Ｎ＜膜を２．（１００人の厚
さにＣＶＤ法により堆積し、その上に、第３の絶縁膜７
としてＰＳＧ膜７を８．（１００人の厚さに積層する。
さにＣＶＤ法により堆積し、その上に、第３の絶縁膜７
としてＰＳＧ膜７を８．（１００人の厚さに積層する。
第１図（ｃ）に示すように、 ＰＳＧ膜７ 、５ｉｄＶ
４膜６を選択的にエツチングして、配線溝８を形成する
。
４膜６を選択的にエツチングして、配線溝８を形成する
。
第１図（ｅ）に絶縁膜を透視した平面図で示した配線パ
ターンをＡ−Ａ’ ラインでカットした断面図を、第１
図（ｄ）に示すように、配線溝８を通して、第２の絶縁
膜であるＳｉＯ□膜５に第２のコンタクトホール９を開
口する工程と。
ターンをＡ−Ａ’ ラインでカットした断面図を、第１
図（ｄ）に示すように、配線溝８を通して、第２の絶縁
膜であるＳｉＯ□膜５に第２のコンタクトホール９を開
口する工程と。
第１図（ｆ）に示すように、配線溝８．第２のコンタク
トホール９を埋めて、 ＡＩ！配線層４に達するＡＩ
！層を基板１全面に被覆する。
トホール９を埋めて、 ＡＩ！配線層４に達するＡＩ
！層を基板１全面に被覆する。
第１図（ｇ）に示すように、パターニングして。
第２のＡｌ配線層ＩＯを形成し、該基板Ｉ全面に第４の
絶縁膜として、 ＣＶＤ法によりＰＳＧ膜１１を１．５
μｍの厚さに被覆する。
絶縁膜として、 ＣＶＤ法によりＰＳＧ膜１１を１．５
μｍの厚さに被覆する。
また、第２の実施例として、第１図（ａ）乃至第１図（
ｄ）の工程を経た後に。
ｄ）の工程を経た後に。
第１図（ｈ）に示すように、第３の金属９例えばタング
ステン（Ｗ）、チタン（Ｔｉ）等を第２のコンタクトホ
ールにＣＶＤ法等により埋め込み。
ステン（Ｗ）、チタン（Ｔｉ）等を第２のコンタクトホ
ールにＣＶＤ法等により埋め込み。
第１図（ｉ）に示すように第２の金属配線層としてのＡ
１層を被覆パターニングし、 ＣＶＤ法によりＰＳＧ膜
ｔｉを被覆して多層配線を完了する。
１層を被覆パターニングし、 ＣＶＤ法によりＰＳＧ膜
ｔｉを被覆して多層配線を完了する。
以上説明したように１本発明によれば、 Ａｆ配線の
高さが軽減できるので、上層の層間絶縁膜を形成する場
合に、平坦性を著しく高めることができる。
高さが軽減できるので、上層の層間絶縁膜を形成する場
合に、平坦性を著しく高めることができる。
又、 Ａ１合金をエツチングして配線形成を行う場合
に、少しのエツチング量で済むために、配線を細く、且
つ厚く形成することが可能となり、高密度、高集積半導
体装置の開発に寄与するところが大きい。
に、少しのエツチング量で済むために、配線を細く、且
つ厚く形成することが可能となり、高密度、高集積半導
体装置の開発に寄与するところが大きい。
第１図は本発明の一実施例の工程順模式断面図。
第２図は従来例の説明図
である。
図において。
■は半導体基板、 ２は第１の絶縁膜。
３は第１のコンタクトホール。
４は第１の金属配線層。
５は第２の絶縁膜、 ６は食刻防止膜。
７は第３の絶縁膜、 ８は配線溝。
９は第２のコンタクトホール。
ｌＯは第２の金属配線層。
Claims (1)
- 【特許請求の範囲】 １）半導体基板（１）上の第１の絶縁膜（２）に第１の
コンタクトホール（３）を開口し、基板全面に金属層を
被覆し、パターニングして第１の金属配線層（４）を形
成し、更に第２の絶縁膜（５）を被覆して平坦化する工
程と、 該第２の絶縁膜（５）に、食刻防止膜（６）、第３の絶
縁膜（７）を順次積層する工程と、 該第３の絶縁膜（７）、該食刻防止膜（６）を選択的に
エッチングして、配線溝（８）を形成する工程と、該配
線溝（８）を通して、該第２の絶縁膜に前記第１の金属
配線層（４）を表出する第２のコンタクトホール（９）
を開口する工程と、 該配線溝（８）、該第２のコンタクトホール（９）を埋
めて、該第１の金属配線層（４）に達する第２の金属層
（１０）を基板（１）全面に被覆する工程と、該第２の
金属配線層（１０）をパターニングし、該基板全面に第
４の絶縁膜を被覆する工程とを含むことを特徴とする半
導体装置の製造方法。 ２）該第２のコンタクトホール内に、あらかじめバイア
ホール用の第３の金属（１２）を堆積しておくことを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12072490A JPH0415926A (ja) | 1990-05-09 | 1990-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12072490A JPH0415926A (ja) | 1990-05-09 | 1990-05-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415926A true JPH0415926A (ja) | 1992-01-21 |
Family
ID=14793433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12072490A Pending JPH0415926A (ja) | 1990-05-09 | 1990-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415926A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235173A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0969561A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
| KR100667379B1 (ko) * | 1999-08-05 | 2007-01-10 | 인피니언 테크놀로지스 아게 | 집적 반도체 칩 |
-
1990
- 1990-05-09 JP JP12072490A patent/JPH0415926A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235173A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 半導体装置及びその製造方法 |
| JPH0969561A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | 半導体装置の製造方法 |
| KR100667379B1 (ko) * | 1999-08-05 | 2007-01-10 | 인피니언 테크놀로지스 아게 | 집적 반도체 칩 |
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