KR100440475B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비아홀 부분에서의 배선 저항을 감소시키기 위하여, 고융점 금속층과 알루미늄층을 이용한 다층 구조로 배선을 형성한다. 본 발명에 따른 반도체 소자를 제조하기 위하여, 기판 위에 절연막을 증착한 후, 절연막 위에 제1 금속층, 제1 금속층과 동일 금속막이며 제1 금속층보다 결정립의 크기가 큰 제3 금속층을 증착하고 패터닝하여 제1 배선을 형성한다. 이어, 제1 배선을 덮는 층간 절연막을 증착한 후, 평탄화한 후, 층간 절연막에 제1 배선을 드러내는 비아홀을 형성한다. 이어, 비아홀을 채우는 비아를 형성한다.

Description

반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 배선의 형성 방법에 관한 것이다.

반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성되며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.

그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한, 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다. 또한, 반도체 소자의미세화에 따라 금속 배선층의 선폭이 점차적으로 작아지고 있다.

반도체 소자의 다층 배선을 형성하는 종래 기술 중의 하나는 하부 배선을 덮는 절연막에 하부 배선을 드러내는 비아홀을 형성한 후, 이 비아홀에 하부 배선에 접촉하는 상부 배선을 증착하고 평탄화하는 것이다.

그런데, 이와 같은 반도체 소자의 제조에 있어서, 절연막에 비아홀 형성 후에 금속 배선층 패턴을 위한 금속층을 증착할 때, 그의 높은 증착 온도에 기인하여 비아홀 하부에 있는 알루미늄 합금 등으로 이루어진 배선이 비아홀 상부로 치고 올라오는 업-익스트루젼(UP-EXTRUSION)이 일어난다. 이 경우, 궁극적으로 비아홀 부분에서의 금속 배선층의 저항이 증가하는데, 심할 경우에는 비아홀 부분에서 배선간 전류의 정상적인 흐름이 불가능하게 된다.

본 발명은 반도체 소자에 있어서, 비아홀 부분에서의 배선 저항을 감소시키고자 한다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조에서의 배선 형성 공정도이다.

본 발명은 이러한 기술적 과제를 해결하기 위하여, 고융점 금속층과 알루미늄층을 이용한 다층 구조로 배선을 형성한다.

구체적으로 본 발명에 따른 반도체 소자를 제조하기 위하여, 기판 위에 절연막을 증착한 후, 절연막 위에 제1 금속층, 제1 금속층과 동일 금속막이며 제1 금속층보다 결정립의 크기가 큰 제3 금속층을 증착하고 패터닝하여 제1 배선을 형성한다. 이어, 제1 배선을 덮는 층간 절연막을 증착한 후, 평탄화한 후, 층간 절연막에 제1 배선을 드러내는 비아홀을 형성한다. 이어, 비아홀을 채우는 비아를 형성한다.

이 때, 제3 금속층의 증착전, 제1 금속층 상부에 고융점 금속 물질로 이루어진 제2 금속층을 증착할 수 있다. 또한, 제1 배선 형성을 위한 패터닝 전, 제3 금속층 상부에 고융점 금속 물질로 이루어진 제4 금속층을 증착할 수 있다.

여기서, 제1 금속층 및 제3 금속층은 구리, 구리 합금, 알루미늄 또는 알루미늄 합금으로 형성할 수 있다. 또한, 제3 금속층의 두께는 제1 금속층 두께의 1/2 이하가 되게 형성할 수 있다. 여기서, 제3 금속층을 이루는 금속물질의 결정립 크기가 제1 금속층을 이루는 금속 물질의 결정립 크기의 2배 이상이 되도록 제3 금속층 및 제1 금속층을 형성할 수 있다. 또한, 제1 금속층은 250℃이하에서 증착하고, 제3 금속층은 350∼470℃에서 증착할 수 있다. 또한, 제1 금속층은 3000∼6000Å의 두께로 형성하고, 제3 금속층은 2000∼4000Å의 두께로 형성할 수 있다. 또한, 본 발명에서, 제2 금속층 또는 제4 금속층은 200∼2000Å의 두께로 형성할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 배선 형성 공정도이다.

우선, 도 1a에 도시한 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(10) 상에 산화막 등으로 절연막(20)을 형성한다.

이어, 절연막(20) 상에 제1, 제2, 제3 및 제4 금속층(31, 32, 33, 34)을 연속 증착한 후, 이 금속층들을 사진 식각 공정으로 패터닝하여 4층 구조의 배선(30)을 형성한다.

여기서, 제1 금속층(31) 및 제3 금속층(33)은 알루미늄, 알루미늄 합금, 구리 또는 구리 합금 등으로 형성할 수 있다. 제1 금속층(31)은 3000∼6000Å의 두께로 증착하고, 제3 금속층(33)은 2000∼4000Å의 두께로 증착한다. 이 때, 제3 금속층(33)은 제1 금속층(31)의 두께의 1/2이하가 되도록 설정할 수 있다.

여기서, 제3 금속층(33)을 이루는 금속 물질의 결정립 크기가 제1 금속층(31)을 이루는 금속 물질의 결정립 크기의 2배 이상이 되도록 제1 금속층(31) 및 제3 금속층(33)의 증착 온도를 조절하는 것이 바람직하다. 예로써, 제1 금속층(31)은 250℃이하의 온도에서 증착하고, 제3 금속층(33)은 350∼470℃의 온도에서 증착한다. 이와 같이 배선을 이루는 금속 물질의 결정립의 크기가 클 경우, 활성화 에너지가 크므로 후속 공정을 높은 온도에서 실시하여도 금속층을 이루는 금속 물질이 성장하거나 이동할 가능성이 적게 되어 금속 배선이 치고 올라오는 현상을 억제할 수 있다. 이 때, 제3 금속층(33)을 이루는 금속 물질의 결정립 크기를 후속 공정시 형성되는 비아홀(H)의 크기보다 크게 되도록 제3 금속층(33)을 형성할 경우, 제3 금속층(33)이 성장할 가능성을 더욱 줄일 수 있어서 유리하다.

또한, 제2 금속층(32) 및 제4 금속층(34)은 티타늄나이드라이드 등과 같은 고융점 금속 물질로 형성할 수 있다. 이와 같이, 고융점 금속층이 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금 등으로 이루어진 금속층 상에 형성할 경우, 이러한 금속층에서 발생하는 힐록(hillock) 등의 생성을 억제할 수 있다.

이 때, 제2 금속층(32) 및 제4 금속층(34)은 플라즈마 증착 방식을 이용하여 200∼2000Å의 두께로 증착할 수 있다.

여기서, 제1, 제2, 제3 및 제4 금속층(31, 32, 33, 34)은 하나의 동일한 장비에서 연속 증착할 수 있다. 즉, 제1 및 제3 금속층(31, 33)을 증착하기 위한 스퍼터링 증착 체임버와 제2 및 제4 금속층(32, 34)을 증착하기 위한 플라즈마 증착 체임버가 하나로 결합된 장비를 이용할 수 있다.

다음, 도 1b에 도시한 바와 같이, 4층 구조의 배선(30)을 포함하는 기판 전면에 산화막 등으로 층간 절연막(40)을 형성한다. 이어, 화학 기계적 연마법에 의해 층간 절연막(40)을 평탄화시킨다. 이어, 사진 식각 공정으로 이 층간 절연막 (40)을 패터닝하여 4층 구조의 배선(30)의 최상단층인 제4 금속층(34)을 드러내는 비아홀(45)을 형성한다.

다음, 도 1c에 도시한 바와 같이, 비아홀(45)이 형성된 층간 절연막(40)을 포함하는 기판 전면에 베리어 금속층(50)을 얇게 증착한 후, 연속하여 비아용 금속층을 두껍게 증착한다.

이어, 베리어 금속층(50)과 비아용 금속층을 화학 기계적 연마법 또는 에치백에 의해 층간 절연막(40)이 드러날 때까지 제거한다. 여기서, 비아용 금속층은 비아홀(45)에 잔류하여 비아(60)가 된다.

다음, 도 1d에 도시한 바와 같이, 평탄화된 베리어 금속층(50)과 비아(60)를 포함하는 기판의 전면에 상부 배선용 금속층을 증착한 후, 사진 식각 공정으로 이 금속층을 패터닝하여 비아(60)에 접촉하는 상부 배선(72)을 형성한다.

여기서, 상부 배선용 금속층은 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금으로 형성할 수 있다.

이와 같이, 본 발명에서는 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금으로 이루어진 배선을 고융점 금속층이 덮고 있으므로 배선에 힐록등의 생성으로 인한 배선 표면의 거칠기가 증가하는 것을 억제할 수 있으며, 배선을 이루는 금속 물질의 결정립의 크기를 미리 크게 형성함으로써, 비아홀 형성 후에 배선 증착을 위한 고온 공정을 진행하여도 배선을 이루는 금속 물질의 업-익스트루젼(UP-EXTRUSION)의 발생을 저지할 수 있다.

본 발명은 비아홀을 통하여 배선을 이루는 금속 물질이 치고 올라오는 업-익스트루젼(UP-EXTRUSION)의 발생을 억제할 수 있어서 비아홀 부분에서의 두 배선 사이의 접촉 저항을 개선할 수 있다.

Claims (9)

1. 기판 위에 절연막을 증착하는 단계,

   상기 절연막 위에 제1 금속층을 250℃ 이하에서 증착하고, 상기 제1 금속층과 동일 금속막이며 제1 금속층보다 결정립 크기가 큰 제3 금속층을 350~470℃에서 증착하고 패터닝하여 제1 배선을 형성하는 단계;

   상기 제1 배선을 덮는 층간 절연막을 증착한 후, 평탄화하는 단계,

   상기 층간 절연막에 상기 제1 배선을 드러내는 비아홀을 형성하는 단계,

   상기 비아홀을 채우는 비아를 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제1항에서, 상기 제3 금속층의 증착 전, 상기 제1 금속층 상부에 고융점 금속 물질로 이루어진 제2 금속층을 증착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
3. 제1항에서, 상기 제1 배선 형성을 위한 패터닝 전, 상기 제3 금속층 상부에 고융점 금속 물질로 이루어진 제4 금속층을 증착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
4. 제1항 내지 제3항 중 어느 한 항에서,

   상기 제1 금속층 및 상기 제3 금속층은 구리, 구리 합금, 알루미늄 또는 알루미늄 합금으로 형성하는 반도체 소자의 제조 방법.
5. 제1항 내지 제3항 중 어느 한 항에서,

   상기 제3 금속층의 두께는 상기 제1 금속층 두께의 1/2 이하가 되게 형성하는 반도체 소자의 제조 방법.
6. 제1항 내지 제3항 중 어느 한 항에서,

   상기 제3 금속층을 이루는 금속 물질의 결정립 크기가 제1 금속층을 이루는 금속 물질의 결정립 크기의 2배 이상이 되도록 상기 제3 금속층 및 상기 제1 금속층을 형성하는 반도체 소자의 제조 방법.
7. 삭제
8. 제1항 내지 제3항 중 어느 한 항에서,

   상기 제1 금속층은 3000∼6000Å의 두께로 형성하고,

   상기 제3 금속층은 2000∼4000Å의 두께로 형성하는 반도체 소자의 제조 방법.
9. 제2항 또는 제3항에서, 상기 제2 또는 제4 금속층은 각각 200Å 내지 2000Å의 두께로 형성하는 반도체 소자의 제조 방법.