KR100440467B1 - 반도체 소자의 금속배선 적층구조 형성 방법 - Google Patents

반도체 소자의 금속배선 적층구조 형성 방법 Download PDF

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Abstract

반도체 소자의 금속배선 적층구조 형성 방법에 관한 것으로, 그 목적은 금속 배선층의 금속막이 상부로 돌출되는 것을 방지하여 반도체 소자의 성능을 향상시키는 데 있다. 이를 위해 본 발명에서는 반도체 기판 상부의 콘택 또는 비아가 형성된 절연막 상부에 제1 베리어 메탈과 제1 금속막, 제1 Ti, Al, 제2 Ti, TiN을 순차적으로 적층하고 패터닝하여 금속 배선층을 형성하는 단계; 금속 배선층을 신터하여 제1 Ti, Al, 제2 Ti의 반응에 의해 제1 금속막 상부에 TiAl3를 형성하는 단계; 금속 배선층을 포함한 상부 전면에 층간 절연막을 증착하고 선택적으로 식각하여 비아홀을 형성하는 단계; 비아홀을 포함한 층간 절연막 상부 전면에 제2 베리어 메탈과 제2 금속막을 증착하고 평탄화하여 금속 플러그를 형성하는 단계를 순차적으로 수행하여 반도체 소자의 금속배선 적층구조를 형성한다.

Description

반도체 소자의 금속배선 적층구조 형성 방법 {Formation method of stacking structure of metal line in semiconductor device}
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 금속배선 적층구조를 형성하는 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성되며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다.
종래 반도체 소자의 금속배선 적층구조 형성 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 1a 내지 도 1f는 종래 금속배선 적층구조 형성 방법을 도시한 공정단면도이다. 먼저 도 1a에 도시한 바와 같이, 반도체 기판 상부의 콘택(contact) 또는 비아(via)가 형성된 절연막(1) 상에 Ti(2)의 베리어 메탈(barrier metal), Al(3)의 금속막, Ti(4) 및 TiN(5)을 차례로 적층하여 금속적층구조를 형성한다.
다음 도 1b에 도시한 바와 같이, 상기한 금속적층구조를 설계된 디자인으로 패터닝(patterning)한 후 신터(sinter)하여 금속 배선층을 형성한다. 그 결과 Ti(2,4)와 Al(3)의 계면에서는 어느 정도 TiAl3(6)가 형성된다. 이 때, 도 1b에 도시된 TiAl3(6)은 설명의 편의상 과장된 것이며, 실제로는 도 1b에 도시된 것처럼 크게 관찰되는 것은 아니다.
다음 도 1c에 도시된 바와 같이, 고밀도 플라즈마(high density plasma : HDP) 방법 또는 에스오지(SOG : spin on glass) 방법을 이용하여 절연막(7)을 형성함으로써 금속 배선층 사이의 갭(gap)을 충진한 다음, 상부 전면에 층간 절연막(8)을 증착하고 평탄화한다.
다음 도 1d에 도시한 바와 같이, 층간 절연막(8)애 비아홀(9)을 형성한다.이때, 비아홀(9) 저항을 감소시키고 웨이퍼 내의 비아홀(9) 저항 변화를 줄이기 위해 비아홀(9) 형성을 위한 식각시, 상기 금속 배선층의 TiN(5) 및 Ti(4)를 오버에치(overetch)하여 금속막인 Al(3)에서 식각을 종료한다.
다음 도 1e에 도시된 바와 같이, 비아홀(9)을 포함한 층간절연막(8) 상에 인시튜(in-situ) 방식으로 Ti(10)/TiN(11) 적층막 구조의 베리어 메탈을 형성한다.
다음 도 1f에 도시된 바와 같이, 비아홀(9) 내부가 충분히 충진되도록 화학 기상 증착법(chemical vapor deposition : CVD)으로 금속막인 텅스텐막(12)을 형성하고, 텅스텐막(12)을, 층간절연막(8)이 노출될 때까지 화학 기계적 연마(chemical mechanical polishing : CMP)하여 평탄화시킨다. 이로써, 비아홀(9) 내부에 금속 플러그로써 텅스텐 플러그(12)를 형성하여 비아를 완성한다.
상기한 방법으로 반도체 소자의 금속배선 적층구조 형성을 완료하며, 반도체 소자에서 필요로 하는 금속막의 층수만큼 상기한 공정을 반복해서 진행하면 된다.
그러나, 상기한 종래의 금속배선 적층구조 형성방법에서는 다음과 같은 문제점이 발생한다.
비아홀에 베리어 메탈의 TiN(11)을 화학 기상 증착법으로 형성하기 위해서 기판온도를 400~470℃로 높이는데, 이러한 고온의 기판에 화학 기상 증착 방법으로 TiN(11)을 형성하는 과정에서 열에너지를 받은 금속 배선층의 금속막이 비아홀(9) 바닥에서 상부로 돌출되며, 상부로 돌출된 금속막은 비아홀 바닥의 베리어 메탈인Ti(10)와 반응하여 불순물, 일 예로 금속막으로 Al을 이용할 경우 TiAl3를 형성함으로써 Ti의 손실을 발생시키는 문제점이 있다. 이 위에 화학 기상 증착 방법으로 형성되는 베리어 메탈의 TiN(11)은 다른 부위에 비하여 얇게 증착된다.
이와 같은 금속막의 상부 돌출은 베리어 메탈 중 Ti(10)를 형성하는 과정에서도 기판 온도가 280℃ 이상이면 발생한다.
베리어 메탈의 얇은 TiN(11)은 비아홀 내부에 충진되는 금속 플러그 형성을 위한 금속막 형성시 사용되는 소스(source), 일 예로 금속막으로 텅스텐(12)을 이용할 경우에는 WF6의 F기에 대한 장벽막 역할을 하지 못하므로 얇은 TiN 하부에 높은 비아홀 저항을 야기하는 TiAlxFy화합물을 형성하며, 이로 인해 비아홀 저항이 증가되어져 반도체 소자의 성능을 저하시키거나 동작불능 상태에 이르게 한다.
이를 방지하기 위해 베리어 메탈 형성시 기판의 온도를 낮추어 주어면 생산성이 떨어진다. 예를 들어 화학 기상 증착 방법으로 베리어 메탈의 TiN(11) 형성시 기판온도를 450℃에서 400℃로 낮추면 쓰루풋(throughput)이 55% 이상 감소하여 설비 운용 효율이 저하되고 생산성이 떨어지는 또 다른 문제점이 발생하는 것이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 금속 배선층의 금속막이 상부로 돌출되는 것을 방지하여 반도체 소자의 성능을 향상시키는 데 있다.
도 1a 내지 도 1f는 종래 금속배선 적층구조 형성 방법을 도시한 공정단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 금속배선 적층구조 형성 방법을 도시한 공정단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 반도체 기판 상부의 콘택 또는 비아가 형성된 절연막 상부에 제1 베리어 메탈과 제1 금속막, 제1 Ti, Al, 제2 Ti, TiN을 순차적으로 적층하고 패터닝하여 금속 배선층을 형성하는 단계; 금속 배선층을 신터하여 제1 Ti, Al, 제2 Ti의 반응에 의해 제1 금속막 상부에 TiAl3를 형성하는 단계; 금속 배선층을 포함한 상부 전면에 층간 절연막을 증착하고 선택적으로 식각하여 비아홀을 형성하는 단계; 비아홀을 포함한 층간 절연막 상부 전면에 제2 베리어 메탈과 제2 금속막을 증착하고 평탄화하여 금속 플러그를 형성하는 단계를 순차적으로 수행하여 반도체 소자의 금속배선 적층구조를 형성한다.
이 때, Al는 500Å 내지 2000Å의 두께로 형성하는 것이 바람직하고, 제1 Ti는 50Å 내지 150Å, 제2 Ti는 50Å 내지 200Å의 두께로 형성하는 것이 바람직하다.
TiAl3형성을 위한 신터는 350℃ 내지 450℃에서 진행하는 것이 바람직하다.
Al층 대신에, Al에 0.2~1.0%의 Cu가 첨가된 합금, Al에 0.2~1%의 Cu 그리고 0.5~2%의 실리콘이 첨가된 합금 및 Al에 0.5~2%의 실리콘이 첨가된 합금 중의 어느 하나를 이용하는 것이 바람직하다.
신터는 전기로 내에서 질소 분위기로 20~60분 동안 실시하는 하거나, 또는 급속열처리 방법으로 10~60초 동안 실시하는 것이 바람직하다.
비아홀 형성을 위한 층간 절연막의 선택 식각시, 상기 TiAl3를 식각정지막으로 사용하는 것이 바람직하다.
층간 절연막의 증차 이전에 고밀도 플라즈마 방법 또는 SOG 방법에 의해 금속 배선층 사이의 갭을 충진하는 하부막을 형성하는 단계를 더 수행하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자의 금속배선 적층구조 형성 방법에 대해 상세히 설명한다. 도 2a 내지 도 2f는 본 발명에 따른 금속배선 적층구조 형성 방법을 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판 상부의 콘택 또는 비아가 형성된 절연막(20) 상부에 베리어 메탈(21)과 금속막(22), Ti(23), Al(24), Ti(25), TiN(26)을 순차적으로 적층하여 금속적층구조를 형성한다.
이러한 금속적층구조는 최상층 금속 배선층을 제외한 모든 다층 배선층의 구조에 해당된다. 만약 상기한 금속적층구조가 최하층 금속 배선층의 구조에 해당되는 것이라면, 절연막(20)의 상태는 피엠디(PMD : pre metal dielectric)에 금속 플러그가 충진된 콘택이 형성되어 있는 상태이고, 상기한 금속적층구조가 최상층 금속 배선층을 제외한, 최하층 이후의 금속 배선층의 구조에 해당되는 것이라면, 절연막(20)의 상태는 설계에 따라 패터닝 및 신터된 다층 금속 배선층 상의 층간절연막(IMD : inter metal dielectric)에 금속 플러그가 충진된 비아가 형성되어 있는 상태이다.
상기한 금속적층구조에서 종래에 비해 추가로 형성된 Ti(23)와 Al(24)은 후속 신터 공정에서 TiAl3로 반응하여, 비아홀 식각 종료층 역할을 하며, 비아홀 아래에 존재하여 금속막(22)이 상부로 돌출되는 것을 방지하는 소스 역할을 한다.
실험에 의하면 100Å의 Ti층(25)는 400~500Å의 Al에 의해 모두 소모되어 TiAl3로 합성되며, 100Å의 베리어 메탈(21)의 Ti층은 500~600Å의 Al에 의해 모두 소모되어 TiAl3로 합성된다. 또한, Ti와 Al이 반응하여 TiAl3를 형성할 때 부피 팽창이 일어난다. 따라서, Ti층(23)은 50~150Å 정도의 두께이면 충분하고, Al층(24)은 500~2000Å 정도의 두께이면 충분하다.
상기한 금속적층구조의 전체 두께는 갭 충진 능력 등을 고려하여 너무 두꺼워지면 곤란하며, 또한 TiAl3가 형성되면 금속배선의 저항이 증가하기 때문에 너무 얇아지는 것은 더욱 곤란하다. 따라서, 베리어 메탈(21)은 100~700Å로 형성하는 것이 바람직하며 특히, 베리어 메탈(21)을 Ti로 형성할 경우에는 100~200Å의 두께, Ti/TiN으로 형성할 경우에는 Ti는 100~200Å, TiN은 100~500Å의 두께로 형성하는 것이 바람직하다. 그리고, 금속막(22)은 Al, Al 합금, Cu 등의 통상적인 도전성 금속으로 형성하며 2000~6000Å 두께로 형성하는 것이 바람직하며, Ti(25)는 50~200Å 두께로, TiN(26)은 200~500Å의 두께로 각각 형성하는 것이 바람직하다.그리고, Al(24) 대신에 Al에 0.2~1.0%의 Cu가 첨가된 합금, Al에 0.2~1%의 Cu 그리고 0.5~2%의 실리콘이 첨가된 합금 및 Al에 0.5~2%의 실리콘이 첨가된 합금 등의 Al 합금을 이용할 수도 있다.
다음, 도 2b에 도시된 바와 같이, 금속적층구조를 설계된 디자인으로 패터닝한 후 신터하여 금속 배선층을 형성한다. 신터할 때에는 350~450℃의 온도로 신터하며, 전기로 내에서 질소 분위기로 20~60분 동안 하거나, 또는 급속열처리(rapid thermal process : RTP) 방법으로 10~60초 동안 하는 것이 바람직하다.
350~450℃의 신터 공정에서는 Ti와 Al이 반응하여 TiAl3이 형성되는데, 그 결과, 베리어 메탈(21)이 Ti이며 금속막(22)이 Al일 경우에는 그 계면에서 TiAl3(30)이 형성되지만 도 2b에서는 설명의 편의상 과장되게 도시한 것으로 실제로는 이처럼 크게 관찰되는 것은 아니며, Ti(23)/Al(24)/Ti(25)는 TiAl3(30')으로 합성되는데, Ti(23)/Al(24)/Ti(25)로부터 합성된 TiAl3(30')은 보다 두껍고 균일한 층 형태이다.
다음, 도 2c에 도시된 바와 같이, 금속적층구조 및 반도체 기판의 상부 전면에 절연막을 형성한다. 절연막으로는 먼저, HDP 또는 SOG 방법에 의해 금속 배선층 사이의 갭을 충진하는 하부막(31)을 형성한 다음, 하부막(31)의 토폴로지(topology) 효과 즉, 표면 단차 형상을 감출 수 있을 정도로 층간절연막(32)을 형성하고, 층간절연막(32)을 화학기계적 연마 또는 에치백(etch back) 공정에 의하여 평탄화한다.
다음, 도 2d에 도시된 바와 같이, 금속 배선층 상부에 해당하는 절연막(31, 32) 및 그 하부 금속 배선층 상부의 TiN(26) 및 소정두께의 TiAl3(30')을 소정폭으로 식각하여 비아홀(33)을 형성한다. 이 때 비아홀 저항을 감소시키고 웨이퍼 내의 비아홀 저항 변화를 줄이기 위해, 금속 배선층 상부의 TiN(26)을 오버에치하여 TiAl3(30')에서 식각을 종료한다. 또한, 비아홀(33)의 하부에 50Å 이상 두께의 TiAl3층(30')을 남겨두어 상부로 돌출하는 금속막(22)을 막아준다.
다음, 도 2e에 도시된 바와 같이, 비아홀(33)의 내벽을 포함하여 층간절연막(32)의 상면에 인시튜 방식으로 Ti(34)/TiN(35) 적층막 구조의 베리어 메탈을 형성한다. 이 때, 베리어 메탈은, 최근 반도체 소자의 집적도가 높아지면서 비아홀이 좁고 깊기 때문에 베리어 메탈의 바닥 스텝 커버리지(step coverage)를 향상시키기 위해 TiN(35)을 CVD 방법으로 형성한다.
즉, Ti(34)은 물리기상증착(physical vapor deposition : PVD) 방법으로 형성하고, TiN(35)는 CVD 방법으로 형성한다. Ti(34)을 PVD 방법으로 형성할 때에는 기판의 온도가 100~300℃가 되도록 하고, TiN(35)을 CVD 방법으로 형성할 때에는 기판의 온도가 400~450℃가 되도록 한다.
종래에 비해 추가된 Ti(23)/Al(24)에 의해 형성된 TiAl3(30')이 상부로 돌출하는 금속 배선층의 금속막을 막아주어 비아홀에도 적정한 두께의 TiN(35)이 증착된다.
다음, 도 2f에 도시된 바와 같이, 베리어 메탈의 TiN(35) 상에 비아홀(33) 내부가 충분히 충진되도록 화학기상증착법으로 W, Ai, Cu, W-Si, Al 합금 등의 금속막(36)을 형성하고, 층간절연막(32)이 노출될 때까지 금속막(36), 베리어메탈(34, 35)을 화학기계적 연마하여 평탄화시킨다. 이로써, 비아홀(33) 내부에 금속 플러그(36)를 형성한다.
이 때, 비아홀 바닥의 베리어 메탈 중의 TiN(35)이 충분한 장벽막 특성을 가질 수 있는 두께이므로, 금속 플러그 형성을 위한 금속막(36) 형성시 사용되는 소스와 금속 배선층의 금속막(22)의 반응에 의한 불순물, 일 예로 금속막(36)이 W이고 금속막(22)이 Al일 경우 W의 증착에 사용되는 WF6의 F와 Al의 반응을 방지할 수 있어서, 비아홀 저항 증가 요인을 제거할 수 있다.
또다른 평탄화 방법으로서, 층간절연막(32) 상의 베리어 메탈(34, 35)이 노출될 때까지 금속막(36)을 에치백하는 방법을 사용할 수도 있다.
상기한 방법으로 반도체 소자의 금속배선 적층구조 형성을 완료하며, 반도체 소자에서 필요로 하는 금속막의 층수만큼 상기한 공정을 반복해서 진행하면 된다.
상술한 바와 같이, 본 발명에서는 금속적층구조의 금속막과 베리어 메탈의 Ti 사이에 Ti와 Al을 형성하여 신터 공정에서 금속막 상부에 균일하고 두꺼운 TiAl3층을 형성하고, 금속배선 적층구조 형성시 TiAl3층에서 식각을 종료하여 비아홀의 하부에 어느 정도 두께의 TiAl3층을 남겨둠으로써, 비아홀 내에 베리어 메탈을 형성할 때 금속 배선층의 금속막이 상부로 돌출되는 것을 방지하는 효과가 있다.
또한, 비아홀에 플러그를 형성하기 위한 금속막의 형성시 사용되는 소스와 금속 배선층의 금속막의 반응으로 인한 불순물 형성, 예로써 텅스텐 플러그 형성시사용하는 WF6와 Al의 반응으로 인한 TiAlxFx화합물의 형성을 방지하는 효과가 있다.
그리고, 금속 플러그 형성시 아웃개싱에 의한 비아홀 보이드 형성을 방지하여 비아홀 저항 증가에 의한 반도체 소자 성능 저하 또는 동작 불능 상태를 미연에 방지하는 효과가 있다.

Claims (9)

  1. 반도체 기판 상부의 콘택 또는 비아가 형성된 절연막 상부에 제1 베리어 메탈과 제1 금속막, 제1 Ti, Al, 제2 Ti, TiN을 순차적으로 적층하고 패터닝하여 금속 배선층을 형성하는 단계;
    상기 금속 배선층을 신터하여 상기 제1 Ti, Al, 제2 Ti의 반응에 의해 상기 제1 금속막 상부에 TiAl3를 형성하는 단계;
    상기 금속 배선층을 포함한 상부 전면에 층간 절연막을 증착하고 선택적으로 식각하여 비아홀을 형성하되, 상기 TiAl3를 식각정지막으로 사용하여 식각하는 단계;
    상기 비아홀을 포함한 층간 절연막 상부 전면에 제2 베리어 메탈과 제2 금속막을 증착하고 평탄화하여 금속 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 적층구조 형성방법.
  2. 제 1 항에 있어서,
    상기 Al는 500Å 내지 2000Å의 두께로 형성하는 반도체 소자의 금속배선 적층구조 형성방법.
  3. 제 2 항에 있어서,
    상기 제1 Ti는 50Å 내지 150Å, 제2 Ti는 50Å 내지 200Å의 두께로 형성하는 반도체 소자의 금속배선 적층구조 형성방법.
  4. 제 1 항에 있어서, 상기 TiAl3형성을 위한 신터는 350℃ 내지 450℃에서 진행하는 반도체 소자의 금속배선 적층구조 형성방법.
  5. 제 1 항에 있어서,
    상기 Al층 대신에, Al에 0.2~1.0%의 Cu가 첨가된 합금, Al에 0.2~1%의 Cu 그리고 0.5~2%의 실리콘이 첨가된 합금 및 Al에 0.5~2%의 실리콘이 첨가된 합금 중의 어느 하나를 이용하는 반도체 소자의 금속배선 적층구조 형성방법.
  6. 제 1 항에 있어서,
    상기 신터는 전기로 내에서 질소 분위기로 20~60분 동안 실시하는 반도체 소자의 금속배선 적층구조 형성방법.
  7. 제 1 항에 있어서,
    상기 신터는 급속열처리 방법으로 10~60초 동안 실시하는 반도체 소자의 금속배선 적층구조 형성방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 층간 절연막의 증차 이전에 고밀도 플라즈마 방법 또는 SOG 방법에 의해 상기 금속 배선층 사이의 갭을 충진하는 하부막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 적층구조 형성방법.
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