KR100422905B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법에 관한 것으로, 그 목적은 금속배선층의 금속막이 부식되거나 금속 블리스터가 발생하는 것을 방지하는 데 있다. 이를 위해 본 발명에서는 접촉구 형성을 위한 CMP 이후 열처리를 수행하여, 금속 플러그 및 절연막에 흡수된 각종 화학용매와 수분을 이웃개싱시킨 후 금속 배선층을 형성시키는 것을 특징으로 한다. 즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상부에 절연막을 증착하고 선택적으로 식각하여 접촉홀을 형성하는 단계, 접촉홀을 포함한 절연막 상부 전면에 베리어 메탈을 증착하고 베리어 메탈 상부 전면에 금속막을 증착하여 접촉홀을 매입하는 단계, 절연막을 버퍼층으로 금속막과 베리어 메탈을 화학 기계적 연마하여 평탄화하고 세정하는 단계, 반도체 기판을 열처리하여 상부의 절연막과 금속막을 아웃 개싱하는 단계, 금속막을 포함한 절연막 상부 전면에 금속 배선막을 증착하고 패터닝하여 금속 배선층을 형성하고 신터하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 회로 설계를 위한 금속 배선층을 형성하는 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다.
그러면 첨부된 도 1a 내지 도 1i를 참조하여 종래 반도체 소자의 제조 방법을 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판 구조물 상부의 콘택(contact) 또는 비아(via)를 포함하는 절연막(1) 상에 Ti(2)와 TiN(3)의 베리어 메탈(barrier metal), 금속막(4), TiN(5)의 베리어 메탈을 순차적으로 적층한 후, 패터닝(patterning)하여 반도체 소자의 회로 형성을 위한 금속 배선층을 형성하고 신터(sinter)한다.
다음, 도 1b에 도시된 바와 같이, 고밀도 플라즈마(high density plasma : HDP) 또는 에스오지(SOG : spin on glass) 방법을 이용하여 절연막(6)을 형성함으로써 갭(gap)을 충진한다.
다음, 도 1c에 도시된 바와 같이, HDP 또는 SOG에 의해 형성된 절연막(6)의 표면형상이 드러나지 않을 정도로 층간절연막(7)을 형성하고 평탄화한다.
다음, 도 1d에 도시된 바와 같이, 층간절연막(7)을 선택적으로 식각하여 비아홀(8)을 형성한다.
다음, 도 1e에 도시된 바와 같이, 비아홀(8)을 포함한 층간절연막(7) 상에 인시튜(in-situ) 방식으로 Ti(9)/TiN(10) 적층막 구조의 베리어 메탈을 형성한다.
다음, 도 1f에 도시된 바와 같이, 비아홀(8) 내부가 충분히 충진되도록 금속막(11), 일 예로 화학기상증착(chemical vapor deposition : CVD) 방법으로 텅스텐막을 형성한다.
다음, 도 1g에 도시된 바와 같이, 금속막(11)과 베리어 메탈(9, 10)을, 층간절연막(8)을 버퍼층으로 하여 CMP에 의해 평탄화하고 세정 공정을 진행한다. 이로써, 비아홀(8) 내부에 금속 플러그(11)를 형성한다.
상기한 방법으로 반도체 소자의 금속배선 형성을 완료하며, 반도체 소자에서 필요로 하는 금속막의 층수만큼 상기한 공정을 반복해서 진행하면 된다.
즉, 도 1h에 도시된 바와 같이, 평탄화된 상면, 즉 금속 플러그(11)를 포함한 층간절연막(7)의 상면에 다시 Ti(12)/TiN(13)의 베리어 메탈, 금속막(14), TiN(15)의 베리어 메탈로 이루어진 금속배선을 형성한 다음, 도 1i에 도시된 바와 같이 디자인된 패턴이 되도록 식각하고 신터한다.
그러나, 상기한 종래의 반도체 소자 제조 방법에서는 다음과 같은 문제점이 발생한다.
금속 배선층의 형성 이전에 반도체 기판의 반도체 소자와 금속 배선층의 전기적 접속 또는 금속 배선층 간의 전기적 접속을 위한 콘택 또는 비아의 접촉구를 형성하는 공정에서 접촉구(콘택홀 또는 비아홀)에 금속막을 매입한 이후 평탄화를 위한 CMP 공정을 진행하게 되는 데, CMP 공정 이후 표면에 잔류하는 파티클(particle)을 제거하기 위한 세정 공정에서 금속 플러그와 절연막이 각종 화학 용매와 수분에 노출되며, 이때 화학 용매 및 수분을 흡수하게 된다.
그리고, 금속 플러그 및 절연막에 흡수된 수분은 후속 금속 배선층의 패터닝 이후 350℃ 내지 400℃의 고온에서 진행되는 신터 공정에서 아웃 개싱되는데, 이때, 아웃 개싱된 가스는 금속 배선층의 금속막을 부식시키거나 상부로 밀어올리는금속 블리스터(blister)를 일으킨다.
결과적으로 금속배선 내의 금속막이 소실되어 단락(short)이 일어나며 반도체 소자는 동작불능 상태에 이르게 되거나 금속막 상부의 베리어 메탈이 떨어져나와 파티클 소스(Particle Source)가 된다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 금속배선층의 금속막이 부식되거나 금속 블리스터가 발생하는 것을 방지하는 데 있다.
도 1a 내지 도 1i는 종래 반도체 소자 제조 방법을 도시한 공정단면도이다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자 제조 방법을 도시한 공정단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 접촉구 형성을 위한 CMP 이후 열처리를 수행하여, 금속 플러그 및 절연막에 흡수된 각종 화학용매와 수분을 이웃개싱시킨 후 금속 배선층을 형성시키는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상부에 절연막을 증착하고 선택적으로 식각하여 접촉홀을 형성하는 단계, 접촉홀을 포함한 절연막 상부 전면에 베리어 메탈을 증착하고 베리어 메탈 상부 전면에 금속막을 증착하여 접촉홀을 매입하는 단계, 절연막을 버퍼층으로 금속막과 베리어 메탈을 화학 기계적 연마하여 평탄화하고 세정하는 단계, 반도체 기판을 열처리하여 상부의 절연막과 금속막을 아웃 개싱하는 단계, 금속막을 포함한 절연막 상부 전면에 금속 배선막을 증착하고 패터닝하여 금속 배선층을 형성하고 신터하는 단계를 포함하여 이루어진다.
이 때, 아웃 개싱을 위한 열처리는 300℃ 내지 450℃의 온도에서 진행하는 것이 바람직하다.
열처리는, 퍼니스에서 40분 내지 60분 동안 진행하거나, 또는 금속 배선막 형성을 위한 증착장비 내의 디개스 챔버에서 50초 내지 100초 동안 진행하며, 또는, 핫 플레이트 또는 급속 열처리장비에서 10초 내지 60초 동안 진행하는 것이 바람직하다.
또한, 아웃 개싱을 위한 열처리 동안 스크러버 공정을 진행하는 것이 바람직하다.
스크러버 공정은 고압 스크러버 또는 브러쉬 스크러버를 사용하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다. 도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 구조물, 즉 개별 소자가 형성된 반도체 기판 또는 하부 금속 배선층 상부의 콘택 또는 비아의 접촉구를 포함하는 절연막(20) 상에 하부 베리어 메탈(21, 22), 금속막(23), 상부 베리어 메탈(24)을 순차적으로 적층하여 금속 배선막을 형성하고, 패터닝하여 반도체 소자의 회로 형성을 위한 금속 배선층을 형성하고 신터(sinter)한다.
이때, 하부 베리어 메탈(21, 22)은 Ti 또는 Ti/TiN(21, 22)으로 형성할 수 있으며, 상부 베리어 메탈(24)은 각각 TiN(24) 또는 Ti/TiN으로 형성할 수 있으며,금속막(23)은 알루미늄(Al), 알루미늄 합금, 구리(Cu) 등의 통상적인 도전성 금속막을 사용할 수 있다.
다음, 금속배선 및 반도체 기판의 상부 전면에 절연막을 형성한다.
일 예로, 먼저, 도 2b에 도시된 바와 같이, HDP 또는 SOG 방법에 의해 금속 배선층 사이의 갭을 충진하는 하부막(25)을 형성한 다음, 도 2c에 도시된 바와 같이, 하부막(25)의 표면형상이 드러나지 않을 정도로 층간 절연막(26)을 형성하고 평탄화한다. 이때, 층간 절연막(26)의 평탄화는 CMP 공정이나 에치백(etch-back) 공정에 의해 진행할 수 있다.
다음, 도 2d에 도시된 바와 같이, 금속배선층의 상부에 해당하는 절연막(25), 층간절연막(26)을 식각하여 비아홀(27)을 형성한다.
다음, 도 2e에 도시된 바와 같이, 비아홀(27)을 포함하여 층간절연막(26)의 상부 전면에 베리어 메탈을 형성하는데, 베리어 메탈로는 인시튜 방식으로 Ti막(28) 및 TiN막(29)을 차례로 적층한다.
일반적으로, 베리어 메탈의 Ti막(28)은 스퍼터링과 같은 물리기상증착(physical vapor deposition : PVD) 방법으로 형성하며, 반도체 소자가 고집적화되어갈수록 비아홀이 좁고 깊은 형상이 되어가므로 베리어 메탈의 바닥 스텝 커버리지(stepcoverage)를 향상시키기 위해 TiN막(29)을 CVD 방법으로 형성하기도 한다.
다음, 도 2f에 도시된 바와 같이, 베리어 메탈의 TiN(29) 상에 비아홀(27) 내부가 충분히 충진되도록 금속막(30)을 증착하며, 금속막(30)은 텅스텐, 알루미늄, 알루미늄 합금, 구리 등으로 형성한다.
다음, 도 2g에 도시된 바와 같이, 층간 절연막(26)을 버퍼층(buffer layer)으로 한 CMP 공정에 의해 층간 절연막(26) 상부의 금속막(30)과 베리어 메탈(28, 29)을 제거하여 비아홀 내부에만 잔류하도록 금속 플러그를 형성함으로써 비아를 형성한다. 그리고, CMP 공정에서 발생한 파티클(particle)을 제거하기 위하여 세정 공정을 진행한다.
다음, 도 2h에 도시된 바와 같이, 반도체 기판을 열처리하여 비아 형성을 위한 CMP 이후의 세정 공정에서 층간 절연막(26) 및 금속 플러그의 금속막(30)에 흡수된 수분 및 화학용매를 아웃 개싱(out gasing)시킨다.
이때, 아웃 개싱을 위한 열처리 공정은 열처리 온도가 300℃ 미만일 경우에는 아웃 개싱이 부족하여 금속 블리스터를 유발할 수 있으며, 열처리 온도가 450℃를 초과할 경우에는 금속 배선층의 금속막(23)에 악영향을 줄 수 있고, 반도체 기판의 전위구조에도 영향을 미칠 수 있기 때문에, 열처리하는 온도는 300℃ 내지 450℃인 것이 바람직하다.
그리고, 열처리 공정은 특별히 별도의 장비에서 진행하지 않고, 이후 금속막 증착을 위한 스퍼터 장비의 디개스 챔버(degas chamber)에서 수행하면 좋다. 스퍼터 장비에는 할로겐 램프 형태의 디개스 챔버가 있으며 여기서 금속배선 증착 직전에 100℃ 내지 200℃ 정도로 디개스 공정을 수행하는 것이 일반적인데, 본 발명에서와 같이 디개스 챔버 내에서 300℃ 내지 450℃로 열처리하면 디개스 효과와 아웃개싱 효과를 동시에 볼 수 있다. 이와 같이 디개스 챔버 내에서 열처리 할 때에는50초 내지 100초 동안 열처리하는 것이 바람직하다.
또는, 열처리를 퍼니스(furnace)에서 40분 내지 60분 정도의 시간동안 수행할 수도 있으며, 핫 플레이트(hot plate), 또는 급속열처리(rapid thermal process : RTP) 장비에서 10초 내지 60초 정도 수행할 수도 있다.
열처리하는 동안 충분한 아웃 개싱을 위해, 스크러버(scrubber)를 추가로 설치하고 이를 가동하면서 열처리를 수행하면 더욱 바람직하다. 스크러버로는 고압 스크러버(high pressure scrubber) 또는 브러쉬(brush) 스크러버 등을 사용할 수 있다.
상기한 방법으로 반도체 소자의 금속배선 형성을 완료하며, 반도체 소자에서 필요로 하는 금속막의 층수만큼 상기한 공정을 반복해서 진행하면 된다.
즉, 도 2i에 도시된 바와 같이, 평탄화된 상면, 즉 금속막(30)과 베리어 메탈(28, 29)의 금속 플러그와 층간 절연막(26)의 상부 전면에 도 2a에서와 같은 방법에 의해 하부 베리어 메탈(31, 32), 금속막(33), 상부 베리어 메탈(34)을 순차적으로 적층하여 금속 배선막을 형성한 후, 도 2j에 도시된 바와 같이 패터닝하여 반도체 소자의 회로 형성을 위한 금속 배선층을 형성하고 신터한다.
상기의 실시예에서는 도 2h에서와 같이 비아의 형성 이후 열처리를 하여 CMP 이후 세정 공정에서 흡수된 화학 용매와 수분을 아웃 개싱하는 것을 설명하였지만, 본 발명은 절연막에 콘택 또는 비아의 접촉구를 형성하기 위한 CMP와 세정 공정 이후 상부에 금속 배선층을 형성하기 이전에 모두 적용 가능하다.
상술한 바와 같이, 본 발명에서는 반도체 기판과 금속 배선층 또는 금속 배선층 간을 절연하는 절연막에 콘택 또는 비아의 접촉구를 비아홀 내에 충진된 금속물질의 CMP와 세정 공정 이후, 열처리를 수행하여 세정 공정에서 절연막과 접촉구에 흡수된 각종 화학용매와 수분을 아웃 개싱시킴으로써, 상부에 금속 배선층을 형성하기 위하여 패터닝된 금속 배선막을 신터하는 공정에서 아웃 개싱이 발생하지 않으므로 종래와 같은 금속 배선층의 금속막이 금속 블리스터가 방지되는 효과가 있다.
따라서, 금속배선층 내의 금속막이 소실되어 단락이 일어나는 일이 방지되어 반도체 소자의 전기적 특성을 향상시키는 효과가 있으며, 이로써 소자의 수율을 향상시키는 효과가 있다.
Claims (7)
- 반도체 기판의 구조물 상부에 절연막을 증착하고 선택적으로 식각하여 접촉홀을 형성하는 단계;상기 접촉홀을 포함한 절연막 상부 전면에 베리어 메탈을 증착하고 베리어 메탈 상부 전면에 금속막을 증착하여 상기 접촉홀을 매입하는 단계;상기 절연막을 버퍼층으로 상기 금속막과 베리어 메탈을 화학 기계적 연마하여 평탄화하고 세정하는 단계;상기 반도체 기판을 열처리하여 상부의 절연막과 금속막을 아웃 개싱하되, 상기 아웃 개싱을 위한 열처리 동안 스크러버 공정을 진행하는 단계;상기 금속막을 포함한 절연막 상부 전면에 금속 배선막을 증착하고 패터닝하여 금속 배선층을 형성하고 신터하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 아웃 개싱을 위한 열처리는 300℃ 내지 450℃의 온도에서 진행하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 열처리는 퍼니스에서 40분 내지 60분 동안 진행하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 열처리는 금속 배선막 형성을 위한 증착장비 내의디개스 챔버에서 50초 내지 100초 동안 진행하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 열처리는 핫 플레이트 또는 급속 열처리장비에서 10초 내지 60초 동안 진행하는 반도체 소자 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 스크러버 공정은 고압 스크러버 또는 브러쉬 스크러버를 사용하는 반도체 소자 제조 방법.
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