KR100699684B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
본 발명에 따르면, 반도체 소자에서 소정의 하부막 구조와 금속 배선을 연결하는 비아홀 또는 콘택홀에서 배리어 금속층의 최상층을 물리적 증착 방법으로 형성하여 열처리 공정에서 발생되는 블리스터 결함 및 파티클 발생을 방지할 수 있는 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
블리스터, 금속 배선, 배리어 금속, TiN, PVD

Description

반도체 소자의 금속 배선 형성 방법{metal line fabrication method for semiconductor device}
도 1a 내지 도 1e는 종래의 반도체 소자의 제조 방법을 보여주는 공정 순서도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 금속 배선의 형성 공정을 순차적으로 보여주는 순서도.
<도면의 주요부분에 대한 부호 설명>
200 : 반도체 기판 207 : 제 1 배리어 금속층
208 : 제 2 배리어 금속층 209 : 제 3 배리어 금속층
211 : 금속막 235 : 금속 배선막
본 발명은 반도체 소자에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작 하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.
이와 같이, 반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조 방법을 보여주는 공정 순서도이다.
먼저, 도 1a에 도시된 바와 같이, 종래의 반도체 기판(100) 하부 구조물 상에 콘택홀 또는 비아홀(h)을 포함하고 있는 층간 절연막(105)이 형성되어 있으며, 예를 들어, 상기 하부 구조물은 금속 배선(101)과 상기 금속 배선(101) 상에 배리어 금속층(103)을 형성하고 있다.
그리고, 도 1b에 도시된 바와 같이, 비아홀(h)을 포함한 층간절연막(105) 상에 Ti(107)/TiN(108) 적층막 구조의 배리어 금속을 형성한다.
상기 Ti(107)는 스퍼터링 방식으로 약 400Å 이하의 두께로 형성하고, 상기 TiN(108)은 MOCVD(metal organic chemical vapor deposition)방식으로 약 100Å 의 두께로 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 비아홀(h) 내부가 충분히 충진되도록 금속막(111), 일 예로 화학기상증착(chemical vapor deposition : CVD) 방법으로 텅스텐(W)막을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기 금속막(111)을 화학적기계적연마(chemical mechanical polishing; 이후, CMP라고 함)하여 평탄화하고 세정 공정을 진행한다.
이때, 상기 배리어 금속인 Ti(107), TiN(108)의 끝단부분(X)이 노출된다
도 1e에 도시된 바와 같이, 상기 평탄화된 금속막(111)을 포함한 층간 절연막(105)의 상면에 다시 Ti(107)/TiN(108)의 바텀 배리어 금속(131, 133), 금속막(135), TiN의 탑 배리어 금속(137)로 이루어진 금속배선을 형성하고 패터닝한 후 약 400℃에서 수십분간 안정화를 위한 신터(sinter)를 한다.
그러나, 상기와 같이 구성하는 종래의 반도체 소자의 금속 배선의 형성 방법에서는 다음과 같은 문제점이 발생한다.
상기 금속 배선의 형성 이전에 반도체 기판의 반도체 소자와 금속 배선의 전기적 접속 또는 금속 배선 간의 전기적 접속을 위한 콘택홀 또는 비아홀의 접촉구를 형성하는 공정에서 비아홀(h)에 금속막을 매입한 이후 평탄화를 위한 CMP 공정을 진행하게 되는데, 상기 CMP 공정에서 표면에 잔류하는 파티클(particle)을 제거 하기 위한 세정 공정과 CMP 공정에서 슬러리(slurry)와 물(DI water)이 노출된 상기 TiN(108)의 끝단부분(X)과 접촉하게 되면서 에이징 효과(aging effect)에 의해 상기 TiN(108)이 화학용매와 수분을 흡습하게 된다.
그리고, 상기 금속막 상에 금속 배선을 형성하기 이전에 TiN 및 층간절연막에서 흡습하고 있는 화학용매와 수분을 제거하기 위해 할로겐 램프에 의해 디개싱(degassing) 공정이 300℃ 이하에서 진행하고 있으나, 절연막에 흡습된 화학용매나 수분은 아웃 개싱되서 제거가 되나 TiN이 흡습하고 있는 화학 용매와 수분은 제거되지 못한다.
그리고, 상기 TiN에 흡습된 수분과 화학용매는 후속 금속 배선층의 패터닝 이후 350℃ 내지 400℃의 고온에서 진행되는 신터 공정에서 아웃 개싱(out gassing)되는데, 이때, 아웃 개싱된 가스는 수분과 화학용매에 의한 OH계열의 가스로서 금속 배선층의 금속막을 부식시키거나 상부로 밀어올리는 금속 블리스터(blister)(B)를 발생시킨다.
결과적으로 상기 금속 배선 내의 금속막이 소실되어 단락(short)(A)이 일어나며 반도체 소자는 동작불능 상태에 이르게 되거나 금속막 상부의 배리어 금속이 떨어져나와 파티클 소스(Particle Source)(C)가 되어 소자의 특성을 저하시키거나 불량을 일으키는 문제점을 발생시킨다.
본 발명은 반도체 소자에서 소정의 하부막 구조와 금속 배선을 연결하는 비아홀 또는 콘택홀에서 배리어 금속층의 최상층을 물리적 증착 방법으로 형성하여 열처리 공정에서 발생되는 블리스터 결함 및 파티클 발생을 방지할 수 있는 반도체 소자의 금속 배선 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 금속배선 형성 방법은, 반도체 기판 상의 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와; 상기 비아홀을 포함한 절연막 상부 전면에 제 1 배리어 금속층을 증착하는 단계와; 상기 제 1 배리어 금속층 상부에 CVD(chemical vapor deposition) 방식으로 제 2 배리어 금속층이 형성되는 단계와; 상기 제 2 배리어 금속층 상부에 PVD(physical vapor deposition) 방식으로 제 3 배리어 금속층이 형성되는 단계와; 상기 제 1 내지 제 3 배리어 금속층 전면에 금속막을 증착하여 상기 비아홀을 매립하는 단계와; 상기 제 3 배리어 금속층을 버퍼층으로 상기 금속막을 화학 기계적 연마하여 평탄화하고 세정하는 단계와; 상기 금속막 및 상기 제 3 배리어 금속층과 접촉된 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제 3 배리어 금속층은 250Å 내지 500Å의 두께로 형성하는 것을 특징으로 한다.
상기 금속막을 화학 기계적 연마하여 평탄화하고 세정하는 단계에 있어서, 상기 제 2 배리어 금속층은 노출되지 않는 것을 특징으로 한다.
상기 제 2, 3 배리어 금속층은 질화티타늄으로 이루어지는 것을 특징으로 한다.
상기 제 3 배리어 금속층의 막질이 제 2 배리어 금속층의 막질보다 치밀한 것을 특징으로 한다.
상기 제 2 배리어 금속층은 50Å 내지 100Å의 두께로 형성하는 것을 특징으로 한다.
상기 PVD 방법에서 이온화 금속 공정(ionized metal process)을 사용하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 금속 배선에 대해서 구체적으로 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 금속 배선의 형성 공정을 순차적으로 보여주는 순서도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200)의 하부 구조물 상에 콘택홀 또는 비아홀(h)을 형성한 층간 절연막(205)을 형성한다.
상기 반도체 기판(200)의 하부 구조물은 개별 소자가 형성된 반도체 기판 또는 금속 배선층이 될 수 있으며, 여기서는 금속 배선층(201)으로 설명하며, 상기 금속 배선층(201) 상에는 배리어 금속층(203)이 더 형성되어 있다.
상기 비아홀(h)의 폭은 대략 2000Å ~ 3000Å이 될 수 있고, 상기 비아홀(h)의 깊이는 대략 5000Å~10000Å이 될 수 있다.
이후, 도 2b에 도시된 바와 같이, 상기 비아홀(h)을 포함한 층간 절연막(205) 전면에 제 1 내지 제 3 배리어 금속층(207, 208, 209)을 형성하는데, 상기 제 1 배리어 금속층(207)은 티타늄(Ti) 등으로 형성하고, 상기 제 2 배리어 금속층(208)은 질화티타늄(TiN) 등으로 형성한다.
그리고, 상기 제 3 배리어 금속층(209)은 질화티타늄 등으로 형성한다.
상기 제 1 배리어 금속층(207)은 PVD(physical vapor deposition) 방법으로 50Å ~ 100Å의 두께로 형성하고, 상기 제 2 배리어 금속층(208)은 CVD(chemical vapor deposition) 방법으로 50Å ~ 100Å으로 형성하고, 상기 제 3 배리어 금속층(209)은 후속 공정에서 상기 제 2 배리어 금속층(208)이 노출되는 것을 방지하기 위하여 PVD 방법 중에서 IMP(ionized metal process;이온화 금속 증착)방법으로 약 300Å 이상으로 형성할 수 있다. 구체적으로, 상기 제 3 배리어 금속층(209)은 250Å 내지 500Å의 두께로 형성할 수 있다.
이때, 상기 제 1 배리어 금속층(207)은 금속 배선층간의 접촉 저항을 낮추고 접착력을 향상시키기 위하여 형성된다.
그리고, 상기 제 2 배리어 금속층(208)은 스텝커버리지를 향상시키고 이후 텅스텐(W) 금속막 증착시에 접착력을 좋게 하며 상기 제 1 배리어 금속층(207)과 상기 텅스텐 증착 가스와의 결합으로 인한 고착성 불량 또는 휘발성 불량을 방지하기 위하여 CVD(chemical vapor deposition) 방법으로 50Å ~ 100Å으로 형성한다.
그리고, 상기 제 3 배리어 금속층(209)은 상기 제 2 배리어 금속층(208)으로 사용되는 질화티타늄이 텅스텐 금속막의 평탄화 공정에서 화학용매 및 수분을 흡습하여 불량을 야기시키는 것을 방지하기 위하여 상기 제 2 배리어 금속층(208)의 노출방지용으로서 상기 제 2 배리어 금속층(208) 형성후 연속으로 PVD 방법 중에서 IMP(ionized metal process;이온화 금속 증착)방법을 사용하여 약 300Å 이상으로 형성할 수 있다.
상기 제 3 배리어 금속층(209)은 후속 공정으로 진행되는 텅스텐 금속막의 CMP공정에서 버퍼층(buffer layer)으로 사용되며, 이를 위하여 상기 CMP공정은 상기 제 3 배리어 금속층(209)을 오버에칭(over etching)하므로, 충분한 두께로 형성할 수 있다.
이때, 상기 제 3 배리어 금속층(209)은 CVD로 형성된 질화티타늄에 비해 동일한 분자 구성을 가지지만 PVD 방법중에서 IMP 방법을 사용하여 형성한 질화티타늄은 막의 증착속도는 느리나 막질이 치밀한 장점이 있다. 따라서, 다공성 막질을 가져 불순물이나 수분을 흡습하는 성질을 가지는 제 2 배리어 금속층(208)인 질화티타늄이 노출되는 것을 방지하여 추후 금속 배선에 블리스터 또는 파티클 등에 의한 단선을 방지하여 소자의 신뢰도를 향상시킬 수 있다.
이어서, 도 2c에 도시된 바와 같이, 상기 비아홀(h) 내부에 제 1 내지 제 3 배리어 금속층(207, 208, 209)을 형성한 후, 상기 비아홀(h) 내부가 충분히 충진되도록 금속막(211)을 증착하며, 상기 금속막(211)으로는 텅스텐(W), 알루미늄(Al), 알루미늄합금(Al alloy), 텅스텐합금(W alloy), 구리(Cu) 등으로 형성할 수 있다.
상기 텅스텐은 LPCVD(low temperature chemical vapor deposition) 방법으로 증착되며, 이때 WF6를 반응가스로 하여 증착한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 제 3 배리어 금속층(209)을 버퍼층(buffer layer)으로 하여 CMP 공정에 의해 상기 금속막(211)이 비아홀(h) 내부에만 잔류하도록 금속 플러그를 형성한다.
그리고, 상기 CMP 공정에서 발생한 파티클(particle)을 제거하기 위하여 세정 공정을 진행한다.
이때, 상기 층간 절연막(205) 상에는 제 1 내지 제 3 배리어 금속층(207, 208, 209)이 형성되어 있으므로, 최상층인 상기 제 3 배리어 금속층(209)에 의해 상기 CMP 공정과 세정 공정시 사용되는 화학 용매 및 수분에 의한 에이징 효과가 발생하지 않으며, 이에 대해서는 앞서 설명한 바 있다.
이어서, 도2e에 도시된 바와 같이, 평탄화된 상면, 즉 금속막(211)과 제 1 내지 제 3 배리어 금속층(207, 208, 209) 상부 전면에 바텀배리어 금속(231), 금속 배선막(235), 탑배리어 금속(237)을 순차적으로 적층하여, 도 2f에 도시된 바와 같이, 반도체 소자의 회로 형성을 위한 금속 배선층을 형성하고 신터(sinter)한다.
한편, 상기 제 1 내지 제 3 배리어 금속층(207, 208, 209)은 Ta, TaN, TaAlN, TaSiN, Ti, TiN, WN, TiSiN 등의 그룹에서 선택되어진 하나의 물질로 이루어질 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 반도체 소자의 금속 배선 형성 방법에서, 하부 구조와 금속 배선을 연결하는 금속 플러그 형성시에 최상층 배리어 금속층을 치밀한 막질로 형성하 여 추후 금속 배선에 블리스터 또는 파티클 등에 의한 단선을 방지하여 소자의 신뢰도를 향상시키는 효과가 있다.

Claims (7)

  1. 반도체 기판 상의 절연막을 선택적으로 식각하여 비아홀을 형성하는 단계와;
    상기 비아홀을 포함한 절연막 상부 전면에 제 1 배리어 금속층을 증착하는 단계와;
    상기 제 1 배리어 금속층 상부에 CVD(chemical vapor deposition) 방식으로 제 2 배리어 금속층이 형성되는 단계와;
    상기 제 2 배리어 금속층 상부에 PVD(physical vapor deposition) 방식으로 제 3 배리어 금속층이 형성되는 단계와;
    상기 제 1 내지 제 3 배리어 금속층 전면에 금속막을 증착하여 상기 비아홀을 매립하는 단계와;
    상기 제 3 배리어 금속층을 버퍼층으로 상기 금속막을 화학 기계적 연마하여 평탄화하고 세정하는 단계와;
    상기 금속막 및 상기 제 3 배리어 금속층과 접촉된 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1항에 있어서,
    상기 제 3 배리어 금속층은 250Å 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1항에 있어서,
    상기 금속막을 화학 기계적 연마하여 평탄화하고 세정하는 단계에 있어서, 상기 제 2 배리어 금속층은 노출되지 않는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1항에 있어서,
    상기 제 2, 3 배리어 금속층은 질화티타늄으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1항에 있어서,
    상기 제 3 배리어 금속층의 막질이 제 2 배리어 금속층의 막질보다 치밀한 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1항에 있어서,
    상기 제 2 배리어 금속층은 50Å 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1항에 있어서,
    상기 PVD 방법에서 이온화 금속 공정(ionized metal process)을 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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KR20020055315A (ko) * 2000-12-28 2002-07-08 박종섭 반도체 소자의 금속 배선 형성 방법

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