KR100729087B1 - 반도체 장치 형성 방법 - Google Patents
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Abstract
에스오지막 등이 포함된 층간절연막에 비아홀을 형성하고 베리어 메탈층을 적층하기 전에 비아홀을 통해 드러난 금속막에 이온주입 공정을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체장치 형성 방법이 개시된다. 이때, 이온주입 공정을 통해 산소 혹은 질소 이온 주입이 이루어질 수 있다. 이온주입이 이루어지고, 디가싱이 이루어진 뒤에는 비아홀 저면에 드러나는 금속막 표면에 형성되는 절연성 화합물을 제거하는 공정이 더 이루어지게 된다.
본 발명에 따르면 뱀부 결함(bamboo defect)이 발생하지 않도록 비아홀 오버 에치를 할 때 알미늄 금속막이 아닌 상부 베리어 메탈층의 티타늄층에서 식각을 중단하는 경우와 비교하여 비아 저항을 줄일 수 있고, 디가싱 공정을 실시할 때 뱀부 현상이 발생하지 않으므로 충분한 온도로 디가싱을 실시하여 후속 단계에서 가스 분출로 인한 다른 불량 요인을 방지할 수 있다.
Description
도 1 내지 도 6은 종래 반도체 소자 제조 방법을 도시한 공정단면도이다.
도7은 본 발명의 일 실시예에 따라 절연막이 형성된 하부 기판에 메탈 배선을 형성하고, 층간 절연막을 형성한 뒤, 다시 층간 절연막에 비아 홀을 형성한 상태를 나타내는 공정 단면도,
도8은 도7의 상태에서 비아 홀 저면에 이온주입 실시하는 상태를 나타내는 공정 단면도,
도9는 도8의 상태에서 비아홀 저면의 이온주입에 의한 절연막을 제거하고, 베리어 메탈층 및 금속층을 적층, 가공하여 비아 콘택을 형성한 상태를 나타내는 공정 단면도이다.
본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 반도체 장치 형성 과정에서 콘택을 형성하는 방법에 관한 것이다.
반도체 장치는 반도체와 도체 및 절연체로 이루어진 복수의 막을 형성하고, 패터닝하여 기판에 전자 전기 소자 및 이들을 연결하는 배선을 형성함으로써 이루어진다. 반도체 장치의 소자 고집적화에 따라 반도체 장치의 다층화가 진행되고, 다층 배선 기술이 개발되고 있다. 다층 배선은 도체 배선 층과 절연막 층을 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속시키는 방식으로 이루어진다.
다층 배선 기술은 교차 배선을 가능하게 하여 반도체 장치 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있도록 하고, 배선 길이 단축을 통하여 RC 지연과 같은 문제를 줄여 반도체 장치의 동작 속도 향상과 동작의 왜곡 방지하는 이점을 가진다.
도 1 내지 도 6은 종래 반도체 소자 제조 방법을 도시한 공정단면도이다.
도 1을 참조하면, 기판의 절연막(1) 상에 티타늄(Ti)으로 이루어진 제1 베리어 메탈(barrier metal)층(2), 알미늄(Al) 혹은 구리(Cu)로 이루어진 금속막(3), 또 다른 티타늄(Ti)층(4) 및 티타늄 질화막(TiN:5)으로 이루어진 베리어 메탈층을 차례로 적층하여 메탈 배선층을 형성한다.
다음, 도 2에 도시된 바와 같이, 메탈 배선층을 패터닝한 후 신터링(sintering)하여 메탈 배선(M)을 형성한다. 신터링을 통해 티타늄층과 알미늄 금속막 사이의 계면에서는 어느 정도 TiAl3 형태의 티탄-알미늄 합금이 형성되어 티타늄 층을 소모시킬 수도 있다.
다음, 도 3에 도시된 바와 같이, 에스오지(SOG : spin on glass)방법을 이용 하여 절연막(7)을 형성한다. 절연막은 메탈 배선(M) 사이의 갭(gap)을 충진하게 된다. 다음으로 공정 기판 전면에 층간 절연막(8)을 증착하고 평탄화한다.
이어서, 도 4에 도시된 바와 같이, 층간절연막(8)에 비아홀(9)을 형성한다. 이때 비아 저항을 감소시키기 위해 비아홀(9) 형성을 위한 식각시 오버 에치를 실시한다. 따라서, 비아 영역에서 메탈 배선(M)의 베리어 메탈인 티타늄 질화막(5) 및 티타늄층(4)을 에치하여 금속막(3)에서 식각을 종료한다.
도 5에 도시된 바와 같이, 비아홀(9)이 설치된 층간절연막(8) 상에 인시튜(in-situ) 방식으로 Ti층(10)/TiN층(11) 적층막 구조의 베리어 메탈을 형성한다.
도 6에 도시된 바와 같이, 비아홀(9) 내부가 충분히 충진되도록 화학기상증착법으로 텅스텐막을 형성하고, 텅스텐막을 층간절연막(8)이 노출될 때까지 화학기계적 연마하여 평탄화시킨다. 이로써, 비아홀 내부에 텅스텐 플러그(12)가 형성된다.
그런데, 이러한 종래의 반도체 소자 제조 방법에서는 비아홀이 형성된 층간 절연막에 베리어 메탈을 형성하기 직전에 기판 표면의 불순물을 제거하거나, 층간 절연막의 수분을 제거하기 위해 디개스(degas) 공정을 진행한다. 이때, 충분한 아웃개싱(outgassing)을 위해 디개스 공정의 온도를 가령 300℃ 정도로 높일 경우, 웨이퍼의 온도 분포가 균일하지 않아 부분적으로 알미늄 층이 급속히 열을 받아 350℃ 이상의 온도를 가지게 된다.
그리고, 많은 열에너지를 받은 알미늄 금속막(3)이 비아홀 바닥에서 상부로 돌출되어 뱀부 결함(bamboo defect)을 발생시키는 문제점이 있다. 상부로 돌출된 금속막은 막대 형태를 띄며 돌출되어 비아홀 측벽의 절연막과 직접 접촉되고, 후속 공정에서 금속 배선 사이를 단락시켜 반도체 소자를 동작불능 상태에 이르게 할 수 있다. 따라서 뱀부 결함은 반도체 소자의 신뢰성에 치명적인 손상을 준다.
디개스 공정의 온도를 300℃ 이하로 충분히 낮출 경우, 뱀부 현상의 발생을 줄일 수 있으나, 에스오지막 등에서 수분이 충분히 제거되지 않아 후속 텅스텐 콘택 플러그를 형성하는 공정 등에서 수분이 배출되면서 콘택 플러그가 비아홀을 채우는 것을 방해하는 문제가 있다. 이로 인해 텅스텐막이 비아홀 내에 완전히 충진되지 못하는 보이드를 유발시키며, 결국 콘택 저항이 증가되어 반도체 소자를 동작 불능 혹은 동작 불량 상태로 만들 수 있다.
본 발명은 상술한 종래 반도체 장치의 제조 방법 가운데 비아 형성 방법에서의 문제점을 해결하기 위한 것으로, 에스오지막을 포함하는 층간 절연막에 비아홀을 형성하고, 베리어 메탈층 형성 전에 디가싱 공정을 실시할 때 뱀부 현상이 발생하지 않도록 하는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 비아홀이 형성된 층간절연막에 대한 디가싱을 실시할 때 뱀부 현상의 발생 없이 충분한 온도로 실시할 수 있도록 하는 반도체 장치 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명은, 에스오지막이 포함된 층간절연막에 비아홀을 형성하고 베리어 메탈층을 적층하기 전에 비아홀을 통해 드러난 금속막에 이온주입 공정을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
본 발명에서 이온주입 공정을 통해 산소 혹은 질소 이온 주입이 이루어질 수 있다.
본 발명에서 이온주입이 이루어지고, 디가싱이 이루어진 뒤에는 비아홀 저면에 드러나는 금속막 표면에 형성되는 절연성 화합물을 제거하는 공정이 더 이루어지게 된다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도7은 본 발명의 일 실시예에 따라 절연막이 형성된 하부 기판에 메탈 배선을 형성하고, 층간 절연막을 형성한 뒤, 다시 층간 절연막에 비아 홀을 형성한 상태를 나타낸다.
메탈 배선층(M')은 하부의 티타늄 베리어 메탈층(102), 알미늄 배선 금속막(103), 상부의 티타늄층(104) 및 티타늄 질화막층(105)으로 이루어진 베리어 메탈층으로 이루어진다. 이들 층은 스퍼터링이나 화학기상 증착을 통해 형성될 수 있다. 배선 금속막으로는 알미늄과 구리이 합금이 스퍼터링, 에이엘디(ALD: Automic layer deposition) 등을 통해 형성될 수 있다. 베리어 메탈 층은 각각 50Å 내지 200Å 정도의 두께로 형성할 수 있다.
층간 절연막(108)은 본 실시예에서는 에스오지막으로 형성되지만 자체에 수 분이나 디가스 공정을 통해 가스를 많이 배출하는 고밀도 플라즈마 화학기상증착(HDP CVD) 산화막, 플라즈마 인가 화학기상증착에 의한 테트라에칠오르소실리케이스(PE-TEOS)막이 될 수도 있다.
비아홀은 통상의 패턴닝 공정에 의해 이루어질 수 있다. 패터닝 공정에서 먼저, 하부의 메탈 배선층 위에 형성된 절연막 위에 포토레지스트 도포, 마스크 노광, 현상을 통해 포토레지스트 패턴(120)을 형성한다. 포토레지스트 패턴(120)을 식각 마스크로 하여 식각물질을 기판에 반응시키면 층간 절연막(108)에 대한 식각이 이루어진다. 결과, 포토레지스트 패턴으로 보호되지 않는 부분에 층간 절연막이 제거되어 하부 메탈 배선의 일부를 드러내는 비아 홀이 형성된다.
이때 오버 에치를 통해 비아홀 영역에서 상층 베리어 메탈층이 제거되고 알미늄 배선 금속막(103)이 드러나게 된다.
도8을 참조하면, 비아홀이 형성된 기판에 포토레지스트 패턴(120)을 제거하지 않은 채로 또한, 디가싱 공정을 실시하기 전에 이온주입 공정을 실시한다. 이온주입 공정에서 주입되는 이온으로는 질소나 산소 이온을 이용할 수 있다. 이온 주입 공정의 조건은 이온이 금속막 깊은 곳까지 도달하지 않도록 낮은 에너지로 한다.
포토레지스트 패턴(120)으로 인하여 주입된 이온은 비아홀 저면에서만 기판과 작용하여 질화 알미늄(AlxNy), 산화 알미늄(AlxOy)과 같은 화합물층을 얇게 형성하게 된다. 이들 화합물층(130)은 디가싱 공정에서 열이 배선 금속막(103)에 작용하여 금속막을 팽창시키는 현상을 방지하게 된다. 따라서, 뱀부 현상도 방지될 수 있다.
도9를 참조하면, 도8의 상태에서 기판에 포토레지스트 패턴(120)을 제거하고, 비아용 베리어 메탈(barrier metal)층(140) 적층을 실시한다. 이때, 디가싱에 사용되기 위해 형성된 질화 알미늄(AlxNy)막 또는 산화 알미늄(AlxOy )막 등 화합물층은 이미 스퍼터 에칭 등의 방법으로 제거된 상태이다. 이들 막을 그대로 둘 경우, 비아가 하부 메탈 배선과 연결되는 면적을 통해 절연층으로 작용하므로 비아 콘택 저항을 높이는 문제가 있다.
비아용 베리어 메탈층(140) 적층 후에는 텅스텐 등의 금속층(150)을 기판에 적층한다. 기판이 단차가 큰 경우, 즉, 비아의 종횡비(aspect ratio)가 큰 경우에는 갭 필 능력이 우수한 텅스텐 화학기상증착(CVD)를 이용할 수 있다.
이어서 층간 절연막(108)이 드러날 때까지 금속층(150) 및 베리어 메탈층(140)을 제거한다. 이때 금속층 및 베리어 메탈층 제거에는 통상 화학적 기계적 연마(CMP) 방법을 이용하지만 이방성 식각을 통해 에치 백 방식을 이용할 수도 있다.
이로써 비아홀에만 베리어 메탈층(140) 및 금속층(150)이 남겨져 비아 콘택(F)를 형성하게 된다.
본 발명에 따르면 뱀부 결함(bamboo defect)이 발생하지 않도록 비아홀 오버 에치를 할 때 알미늄 금속막이 아닌 상부 베리어 메탈층의 티타늄층에서 식각을 중 단하는 경우와 비교하여 비아 저항을 줄일 수 있다.
또한, 본 발명에 따르면, 에스오지막 등 디가스가 많은 막을 포함하는 층간 절연막에 비아홀을 형성하고, 베리어 메탈층 형성 전에 디가싱 공정을 실시할 때 뱀부 현상이 발생하지 않으므로 충분한 온도로 디가싱을 실시하여 후속 단계에서 가스 분출로 인한 다른 불량 요인을 방지할 수 있다.
Claims (5)
- 하부 기판에 메탈 배선을 형성하는 단계,상기 메탈 배선이 형성된 기판에 층간절연막을 적층하고, 상기 층간절연막을 패터닝하여 상기 메탈 배선의 일부를 드러내는 비아홀을 형성하는 단계,상기 비아홀을 통해 드러난 상기 메탈 배선의 금속막에 이온주입 공정을 실시하여 표면 화합물을 형성하는 단계,상기 표면 화합물이 형성된 기판에 대해 디가싱 공정을 수행하는 단계 및상기 비아홀이 형성된 기판에 비아용 베리어 메탈층 및 비아 금속층을 적층하여 상기 비아홀을 채우는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 이온주입 공정을 실시하는 단계에서는 상기 금속막에 산소 혹은 질소 이온이 주입되는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 디가싱 공정을 수행하는 단계에 이어 상기 표면 화합물을 제거하는 단계가 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 메탈 배선을 형성하는 단계는티타늄 적층으로 하부 베리어 메탈층을 형성하는 단계,알미늄을 포함하는 금속 적층을 통해 배선 금속막을 형성하는 단계,티타늄 및 티타늄 질화막 적층으로 상부 베링 메탈층을 형성하는 단계를 구비하여 이루어지며,상기 비아홀을 형성하는 단계에서 상기 배선 금속막이 드러나도록 에칭을 실시하는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항 또는 제 4 항에 있어서,상기 층간 절연막은 에서오지(SOG)막, 고밀도 플라즈마 화학기상증착에 의한 실리콘 산화막, 플라즈마 인가 화학기상증착에 의한 테트라에칠오르소실리케이트 실리콘 산화막 가운데 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019036749A (ja) * | 2018-11-01 | 2019-03-07 | キヤノン株式会社 | 半導体装置 |
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- 2006-08-24 KR KR1020060080482A patent/KR100729087B1/ko not_active IP Right Cessation
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