KR100698743B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 배리어 금속막 증착시 보이드가 생기는 것을 방지하는 것으로서, 전도층을 가지는 반도체 기판 위에 식각 정지막을 형성하는 단계, 식각 정지막 위에 절연막을 형성하는 단계, 절연막을 식각하여 비아홀 및 트렌치를 형성하는 단계, 비아홀 및 트렌치 내벽에 배리어 금속막을 증착하는 제1 단계, 반도체 기판의 상부 구조 전면에 스퍼터링(sputtring) 공정을 진행하는 제2 단계, 배리어 금속막 위에 금속 씨드막을 형성하는 단계, 금속 씨드막 위에 금속 배선을 형성하는 단계를 포함하며, 제1 단계와 상기 제2 단계는 반복적으로 진행한다. 이와 같이, 배리어 금속막 증착 공정 및 스퍼터링 공정을 반복적으로 진행함으로써 배리어 금속막에 보이드가 발생하는 것을 방지하여 반도체 소자 구동시 누설 전류(leakage)가 발생하는 것을 방지하고, 불균일한 두께를 가지는 배리어 금속막의 표면을 균일하게 만듦으로써 후속 공정에 만들어지는 금속 박막이 비아홀 및 트렌치 내부를 완전히 매립하여 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
배리어금속막, 금속배선

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 금속 배선을 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선은 전도층을 포함하는 반도체 기판 위에 금속간 절연막을 형성하고, 금속간 절연막에 다마신 공정(damascene)을 통해 비아홀(via hole) 및 트렌치(trench)를 형성하고, 비아홀 및 트렌치 내벽에 배리어 금속막(barrier metal layer)을 형성하고, 배리어 금속막 위에 금속 씨드막(seed layer)를 증착하고, 금속 씨드막 위에 금속 박막을 적층하고 화학 기계적 연마(chemical mechanism polishing, CMP)공정을 진행함으로써 형성한다.
여기서, 다마신 공정은 절연막의 접촉구에 텅스텐 플러그를 형성한 후, 절연막 상부에 산화막 등의 상부 절연막을 증착하고, 포토리소그래피 공정에 의해 금속 배선 패턴이 형성될 부위의 상부 절연막만을 제거하며, 그 상부에 금속 박막을 증착한 다음 CMP(chemical mechanical polishing) 공정을 거쳐 금속 박막을 평탄화함으로써 미세한 금속 배선층을 형성하는 것이다.
배리어 금속막은 탄탈늄(Ta) 또는 탄탈나이트라이드(TaN) 등으로 만들어질 수 있는데, 이것은 하부 박막의 전도층 사이의 반응을 방지하며, 금속 씨드막은 전기 분해(electroplating process deposition, EPD)에 의한 금속 박막의 형성 공정에 박막 표면에 전자 공급을 원활히 하기 위한 것이다.
이러한 금속 배선은 근래에 들어 반도체 소자가 고집적화, 고밀도화 되어감에 따라 CD(critical dimension)가 줄어들었다.
그러나 반도체 소자의 금속 배선의 높이는 그대로 유지하면서 금속 배선을 배치할 비아홀 및 트렌치의 갭(gap)을 줄이는 경향으로 설계되고 있어 반도체 소자의 종횡비(aspect ratio)가 높아져 비아홀 및 트렌치 내벽에 배리어 금속막을 증착하는 공정 진행중에 보이드(void)가 생겨 반도체 소자의 전기적 특성 및 신뢰성을 저하할 수 있다.
따라서, 본 발명에서는 배리어 금속막 증착시 보이드가 생기는 것을 방지하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 제조 방법은, 전도층을 가지는 반도체 기판 위에 식각 정지막을 형성하는 단계, 상기 식각 정지막 위에 절연막을 형성하는 단계, 상기 절연막을 식각하여 비아홀 및 트렌치를 형성하는 단계, 상기 비아홀 및 트렌치 내벽에 배리어 금속막을 증착하는 제1 단계, 상기 반도체 기판의 상부 구조 전면에 스퍼터링(sputtring) 공정을 진행하는 제2 단계, 상기 배리어 금속막 위에 금속 씨드막을 형성하는 단계, 상기 금속 씨드막 위에 금속 배선을 형성하는 단계를 포함하며, 상기 제1 단계와 상기 제2 단계는 반복적으로 진행한다.
상기 배리어 금속막은 탄탈륨(Ta) 및 탄탈나이트라이드(TaN)로 이루어질 수 있다.
상기 탄탈륨(Ta) 및 상기 탄탈나이트라이드(TaN)는 15Å 내지 40Å의 두께로 형성할 수 있다.
상기 스퍼터링 공정은 5초 내지 10초 동안 진행할 수 있다.
상기 금속 씨드막은 400Å 내지 600Å의 두께로 형성할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 단계별로 도시한 도면이다.
도 1에 도시된 바와 같이, 소자 분리막(50)이 형성된 반도체 기판(100) 위에 게이트 절연막(60) 및 게이트 전극(70)을 차례로 형성하고, 게이트 전극(70)을 마스크로 하여 반도체 기판(100) 위에 불순물 이온을 저농도로 주입하여 저농도 접합 영역(80)을 형성하고, 게이트 절연막(60) 및 게이트 전극(70)의 측벽에 스페이서(spacer)(90)를 형성하고, 스페이서(90) 및 게이트 전극(70)을 마스크로 하여 반도체 기판(100) 위에 불순물 이온을 고농도로 주입하여 고농도 접합 영역(110)을 형성하고, 소자 분리막(50)과 노출된 반도체 기판(100) 위에 식각 정지막(120)을 형성하고, 반도체 기판(100) 상부 구조 전면에 금속간 절연막(inter-metal dielectric, IMD)(130)을 형성한다.
그 다음, 도 2에 도시한 바와 같이, 금속간 절연막(130)을 감광막을 이용하여 패터닝함으로써 비아홀(140)및 트렌치(150)를 형성한다. 이때, 비아홀(140)은 식각 정지막(120)을 관통하여 반도체 기판(100)을 노출한다.
이어, 금속간 절연막(130) 및 노출된 반도체 기판(100) 위에 제1 배리어 금 속막(barrier metal layer)(163a)을 증착한다. 여기서, 제1 배리어 금속막(163a)은 탄탈나이트라이드(TaN) 및 탄탈륨(Ta)으로 구성될 수 있다.
한편, 선폭(critical dimension)이 65nm 이하인 반도체 소자에서, 비아홀(140) 및 트렌치(150)의 갭(gap)이 매우 작으므로 비아홀(140) 및 트렌치(150)의 내벽에 제1 배리어 금속막(163a)을 증착하는 중에 보이드가 발생하여 반도체 소자의 전기적 특성을 저하할 수 있다. 따라서, 이와 같이 갭이 작은 비아홀(140) 및 트렌치(150)의 내벽에 제1 배리어 금속막(163a)을 보이드(void) 발생없이 충분히 증착하기 위해 탄탈나이트라이드(TaN) 또는 탄탈륨(Ta)을 15Å 내지 40Å의 두께로 증착하는 것이 바람직하다.
이때, 비아홀(140)의 폭은 트렌치(150)의 폭보다 좁으므로 비아홀(140) 상부에 존재하는 제1 배리어 금속막(163a)은 비아홀(140) 하부에 존재하는 제1 배리어 금속막(163a)의 두께보다 두껍게 증착된다. 이와 같이, 제1 배리어 금속막(163a)이 불균일한 표면을 가짐에 따라 반도체 소자의 저항이 증가될 수 있다.
따라서, 반도체 기판(100) 상부 구조 전면에 5초 내지 10초동안 스퍼터링(sputtering)작업을 진행하여 도 3에 도시한 바와 같이, 제1 배리어 금속막(163a)의 표면을 균일하게(163b) 만듦으로써 반도체 소자의 저항이 증가하는 것을 방지할 수 있다. 이때, 비아홀(140) 밑면에 있는 제1 배리어 금속막(163a)은 스퍼터링 공정에 의해 완전히 제거될 수 있다.
그 다음, 도 4에 도시한 바와 같이, 제1 배리어 금속막(163b) 위에 제2 배리어 금속막(167a)을 증착한다. 이때, 제2 배리어 금속막(167a) 은 탄탈나이트라이 드(TaN) 또는 탄탈륨(Ta)으로 구성될 수 있으며, 이것은 15Å 내지 40Å의 두께로 증착하는 것이 바람직하다.
앞서 설명한 바와 같이, 비아홀(140)의 폭이 트렌치(150)의 폭보다 좁으므로 비아홀(140) 상부에 존재하는 제2 배리어 금속막(167a)은 비아홀(140) 하부에 존재하는 제2 배리어 금속막(167a)의 두께보다 두껍게 증착된다. 이와 같이, 제2 배리어 금속막(167a)이 불균일한 표면을 가짐에 따라 반도체 소자의 저항이 증가될 수 있다.
따라서, 반도체 기판(100) 상부 구조 전면에 5초 내지 10초 동안 스퍼터링 작업을 진행하여 도 5에 도시한 바와 같이, 제2 배리어 금속막(167a)의 표면을 균일하게(167b) 만듦으로써 반도체 소자의 저항값이 증가하는 것을 방지할 수 있다.
한편, 이와 같이 선폭(critical dimension)이 65nm 이하인 반도체 소자에서 비아홀(140)과 이 보다 폭이 넓은 트렌치(150)의 내벽에 보이드(void)를 포함하지 않는 배리어 금속막(barrier metal layer)을 형성하기 위해 앞서 서술한 바와 같은 배리어 금속막 증착과 스퍼터링 공정을 반복적으로 진행할 수 있다. 본 발명과 같은 방법을 통해 비아홀 및 트렌치 내부에 균일한 표면을 가지며 100Å 이하의 두께를 가지는 배리어 금속막을 증착할 수 있다.
다음, 제2 배리어 금속막(167b) 위에 금속 씨드막(metal seed layer)(170) 및금속 박막(173)을 차례로 형성한다. 여기서, 금속 씨드막(170)은 전기 도금(electroplating process deposition, EPD)을 통하여 금속 박막(173) 형성시 전극의 역할을 하는데, 400Å 내지 600Å의 두께를 가지는 구리로 형성하는 것이 바람 직하다.
이때, 앞서 설명한 바와 같이, 비아홀(140)과 트렌치(150) 내부에 제1 및 제2 배리어 금속막(163b, 167b)이 균일하게 형성되어 있으므로 금속 씨드막(170) 및 금속 박막(173)이 보이드 없이 비아홀(140) 및 트렌치(150) 내부에 완전히 매립될 수 있다.
그리고 나서, 도 6에 도시한 바와 같이, 금속간 절연막(130) 위에 형성된 금속 박막(173)을 화학 기계적 연마(chemical mechanism polishing, CMP) 공정을 진행하여 평탄화함으로써 금속 배선(180)을 형성한다. 이때, 제1 및 제2 배리어 금속막(163b, 167b) 및 금속 씨드막(170)은 화학 기계적 연마 공정에 의해 비아홀(140)과 트렌치(150) 내벽에만 남는다.
본 발명에 따르면 65nm이하의 선폭(CD)을 가지는 반도체 소자의 비아홀 및 트렌치 내벽에 배리어 금속막 형성시, 배리어 금속막 증착 공정 및 스퍼터링 공정을 반복적으로 진행함으로써 배리어 금속막에 보이드가 발생하는 것을 방지하여 반도체 소자 구동시 누설 전류(leakage)가 발생하는 것을 방지하고, 불균일한 두께를 가지는 배리어 금속막의 표면을 균일하게 만듦으로써 후속 공정에 만들어지는 금속 박막이 비아홀 및 트렌치 내부를 완전히 매립하여 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실 시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 전도층을 가지는 반도체 기판 위에 식각 정지막을 형성하는 단계,
    상기 식각 정지막 위에 절연막을 형성하는 단계,
    상기 절연막을 식각하여 비아홀 및 트렌치를 형성하는 단계,
    상기 비아홀 및 트렌치 내벽에 배리어 금속막을 증착하는 제1 단계,
    상기 반도체 기판의 상부 구조 전면에 스퍼터링(sputtring) 공정을 진행하여상기 배리어 금속막 중 상기 비아홀 상단에 상대적으로 두껍게 형성된 부분을 제거하는 제2 단계,
    상기 배리어 금속막 위에 금속 씨드막을 형성하는 단계, 그리고
    상기 금속 씨드막 위에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 배리어 금속막은 탄탈륨(Ta) 및 탄탈나이트라이드(TaN)로 이루어지는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 탄탈륨(Ta) 및 상기 탄탈나이트라이드(TaN)는 15Å 내지 40Å의 두께로 형성하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 스퍼터링 공정은 5초 내지 10초 동안 진행하는 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 금속 씨드막은 400Å 내지 600Å의 두께로 형성하는 반도체 소자의 제조 방법.
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