KR100752167B1 - 반도체 소자의 배선 형성방법 - Google Patents
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Abstract
본 발명은 기판의 스크래치를 방지할 수 있는 반도체 소자의 배선 형성방법에 관한 것으로, 반도체 기판상의 전면에 적어도 한 종류의 절연막을 형성하는 단계; 상기 절연막상에 상기 반도체 기판의 일부를 노출시키는 홀을 형성하는 단계; 상기 홀 내벽을 포함한 상기 절연막의 전면에 확산방지막을 형성하는 단계; 상기 확산방지막상에 씨드(seed)층을 형성하는 단계; 상기 홀을 제외한 부분을 노출시키도록 상기 씨드층상에 포토레지스트 패턴을 형성하는 단계; 및, 상기 포토레지스트 패턴을 마스크로 하여 노출되는 씨드층 및 확산방지막 부분을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
반도체, 포토레지스트, 터치 업
Description
도 1a 내지 도 1h는 본 발명의 제 1 실시예에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
＊도면의 주요부에 대한 부호 설명
1 : 기판 2 : 제 1 식각 정지막
3 : 층간 절연막 4 : 제 2 식각 정지막
5 : 배선 절연막 10 : 확산방지막
11 : 구리 씨드층 13 : 포토레지스트 패턴
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 터치업 공정에 의한 불량을 방지할 수 있는 반도체 소자의 배선 형성방법에 대한 것이다.
현재 고집적화된 반도체 제조공정에 있어서 배선 저항을 줄이기 위한 방법으 로 구리 배선을 이용한 반도체 소자 제조방법에 대한 연구가 활발히 진행되고 있다. 상기 구리 배선을 위해서는 탄탈륨(Ta) 및 질화 탄탈륨(TaN)을 확산방지막으로 하여 구리 씨드(Seed)를 증착시킨 후, 구리 전착(Electrochemical Plate)법을 통해서 구리 배선을 형성하는 다마신 공법이 널리 사용되고 있다.
이때, 구리 배선 및 확산방지막을 형성하기 위해서는 CMP공정이 수반되며, 후속공정으로 터치업 공정(Touch-up Process)이 필요하다. 그런데 터치업 공정 중에 옥사이드 파티클(Oxide particle) 또는 CMP공정 진행 중 발생된 파티클에 의해 웨이퍼 표면에 마이크로/마크로 스크래치(micro/macro scratch)나 절연막이 뜯겨져 나가는(rip-out) 디펙(Defect)을 유발시켜 후속 공정 등에 영향을 미치게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 포토 및 식가 공정을 통해 확산방지층 및 구리 씨드층을 제거함으로써 기판의 스크래치를 방지할 수 있는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명에 따른 반도체 소자의 배선 형성방법은, 반도체 기판상의 전면에 적어도 한 종류의 절연막을 형성하는 단계; 상기 절연막상에 상기 반도체 기판의 일부를 노출시키는 홀을 형성하는 단계; 상기 홀 내벽을 포함한 상기 절연막의 전면에 확산방지막을 형성하는 단계; 상기 확산방지막상에 씨드(seed)층을 형성하는 단계; 상기 홀을 제외한 부분을 노출시키도록 상기 씨드층상에 포토레지스트 패턴을 형성하는 단계; 및, 상기 포토레지스트 패턴을 마스크로 하여 노출되는 씨드층 및 확산방지막 부분을 제거하는 단계를 포함하여 이루어짐을 그 특징으로 한다.
여기서, 상기 씨드층 및 확산방지막이 형성된 홀에 플러그를 형성하는 단계를 더 포함하여 이루어짐을 특징으로 한다.
상기 플러그를 형성하는 단계는, 상기 홀을 포함한 상기 반도체 기판의 전면에 금속층을 형성하는 단계; 및, 상기 금속층을 화학적기계적연마를 통해 제거하여 상기 플러그를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 화학적기계적연마 공정은, 상기 금속층을 폴리싱하는 단계; 및,
상기 폴리싱후 남은 금속층의 잔존물을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기 각 절연막은, 상기 반도체 기판의 전면에 형성된 제 1 식각 정지막; 상기 제 1 식각 정지막상에 형성된 층간 절연막; 상기 층간 절연막상에 형성된 제 2 식각 정지막; 및, 상기 제 2 식각 정지막상에 형성된 배선 절연막을 포함하는 것을 특징으로 한다.
상기 홀은, 상기 기판의 일부를 노출시키도록 서로 연통된 콘택홀 및 트렌치로 이루어진 것을 특징으로 한다.
상기 홀을 형성하는 단계는, 상기 배선 절연막상에 콘택홀 패턴을 갖는 제 1 포토 레지스트를 형성하는 단계; 상기 제 1 포토 레지스트 패턴을 마스크로 하여 노출되는 상기 배선 절연막, 제 2 식각 정지막, 및 층간 절연막을 차례로 제거하여 콘택홀을 형성하는 단계; 상기 제 1 포토 레지스트 패턴을 제거하는 단계; 상기 배선 절연막상에 트렌치 패턴을 갖는 제 2 포토 레지스트를 형성하는 단계; 및, 상기 제 2 포토 레지스트를 마스크로 하여 노출되는 상기 배선 절연막을 식각하여 상기 콘택홀과 연통되는 트렌치를 형성하는 단계; 상기 제 2 포토 레지스트를 제거하는 단계; 및, 상기 콘택홀 및 트렌치를 통해 노출된 제 1 및 제 2 식각 정지막 부분을 제거하여 상기 반도체 기판의 일부를 노출시키는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 제 1 실시예에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시된 바와 같이, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제 1 식각 정지막(2)을 형성한다.
그리고, 제 1 식각 정지막(2) 상부에 층간 절연막(3)을 증착하고, 층간 절연막(3) 상부에 후속 공정에서 배선 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제 2 식각 정지막(4)을 형성한다. 이후, 제 2 식각 정지막(4) 상부에 금속 배선층 형성을 위한 배선 절연막(5)을 증착한다.
이때, 제 1 식각 정지막(2) 및 제 2 식각 정지막(4)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 질화막(SiN)으로 형성하는 것이 바람직하다.
다음으로, 도 1b에 도시한 바와 같이, 배선 절연막(5) 상부에 콘택홀 형성을 위한 콘택홀 패턴(6)을 형성한 후, 콘택홀 패턴(6)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(5)을 식각하여 제거하고, 다시 드러난 제 2 식각 정지막(4)을 식각하여 제거하고, 재차 드러난 층간 절연막(3)을 식각하여 제거함으로써 층간 절연막(3)에 콘택홀(7)을 형성한다.
이어서, 도 1c에 도시한 바와 같이, 콘택홀 패턴(6)을 제거한 후, 배선 절연막(5) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(8)을 형성한다. 그리고, 트렌치 패턴(8)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 배선 절연막(5)을 식각하여 제거함으로써 배선 절연막(5)에 금속 배선이 형성되는 트렌치를 형성시킨다. 이때, 제 2 식각 정지막(4)은 층간 절연막(3)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(3)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. 이와 같이, 층간 절연막(3)의 상부에 제 2 식각 정지막(4)을 증착함으로써 배선 절연막(5)의 식각 시 층간 절연막(3)의 표면으로부터 추가 식각되는 현상을 방지할 수 있다.
다음으로, 도 1d에 도시한 바와 같이, 제 2 식각 정지막(4) 표면이 노출되고 배선 절연막(5)의 식각이 완료된 후, 배선 절연막(5) 상부의 트렌치 패턴(8)을 제거한다. 그리고, 층간 절연막(3)의 콘택홀(8)과 배선 절연막(5)의 트렌치 하부에 노출된 제 1 식각 정지막(2)과 제 2 식각 정지막(4)을 동시에 식각하여 제거한다. 이때, 제 1 식각 정지막(2)과 제 2 식각 정지막(4)은 절연막이므로 금속 배선으로 부터 하부 박막(1)의 전도층으로 전류를 도통시키고, 원하는 유전 캐패시턴스(dielectric capacitance)를 얻기 위하여 제거하는 것이 바람직하다.
이어서, 도 1e에 도시한 바와 같이, 금속 배선층을 증착하기 이전에 금속 배선층과 반도체 기판(1)의 하부 박막의 전도층 사이의 반응을 방지하기 위하여 반도체 기판(1)의 하부 박막 상부 전면에 확산방지막(10)을 증착한다. 이러한 확산방지막(10)은 Ta, TaN, Ti, TiN, WN 중의 어느 하나인 것이 바람직하다.
그리고, 상기 확산방지막(10)의 상부에 구리 씨드층(11)을 형성한다.
이후, 도 1f에 도시된 바와 같이, 구리 씨드층(11)을 포함한 기판(1)의 전면에 포토레지스트(12)를 형성한다.
다음으로, 도 1g에 도시된 바와 같이, 상기 포토레지스트(12)를 노광 및 현상하여, 상기 트렌치(9)의 내벽 및 콘택홀(7)의 내벽에 형성된 구리 씨드층(11)을 제외한 나머지 구리 씨드층(11) 부분을 노출시키는 포토레지스트 패턴(13)을 형성한다.
그리고, 이 포토레지스트 패턴(13)을 마스크로 하여 노출되는 구리 씨드층(11) 부분 및 그 하부의 확산방지막(10) 부분을 차례로 식각하여 제거한다.
이와 같이 본 발명에서는, 상기 구리 씨드층(11) 및 확산방지막(10)을 포토 및 식각 공정을 통해 제거함으로써 종래의 터치업 공정에 의해 발생하던 스크래치를 제거할 수 있다.
이어서, 도 1h에 도시된 바와 같이, 상기 포토레지스트 패턴(13)을 제거한다. 그리고, 층간 절연막(3)의 콘택홀(7)과 배선 절연막(5)의 트렌치에 금속 배선층(14)을 채운다.
바람직하기로 금속 배선층(14)은 무전해도금법, 스퍼터링법, CVD(Chemical Vapor Deposition) 등의 방법으로 구리를 증착하여 형성한다.
한편, CMP(chemical mechanical polishing)를 이용하여 상기 금속 배선층을 폴리싱하는 공정을 더 진행할 수도 있다.
이하, 본 발명의 제 2 실시예에 따른 반도체 소자의 배선 형성방법을 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(21)의 전면에 층간 절연막(22)을 형성하고, 이 층간 절연막(22)에 트렌치(23)를 형성한다. 그리고, 이 트렌치(23)의 내벽 및 상기 층간 절연막(22)상에 차례로 확산방지막(24)과 구리 시드층(25)을 형성한다.
이후, 도 2b에 도시된 바와 같이, 상기 트렌치(23)를 제외한 부분을 노출시키도록 포토레지스트 패턴(26)을 형성하고, 이 포토레지스트 패턴(26)을 마스크로 하여 노출된 상기 확산방지막(24) 및 구리 시드층(25) 부분을 제거한다.
이어서, 도 2c에 도시된 바와 같이, 상기 포토레지스트 패턴(26)을 제거한다. 그리고, 상기 트렌치(23)에 금속 배선층(27)을 채운다.
한편, CMP(chemical mechanical polishing)를 이용하여 상기 금속 배선층을 폴리싱할 수도 있다.
본 발명에 따른 반도체 소자의 배선 형성방법에는 다음과 같은 효과가 있다.
본 발명에서는 종래의 터치업 공정 대신에 포토 및 식각 공정을 사용하여 확산방지막 및 구리 씨드층을 제거하므로, 종래의 터치업 공정에 따른 스크래치 현상을 제거할 수 있다.
Claims (7)
- 반도체 기판상의 전면에 적어도 한 종류의 절연막을 형성하는 단계;상기 절연막상에 상기 반도체 기판의 일부를 노출시키는 홀을 형성하는 단계;상기 홀 내벽을 포함한 상기 절연막의 전면에 확산방지막을 형성하는 단계;상기 확산방지막상에 씨드(seed)층을 형성하는 단계;상기 홀을 제외한 부분을 노출시키도록 상기 씨드층상에 포토레지스트 패턴을 형성하는 단계; 및,상기 포토레지스트 패턴을 마스크로 하여 노출되는 씨드층 및 확산방지막 부분을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 씨드층 및 확산방지막이 형성된 홀에 플러그를 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 2 항에 있어서,상기 플러그를 형성하는 단계는,상기 홀을 포함한 상기 반도체 기판의 전면에 금속층을 형성하는 단계; 및,상기 금속층을 화학적기계적연마를 통해 제거하여 상기 플러그를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 3 항에 있어서,상기 화학적기계적연마 공정은,상기 금속층을 폴리싱하는 단계; 및,상기 폴리싱후 남은 금속층의 잔존물을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 각 절연막은,상기 반도체 기판의 전면에 형성된 제 1 식각 정지막;상기 제 1 식각 정지막상에 형성된 층간 절연막;상기 층간 절연막상에 형성된 제 2 식각 정지막; 및,상기 제 2 식각 정지막상에 형성된 배선 절연막을 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 5 항에 있어서,상기 홀은, 상기 기판의 일부를 노출시키도록 서로 연통된 콘택홀 및 트렌치로 이루어진 것을 특징으로 하는 반도체 소자의 배선형성방법.
- 제 6 항에 있어서,상기 홀을 형성하는 단계는,상기 배선 절연막상에 콘택홀 패턴을 갖는 제 1 포토 레지스트를 형성하는 단계;상기 제 1 포토 레지스트 패턴을 마스크로 하여 노출되는 상기 배선 절연막, 제 2 식각 정지막, 및 층간 절연막을 차례로 제거하여 콘택홀을 형성하는 단계;상기 제 1 포토 레지스트 패턴을 제거하는 단계;상기 배선 절연막상에 트렌치 패턴을 갖는 제 2 포토 레지스트를 형성하는 단계; 및,상기 제 2 포토 레지스트를 마스크로 하여 노출되는 상기 배선 절연막을 식각하여 상기 콘택홀과 연통되는 트렌치를 형성하는 단계;상기 제 2 포토 레지스트를 제거하는 단계; 및,상기 콘택홀 및 트렌치를 통해 노출된 제 1 및 제 2 식각 정지막 부분을 제거하여 상기 반도체 기판의 일부를 노출시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 배선 형성방법.
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| KR19980034582A (ko) * | 1996-11-07 | 1998-08-05 | 김광호 | 반도체장치의 금속배선 형성방법 |
| KR20000043063A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| KR20010061033A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체소자의 제조방법 |
-
2005
- 2005-12-28 KR KR1020050132697A patent/KR100752167B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980034582A (ko) * | 1996-11-07 | 1998-08-05 | 김광호 | 반도체장치의 금속배선 형성방법 |
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