JP2008098521A - 半導体装置及び半導体装置の製造方法 - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】第2層間絶縁膜11の表面に、第2層間絶縁膜11と、第1配線13(第1バリア層14及び第1配線層15)と、を覆う共通の第1メタルキャップ層16を積層した。また、ハードマスク32の表面に、ハードマスク32と、第2配線34(第2バリアメタル35及び第2配線層36)と、を覆う共通の第2メタルキャップ層37を積層した。そして、第1メタルキャップ層16及び第2メタルキャップ層37を、それぞれホウ化ジルコニウム(ZrBx(x=0.5〜4.0))を主成分とする層で構成した。
【選択図】図1
Description
u)の多層配線技術は、半導体装置を高集積化させる上で不可欠である。
あるいは、配線用のトレンチにビアホール(Via-Hole)を予め形成し、トレンチとビアホールの双方にCuを充填して配線とビアコンタクトとを同時に形成する、いわゆるデュアルダマシン(Dual-Damascene)法が利用される。
請求項2に記載の発明では、請求項1に記載の半導体装置であって、前記金属層は、前記凹部の内側面に形成されたバリア層と、前記バリア層の内側に充填されて銅を主成分にした配線層と、からなること、を要旨とする。
上記目的を達成するため、請求項4に記載の発明では、素子領域を有した半導体基板に絶縁層を積層する絶縁層工程と、前記絶縁層に凹部を形成する凹部工程と、前記凹部に金属層を埋め込む金属層工程と、前記絶縁層の表面と、前記金属層の表面と、を略同一面に平坦化する平坦化工程と、平坦化した前記絶縁層の表面と、平坦化した前記金属層の表面と、にZrBx(x=0.5〜4.0)を主成分にしたメタルキャップ層を積層するメタルキャップ層工程と、を備えたことを要旨とする。
請求項5に記載の発明では、請求項4に記載の半導体装置の製造方法であって、前記金属層工程は、前記凹部の内側面にバリア層を形成し、前記バリア層の内側に銅を主成分にした配線層を充填すること、を要旨とする。
請求項6に記載の発明では、請求項4又は5に記載の半導体装置の製造方法であって、前記凹部工程は、前記絶縁層に配線部に対応するトレンチと、ビアコンタクトに対応するビアホールと、を形成すること、前記金属層工程は、前記ビアホールに前記ビアコンタクトを埋め込み、前記トレンチに前記配線部を埋め込むこと、を要旨とする。
チタンシリサイド/窒化チタン/タングステン)からなる3層構造を用いることができる。
図2において、まず、シリコン基板2の表面に、素子分離領域2aと、素子領域2bと、を区画形成する。例えば、公知のSTIプロセスを用いて、素子分離領域2aにシリコン酸化膜を埋め込む。また、公知のMOSプロセスを用いて、ゲート絶縁膜4、ソース・ドレイン領域5、ゲート電極6、サイドウォール7などを形成し、素子領域2bにMOSトランジスタ3を形成する。
を用いて、コンタクトプラグ10を平坦化する。
エッチストッパ22、第3層間絶縁膜21を順次エッチングし、第1メタルキャップ層16からハードマスク32の表面まで延びるビアホール23を形成する。次いで、該ビアホール23の内部に有機ポリマーなどを充填してダミープラグを形成し、フォトリソグラフィ技術を用いて、ハードマスク32の表面に第2トレンチ33に対応する開口を有したレジストパターンを形成する。該レジストパターンをマスクにしたドライエッチング技術を用いて、ハードマスク32、第4層間絶縁膜31を順次エッチングする。そして、レジストマスク及びダミープラグを除去し、ビアホール23及び第2トレンチ33を形成する。
(Cuに対するバリア性)
まず、Zrの原子数を1としたときのBの原子数(組成比x)をx=0.25〜5.00まで変化させ、組成比xの異なる9種類のZrBx膜用ターゲットを作成した。各ターゲットを搭載したスパッタチャンバの各々に、膜厚が100nmの銅膜を有したシリコンウェハを搬入し、各銅膜の表面にそれぞれスパッタ成膜を施した。そして、銅膜を下地に有し、組成比xが0.25〜5.00、膜厚が約20nmのZrBx膜(x=0.25〜5.00)を得た。
上記各ターゲットを搭載したスパッタチャンバの各々に、膜厚が100nmの銅膜を有したシリコンウェハを搬入し、各銅膜の表面にそれぞれスパッタ成膜を施した。そして、銅膜を下地に有し、組成比xが0.25〜5.00、膜厚が約20nmのZrBx膜を得た。尚、この際、各ZrBx膜の成膜は、上記(Cuに対するバリア性)と同じく、ターゲットの組成のみを異にするものである。また、各ZrBx膜の組成比xは、それぞれXPSによって計測し、対応するターゲットの組成比xと略同じであることを確認した。
上記各ターゲットを搭載したスパッタチャンバの各々に、シリコン酸化膜を有したシリコンウェハを搬入し、各シリコン酸化膜の表面にそれぞれスパッタ成膜を施した。そして、シリコン酸化膜を下地に有し、組成比xが0.25〜5.00、膜厚が約20nmのZrBx膜を得た。
上記各ターゲットを搭載したスパッタチャンバの各々に、膜厚が100nmの銅膜を有したシリコンウェハを搬送し、各銅膜の表面にそれぞれスパッタ成膜を施した。そして、
銅膜を下地に有し、組成比xが0.25〜5.00、膜厚が約20nmのZrBx膜を得た。尚、この際、各ZrBx膜の成膜は、上記(Cuに対するバリア性)と同じく、ターゲットの組成のみを異にするものである。また、各ZrBx膜の組成比xは、それぞれXPSによって計測し、対応するターゲットの組成比xと略同じであることを確認した。
上記各ターゲットを搭載したスパッタチャンバの各々に、膜厚が100nmの銅膜を有したシリコンウェハを搬送し、各銅膜の表面にそれぞれスパッタ成膜を施した。そして、銅膜を下地に有し、組成比xが0.25〜5.00、膜厚が約20nmのZrBx膜を得た。尚、この際、各ZrBx膜の成膜は、上記(Cuに対するバリア性)と同じく、ターゲットの組成のみを異にするものである。また、各ZrBx膜の組成比xは、それぞれXPSによって計測し、対応するターゲットの組成比xと略同じであることを確認した。
(1)上記実施形態によれば、第2層間絶縁膜11の表面に、第2層間絶縁膜11と、第1配線13(第1バリア層14及び第1配線層15)と、を覆う共通の第1メタルキャップ層16を積層した。また、ハードマスク32の表面に、ハードマスク32と、第2配線34(第2バリアメタル35及び第2配線層36)と、を覆う共通の第2メタルキャップ層37を積層した。そして、第1メタルキャップ層16及び第2メタルキャップ層37を、それぞれホウ化ジルコニウム(ZrBx(x=0.5〜4.0))を主成分とする層で構成した。
・上記実施形態では、金属層を第1配線13及び第2配線34に具体化した。これに限らず、例えば、金属層を容量素子の電極や誘導素子に具体化してもよい。
層を構成する第2層間絶縁膜、12…凹部を構成する第1トレンチ、13…金属層を構成する第1配線、14…第1バリア層、15…第1配線層、16…第1メタルキャップ層、21…絶縁層を構成する第3層間絶縁膜、23…凹部を構成するビアホール、33…凹部を構成する第2トレンチ、31…絶縁層を構成する第4層間絶縁膜、34…金属層を構成する第2配線、34a…ビアコンタクト、34b…第2配線部、35…第2バリア層、36…第2配線層、37…第2メタルキャップ層。
Claims (6)
- 素子領域を有する半導体基板と、
前記半導体基板に形成された絶縁層と、
前記絶縁層に形成された凹部と、
前記凹部に形成された金属層と、
前記絶縁層の表面及び前記金属層の表面に形成され、ZrBx(x=0.5〜4.0)を主成分にしたメタルキャップ層と、
を備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記金属層は、
前記凹部の内側面に形成されたバリア層と、
前記バリア層の内側に充填されて銅を主成分にした配線層と、からなること、
を特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置であって、
前記金属層は、配線部と、ビアコンタクトと、からなること、
前記凹部は、前記配線部に対応するトレンチと、前記ビアコンタクトに対応するビアホールと、からなること、
を特徴とする半導体装置。 - 素子領域を有した半導体基板に絶縁層を積層する絶縁層工程と、
前記絶縁層に凹部を形成する凹部工程と、
前記凹部に金属層を埋め込む金属層工程と、
前記絶縁層の表面と、前記金属層の表面と、を略同一面に平坦化する平坦化工程と、
平坦化した前記絶縁層の表面と、平坦化した前記金属層の表面と、にZrBx(x=0.5〜4.0)を主成分にしたメタルキャップ層を積層するメタルキャップ層工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法であって、
前記金属層工程は、
前記凹部の内側面にバリア層を形成し、前記バリア層の内側に銅を主成分にした配線層を充填すること、
を特徴とする半導体装置の製造方法。 - 請求項4又は5に記載の半導体装置の製造方法であって、
前記凹部工程は、
前記絶縁層に配線部に対応するトレンチと、ビアコンタクトに対応するビアホールと、を形成すること、
前記金属層工程は、
前記ビアホールに前記ビアコンタクトを埋め込み、前記トレンチに前記配線部を埋め込むこと、
を特徴とする半導体装置の製造方法。
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