JP2005032875A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ＭＩＭキャパシタの信頼性を向上させた半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の絶縁膜上に形成されたＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って形成された第２の絶縁膜と、前記第２の絶縁膜表面に形成された第２の配線と、前記ＭＩＭキャパシタを取り囲むように前記第２の絶縁膜に埋設されたガードリングと、を有する。
【選択図】 図２
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の絶縁膜上に形成されたＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って形成された第２の絶縁膜と、前記第２の絶縁膜表面に形成された第２の配線と、前記ＭＩＭキャパシタを取り囲むように前記第２の絶縁膜に埋設されたガードリングと、を有する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、ＭＩＭキャパシタを含む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置においては、Ｓｉウエハに形成された素子間を電気的に接続するメタル配線として、一般にアルミニウム（Ａｌ）配線が用いられていた。絶縁膜上に成膜されたＡｌ膜は、フォトリソグラフィと異方性エッチングによりパターニングされる。しかし、集積回路の素子及び配線の微細化に伴い、低抵抗の配線形成が困難になり、また異方性エッチングによる配線形成と配線間スペースへの絶縁膜埋め込みも困難になりつつある。そこで近年、Ａｌ配線に代わるメタル配線として、ダマシンプロセスによる銅（Ｃｕ）配線が用いられるようになっている。
【０００３】
一方、アナログ回路を搭載するＬＳＩにおいては、通常キャパシタが欠かせない。アナログ回路用キャパシタとしては、安定して大きな容量を得ることができるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが用いられる。ＭＩＭキャパシタは上下電極にメタルを用いることから、ダマシンプロセスによるＣｕ多層配線の形成プロセスとＭＩＭキャパシタの形成プロセスを一部共有することができる。ＭＩＭキャパシタとＣｕダマシン配線を共存させるためのプロセス技術は、種々提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−２７０７６９
【０００５】
【発明が解決しようとする課題】
ＭＩＭキャパシタを用いたアナログ回路が高周波回路である場合、伝送される信号の劣化を防止して高速性能を実現するためには、多層配線間の容量を低減すること、そのために、配線層間絶縁膜に低誘電率の絶縁膜を用いることが望まれる。しかし一般に、低誘電率の絶縁膜は、ステップカバレージが悪い。ＭＩＭキャパシタ側壁での絶縁膜のカバレッジを良くする方法としては、高密度プラズマ（ＨＤＰ）型のプラズマＣＶＤ装置による成膜法が考えられるが、この方法で形成される絶縁膜は一般に吸湿性が高く、また熱収縮が大きい。このため、メタルなど他の膜との密着性が劣化し、また吸湿によるメタルのコロージョンや膜剥がれを生じやすい。
従って、ＭＩＭキャパシタとダマシンプロセスによるＣｕ多層配線を有する半導体装置では、ＭＩＭキャパシタの高信頼性を得ることが難しい。
【０００６】
この発明は、ＭＩＭキャパシタの信頼性を向上させた半導体装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の絶縁膜上に形成されたＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って形成された第２の絶縁膜と、前記第２の絶縁膜表面に形成された第２の配線と、前記ＭＩＭキャパシタを取り囲むように前記第２の絶縁膜に埋設されたガードリングと、を有する。
【０００８】
この発明の一態様に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を介して第１の配線を形成する工程と、前記第１の絶縁膜上にＭＩＭキャパシタを形成する工程と、前記ＭＩＭキャパシタを覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に第２の配線を埋め込み形成するとともに、前記第２の絶縁膜に前記ＭＩＭキャパシタを取り囲むガードリングを埋め込む工程と、を有する。
【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態による半導体装置におけるＣｕ多層配線とＭＩＭキャパシタの集積構造を示す平面図であり、図２は図１のＩ−Ｉ’断面図である。シリコン基板１には、図示しないがトランジスタ等が形成されている。このシリコン基板１上に形成された第１の層間絶縁膜２上に、第１の配線３が形成されている。層間絶縁膜２はシリコン酸化膜であり、その表面は平坦化されている。第１の配線３は、ダマシンプロセスにより絶縁膜２に埋め込まれた、下地に例えばタンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）からなるバリアメタルを有するＣｕ膜である。図では省略したが、第１の配線３はデュアルダマシンプロセスを用いてコンタクト孔を介してシリコン基板１に形成された素子に接続される。
【００１０】
第１の配線３が形成された層間絶縁膜２上には、第１の配線３を覆うシリコン窒化膜（ＳｉＮ膜）からなるブロック絶縁膜４が形成されている。このブロック絶縁膜４上に、ＭＩＭキャパシタ５が形成されている。ＭＩＭキャパシタ５は、下部電極５ａ、誘電体膜５ｂ及び上部電極５ｃの積層構造を有する。下部電極５ａ及び上部電極５ｃは、例えばチタンナイトライド（ＴｉＮ）膜であり、誘電体膜５ｂは、例えばシリコンナイトライド（ＳｉＮ）膜である。
【００１１】
ＭＩＭキャパシタ５は、第２の層間絶縁膜６により覆われており、その表面は平坦化されている。層間絶縁膜６は、通常のｄＴＥＯＳ−ＳｉＯ２膜（デュアルプラズマＣＶＤプロセスにより、ＴＥＯＳから作られるシリコン酸化膜）より低誘電率の膜、好ましくは比誘電率（ｋ）が３．５以下の低誘電率膜である。具体的にこの層間絶縁膜６は、フッ素（Ｆ）を含むシリコン酸化膜であるＦＳＧ（Ｆｌｕｏｒｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、炭素（Ｃ）を含むシリコン酸化膜、内部に空孔を導入したポーラスなシリコン酸化膜のなかから選ばれた一種である。
【００１２】
層間絶縁膜６に、デュアルダマシンプロセスによって第２の配線７が形成されている。第２の配線７は、層間絶縁膜６の上面に埋め込まれて平坦化された、下地に例えばタンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）からなるバリアメタルを有するＣｕ膜である。第２の配線７は、配線ヴィア孔８を介して第１の配線３に接続されている。層間絶縁膜６にはまた、配線ヴィア孔８と同時に形成された孔に第２の配線７と同じ材料を埋め込んで形成された、ＭＩＭキャパシタ５の下部電極５１ａ及び上部電極５１ｂにコンタクトするコンタクトプラグ１０が埋め込まれている。
【００１３】
層間絶縁膜６には更に、ＭＩＭキャパシタ５を取り囲むように、ガードリング９が埋め込まれている。ガードリング９は、ＭＩＭキャパシタ５や配線には接続されない。ガードリング９は好ましくは、第２の配線７と同じ材料で同時に、層間絶縁膜６を貫通するように形成されたメタルリングである。ガードリング９の幅は、０．１μｍ〜１μｍの範囲で選択することができるが、好ましくは１μｍ程度とする。このガードリング９は、層間絶縁膜６のステップカバレージ不足に起因してＭＩＭキャパシタ５の周囲から層間絶縁膜６内にクラックが進展するのを抑えるバリアとして機能すると共に、チップ側面から層間絶縁膜６に侵入する水分のＭＩＭキャパシタ５への拡散を防止するバリアとしても機能する。
【００１４】
第２の配線７、コンタクトプラグ１０及びメタルリング９が形成された層間絶縁膜６の上に、これらを覆うシリコン窒化膜（ＳｉＮ膜）からなるブロック絶縁膜１４、及びＴＥＯＳ−ＳｉＯ２膜からなる層間絶縁膜１１が順次形成されている。この層間絶縁膜１１にデュアルダマシンプロセスにより、第２の配線７とＭＩＭキャパシタ５の間を電気的に接続する第３の配線１２が形成されている。第３の配線１２は、層間絶縁膜１１の上面に埋め込まれて平坦化された、下地に例えばタンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）からなるバリアメタルを有するＣｕ膜である。第３の配線１２は、ヴィア孔１３を介して、第２の配線７及びコンタクトプラグ１０に接続されている。これにより第３の配線１２は、ＭＩＭキャパシタ５と第２の配線７の間を電気的に接続する。或いは第３の配線１２は、第１の配線３とＭＩＭキャパシタ５の間を電気的に接続するものであってもよい。
【００１５】
図３〜図９を参照して、具体的な製造工程を説明する。図３〜図９は、図２の断面に対応する。図３に示すように、素子が形成されたシリコン基板１に、第１の層間絶縁膜２としてＳｉＯ２膜を堆積し、平坦化する。この層間絶縁膜２の上面にダマシンプロセスにより第１の配線３を平坦に埋め込む。この第１の配線３の形成工程を具体的に説明すると、次のようになる。
【００１６】
まず層間絶縁膜２に、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、配線溝２１を形成する。次に、バリアメタルとなるＴａＮ（及び／又はＴａ）膜と配線材料であるＣｕ膜をＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により順次成膜する。得られたＴａＮ／Ｃｕ膜を電極として電気メッキ法により、配線溝２１にＣｕ膜を埋め込む。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスによりＴａＮ／Ｃｕ膜を平坦化する。これにより、配線溝２１以外の領域のＴａＮ／Ｃｕ膜が除去され、第１の配線３が配線溝２１のみに埋め込まれる。第１の配線３をシリコン基板の拡散層に接続するためには、デュアルダマシンプロセスによって、配線溝と配線コンタクト孔を形成すればよい。
【００１７】
次に、図４に示すように、配線３を覆うブロック絶縁膜４として、約０．１μｍのＳｉＮ膜を堆積した後、その上にＭＩＭキャパシタ５を形成する。具体的には、下部電極５ａとなるＴｉＮ膜、誘電体膜５ｂとなるＳｉＮ膜、上部電極５ｃとなるＴｉＮ膜の積層膜を順次成膜する。下部電極５ａの厚みは０．３μｍ、キャパシタ絶縁膜５ｂと上部電極５ｃの合計厚みは０．１μｍである。このＴｉＮ／ＳｉＮ／ＴｉＮ積層膜について、リソグラフィとＣｌ系ガスを用いたＲＩＥにより上部電極５ｃをパターニングする。続いて、リソグラフィとＣＦ系ガスを用いたＲＩＥにより、誘電体膜５ｂをパターニングする。最後に再び、リソグラフィとＣｌ系ガスを用いたＲＩＥにより下部電極５ａをパターニングする。
【００１８】
次に図５に示すように、ＭＩＭキャパシタ５を覆う第２の層間絶縁膜６を堆積して、ＣＭＰにより平坦化する。層間絶縁膜６は、ＦＳＧ膜、Ｃを添加したシリコン酸化膜又はポーラスシリコン酸化膜である。これらの低誘電率膜の表面に更に、ＣＭＰによる平坦化を容易にするため、通常のＴＥＯＳ−ＳｉＯ２膜を積層してもよい。
【００１９】
これらの層間絶縁膜６の成膜法は、次の通りである。ＦＳＧ膜は、好ましくは平行平板型プラズマＣＶＤ装置を用い、これにＳｉＨ４を主原料とする、Ｆを含むガスを供給して成膜する。この成膜法により、膜剥がれのない、密着性の良好なＦＳＧ膜が形成される。Ｃを含むシリコン酸化膜の場合は、Ｂｌａｃｋ−ｄｉａｍｏｎｄ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．の商品名）を原料としてＣＶＤ法により成膜する。ポーラスなシリコン酸化膜の場合には、有機ＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）膜を成膜し、加熱によるフォーミング反応、或いはエネルギービームの照射によって、ポーラス膜とする。
【００２０】
次に、デュアルダマシンプロセスにより、層間絶縁膜６に、第２の配線７とメタルリング９及びコンタクトプラグ１０を形成する。具体的に説明すれば、図６に示すように、リソグラフィとＲＩＥにより、層間絶縁膜６に、配線ヴィア孔８、電極コンタクト孔３２及びガードリング溝３３を形成する。ガードリング溝３３は、その底面がＭＩＭキャパシタ５の底面より下に位置し、下地の層間絶縁膜２が露出した状態となるように形成する。ヴィア孔８、コンタクト孔３２は直径０．２μｍとし、ガードリング溝３３は幅１μｍとする。引き続き、リソグラフィとＣＦ系ガスを用いたＲＩＥ法により、配線ヴィア孔８と連続する配線溝３４を形成する。
【００２１】
次に、バリアメタルとなるＴａＮ（及び／又はＴａ）膜と配線材料であるＣｕ膜をＰＶＤ法により順次成膜する。得られたＴａＮ／Ｃｕ膜を電極として電気メッキ法により、配線溝３４、ヴィア孔８、コンタクト孔３２及びガードリング溝３３にＣｕ膜を埋め込む。続いて、ＣＭＰ法によりＴａＮ／Ｃｕ膜を平坦化する。これにより、図７に示すように、第２の配線７と同時に、ＭＩＭキャパシタ５のコンタクトプラグ１０及びＭＩＭキャパシタ５を取り囲むメタルリング９が層間絶縁膜６に平坦に埋め込まれる。
【００２２】
このようにこの実施の形態では、ＭＩＭキャパシタ５を覆う層間絶縁膜６への埋め込み配線形成工程では、ＭＩＭキャパシタ５への配線接続を行わない。ＭＩＭキャパシタ５の領域ではコンタクトプラグ１０の埋め込みのみが行われる。ＭＩＭキャパシタ５への電気的接続は、次の第３の配線により行う。従って、層間絶縁膜６が薄く、これに埋め込む第２の配線７の底面位置がＭＩＭキャパシタ５の上面より下になる状態も許容される。
【００２３】
次に、図８に示すように、ブロック絶縁膜１４としてＳｉＮ膜、及び第３の層間絶縁膜１１としてＴＥＯＳ−ＳｉＯ２膜を堆積する。この層間絶縁膜１１に、デュアルダマシンプロセスによって、第２の配線７及び第１の配線３の少なくとも一方とＭＩＭキャパシタ５との間を電気的に接続するための第３の配線を形成する。具体的に説明すれば、図８に示すように、層間絶縁膜１１に、ＲＩＥにより、配線ヴィア孔１３を形成し、更にこれらに連続する配線溝４３を形成する。メタルリング９上にはヴィア孔を形成せず、メタルリング９を電気的にフローティング状態とする。
【００２４】
そして、第２の配線７の埋め込みと同様の工程で、図９に示すように、ヴィア孔１３及び配線溝４３にＴａＮ／Ｃｕ膜からなる第３の配線１２を埋め込む。第３の配線１２は、先に第２の配線７の形成工程で層間絶縁膜６に埋め込まれているコンタクトプラグ１０を介して、ＭＩＭキャパシタ５の上下電極に接続される。第３の配線１２が第１の配線３とＭＩＭキャパシタ５の間を電気的に接続するものである場合も、同様の工程で第３の配線１２を形成することができる。
【００２５】
この後は図示しないが、パシベーション膜として、プラズマＣＶＤによるＳｉＯ２膜とＳｉＮ膜の積層膜を堆積する。パシベーション膜は、４００℃のＨ２雰囲気で６０分のシンターアニールを行う。最後にパッドを形成する。
【００２６】
以上のようにこの実施の形態によると、ＭＩＭキャパシタを覆う層間絶縁膜内にＭＩＭキャパシタを取り囲むようにガードリングを埋設することにより、ＭＩＭキャパシタの信頼性が高いものとなる。その理由を具体的に説明する。配線間容量の低減のためには、前述のように、ＭＩＭキャパシタを覆う層間絶縁膜を低誘電率膜とすることが好ましい。しかし、低誘電率絶縁膜はステップカバレージが悪く、機械的強度も弱く、従って、外的なストレスにより容易に剥がれたり、クラックが発生しやすい。
【００２７】
図１０は、ガードリング９がない他、上記実施の形態と同様の条件でＣｕ多層配線とＭＩＭキャパシタ５を形成した状態を、図２と対応させて示している。ＭＩＭキャパシタ５を覆う層間絶縁膜６のステップカバレージが不足すると、図１０に示したように、ＭＩＭキャパシタ５の側壁段差部分にシーム５１が形成される。後の熱工程においてＭＩＭキャパシタ５の電極の収縮により層間絶縁膜６にストレスが加わると、シーム５１を起点として、図示のように層間絶縁膜６内に横方向にクラック５２が発生し易い。
【００２８】
もし、シーム５１やクラック５２が配線７やヴィア孔８に到達すると、配線下地のバリアメタルに亀裂が生じて、Ｃｕがシーム５１やクラック５２に拡散する。これは、配線７とＭＩＭキャパシタ５の間の短絡や絶縁不良の原因となる。更に低誘電率絶縁膜は、膜密度が低いことから、外部から水分等が浸透し易い。そのため、半導体チップをダイシングした後に、チップ側面から低誘電率の層間絶縁膜６を介して内部に水が拡散することがある。ＭＩＭキャパシタ５は通常高電界が掛かりやすい。そのため、層間絶縁膜６を通してＭＩＭキャパシタ５部に水が入り込むと、キャパシタの耐圧や信頼性が劣化する。
【００２９】
この実施の形態によれば、層間絶縁膜６内のＭＩＭキャパシタ５の側壁部からシームが形成されたとしても、ガードリング９がこれを切断する。これにより、その後の熱工程においてクラックの発生が防止される。従って、ＭＩＭキャパシタと配線の短絡や絶縁不良を防止することができる。ガードリングはまた、チップ側面から侵入する水分のＭＩＭキャパシタ５の領域への拡散を防止するバリアとなる。これにより、ＭＩＭキャパシタの経時劣化も抑制される。
更にこの実施の形態では、ガードリングを配線と同じ材料、同じ工程で埋め込むことにより、ガードリング形成のための格別な工程付加は必要がない。
【００３０】
なお上記実施の形態では、ＭＩＭキャパシタを覆う層間絶縁膜に埋め込まれるガードリングを、ダマシンプロセスによるＣｕ配線と同時に形成されたＣｕ層としたが、外部からの水の拡散を防止し、或いはクラック発生を防止できる他の材料を用いることができる。例えば、導電性物質であれば、タングステン（Ｗ）やアルミニウム（Ａｌ）を用いることができ、絶縁性物質であれば、ＴＥＯＳ−ＳｉＯ２やＨＤＰ型プラズマＣＶＤ装置によるＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を用いることができる。勿論、配線材料とは異なるこれらの材料でガードリングを形成するには、配線形成工程とは別の工程を必要とする。
【００３１】
以下に、いくつかの実験例と、これと比較するための参考例を説明する。以下の実験例と参考例のテストウェハは、各チップ領域に、１０×１０μｍ２の正方形のＭＩＭキャパシタを、２μｍのスペースで縦横１０個ずつ、１００個配列して、上述の３層Ｃｕ配線を形成した。
【００３２】
［実験例１］
実験例１のテストウェハでは、第２の層間絶縁膜６として、平行平板型プラズマＣＶＤ装置により形成した０．６μｍのＦＳＧ膜を用いた。各ＭＩＭキャパシタは、上述のように第２の配線と同時に形成されるメタルリング９で取り囲まれる。このウェハからダイシングしたテストチップは、初期特性は良好であり、配線の短絡やオープン不良はなかった。耐圧試験の結果、５０Ｖまで不良発生は認められなかった。ＭＩＭキャパシタに電圧２０Ｖを印加したＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験の結果、１０年以上の寿命が確認された。
【００３３】
［実験例２］
第２の層間絶縁膜６として、Ｂｌａｃｋ−ｄｉａｍｏｎｄを原料とする膜とＴＥＯＳ−ＳｉＯ２膜の積層膜を用いた他、実験例１と同様の条件のテストウェハにつき、テストチップをダイシングして同様のテストを行った。耐圧試験、ＴＤＤＢ試験では実験例１と同様の良好な結果が得られた。また、３０℃、９０％以上の湿度での高湿試験を行った結果、５００時間経過後もＭＩＭキャパシタの特性変化は認められなかった。
【００３４】
［参考例１］
メタルリング９がない他、実験例１と同様の条件で作ったテストウェハにつき、チップをダイシングして同様のテストを行った。初期特性は実験例１の場合と同様に問題はなかった。耐圧試験では、１０Ｖ付近から耐圧不良が発生した。不良部分を解析した結果、ＭＩＭキャパシタの側壁下部から４５°方向にシームが発生し、更にシームからクラックの発生が認められた。ＥＤＸによる分析の結果、クラック中にＣｕの拡散が認められた。
上の不良部分につき、ＦＳＧ膜成膜直後の観測では、シームは認められたが、クラックは観測されていない。クラックは、パシベーション膜形成後のシンターアニールで発生したものであることが確認された。
ＴＤＤＢ試験の結果は、実験例１のチップに比べて、１桁寿命が短いことが確認された。
【００３５】
［参考例２］
メタルリング９がない他、実験例２と同様の条件で作ったテストウェハにつき、チップをダイシングしてテストを行った。初期特性は実験例２と同様に問題はなかった。耐圧試験の結果、５０Ｖ以下で耐圧不良が発生した。３０℃、９０％以上の湿度での高湿試験を行った結果、５００時間内にＭＩＭキャパシタの特性変化が認められた。
【００３６】
［参考例３］
ＦＳＧ膜の成膜条件が異なる他、実験例１と同様の製造条件のテストウェハを作った。具体的にＦＳＧ膜は、ＳｉＯＦを原料として、ＨＤＰ型のプラズマＣＶＤ装置により成膜した。ＦＳＧ膜の比誘電率（ｋ）は、３．５以下であったが、ＦＳＧ膜の成膜後のＣＭＰ処理過程でＦＳＧ膜の剥がれが発生し、以後の工程に進むことができなかった。
【００３７】
【発明の効果】
以上述べたようにこの発明によれば、ＭＩＭキャパシタの信頼性を向上させた半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体装置の平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】同実施の形態の第１の層間絶縁膜上に第１の配線を形成する工程を示す断面図である。
【図４】第１の配線が形成された層間絶縁膜上にＭＩＭキャパシタを形成する工程を示す断面図である。
【図５】ＭＩＭキャパシタを覆う第２の層間絶縁膜を形成する工程を示す断面図である。
【図６】第２の層間絶縁膜にヴィア孔、コンタクト孔、ガードリング溝及び配線溝を形成する工程を示す断面図である。
【図７】ヴィア孔、コンタクト孔、ガードリング溝及び配線溝にそれぞれメタルを埋め込む工程を示す断面図である。
【図８】第２の配線を覆う第３の層間絶縁膜を形成し、これにヴィア孔及び配線溝を形成する工程を示す断面図である。
【図９】第３の配線を形成する工程を示す断面図である。
【図１０】比較例の半導体装置の断面図である。
【符号の説明】
１…シリコン基板、２…第１の層間絶縁膜、３…第１の配線、４…ブロック絶縁膜、５…ＭＩＭキャパシタ、５ａ…下部電極、５ｂ…誘電体膜、５ｃ…上部電極、６…第２の層間絶縁膜、７…第２の配線、８…ヴィア孔、９…ガードリング（メタルリング）、１０…コンタクトプラグ、１１…第３の層間絶縁膜、１２…第３の配線、１３…ヴィア孔、２１…配線溝、３２…コンタクト孔、３３…ガードリング溝、３４，４３…配線溝。
【発明の属する技術分野】
この発明は、ＭＩＭキャパシタを含む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置においては、Ｓｉウエハに形成された素子間を電気的に接続するメタル配線として、一般にアルミニウム（Ａｌ）配線が用いられていた。絶縁膜上に成膜されたＡｌ膜は、フォトリソグラフィと異方性エッチングによりパターニングされる。しかし、集積回路の素子及び配線の微細化に伴い、低抵抗の配線形成が困難になり、また異方性エッチングによる配線形成と配線間スペースへの絶縁膜埋め込みも困難になりつつある。そこで近年、Ａｌ配線に代わるメタル配線として、ダマシンプロセスによる銅（Ｃｕ）配線が用いられるようになっている。
【０００３】
一方、アナログ回路を搭載するＬＳＩにおいては、通常キャパシタが欠かせない。アナログ回路用キャパシタとしては、安定して大きな容量を得ることができるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが用いられる。ＭＩＭキャパシタは上下電極にメタルを用いることから、ダマシンプロセスによるＣｕ多層配線の形成プロセスとＭＩＭキャパシタの形成プロセスを一部共有することができる。ＭＩＭキャパシタとＣｕダマシン配線を共存させるためのプロセス技術は、種々提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−２７０７６９
【０００５】
【発明が解決しようとする課題】
ＭＩＭキャパシタを用いたアナログ回路が高周波回路である場合、伝送される信号の劣化を防止して高速性能を実現するためには、多層配線間の容量を低減すること、そのために、配線層間絶縁膜に低誘電率の絶縁膜を用いることが望まれる。しかし一般に、低誘電率の絶縁膜は、ステップカバレージが悪い。ＭＩＭキャパシタ側壁での絶縁膜のカバレッジを良くする方法としては、高密度プラズマ（ＨＤＰ）型のプラズマＣＶＤ装置による成膜法が考えられるが、この方法で形成される絶縁膜は一般に吸湿性が高く、また熱収縮が大きい。このため、メタルなど他の膜との密着性が劣化し、また吸湿によるメタルのコロージョンや膜剥がれを生じやすい。
従って、ＭＩＭキャパシタとダマシンプロセスによるＣｕ多層配線を有する半導体装置では、ＭＩＭキャパシタの高信頼性を得ることが難しい。
【０００６】
この発明は、ＭＩＭキャパシタの信頼性を向上させた半導体装置とその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、前記第１の絶縁膜上に形成されたＭＩＭキャパシタと、前記ＭＩＭキャパシタを覆って形成された第２の絶縁膜と、前記第２の絶縁膜表面に形成された第２の配線と、前記ＭＩＭキャパシタを取り囲むように前記第２の絶縁膜に埋設されたガードリングと、を有する。
【０００８】
この発明の一態様に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を介して第１の配線を形成する工程と、前記第１の絶縁膜上にＭＩＭキャパシタを形成する工程と、前記ＭＩＭキャパシタを覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜に第２の配線を埋め込み形成するとともに、前記第２の絶縁膜に前記ＭＩＭキャパシタを取り囲むガードリングを埋め込む工程と、を有する。
【０００９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態による半導体装置におけるＣｕ多層配線とＭＩＭキャパシタの集積構造を示す平面図であり、図２は図１のＩ−Ｉ’断面図である。シリコン基板１には、図示しないがトランジスタ等が形成されている。このシリコン基板１上に形成された第１の層間絶縁膜２上に、第１の配線３が形成されている。層間絶縁膜２はシリコン酸化膜であり、その表面は平坦化されている。第１の配線３は、ダマシンプロセスにより絶縁膜２に埋め込まれた、下地に例えばタンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）からなるバリアメタルを有するＣｕ膜である。図では省略したが、第１の配線３はデュアルダマシンプロセスを用いてコンタクト孔を介してシリコン基板１に形成された素子に接続される。
【００１０】
第１の配線３が形成された層間絶縁膜２上には、第１の配線３を覆うシリコン窒化膜（ＳｉＮ膜）からなるブロック絶縁膜４が形成されている。このブロック絶縁膜４上に、ＭＩＭキャパシタ５が形成されている。ＭＩＭキャパシタ５は、下部電極５ａ、誘電体膜５ｂ及び上部電極５ｃの積層構造を有する。下部電極５ａ及び上部電極５ｃは、例えばチタンナイトライド（ＴｉＮ）膜であり、誘電体膜５ｂは、例えばシリコンナイトライド（ＳｉＮ）膜である。
【００１１】
ＭＩＭキャパシタ５は、第２の層間絶縁膜６により覆われており、その表面は平坦化されている。層間絶縁膜６は、通常のｄＴＥＯＳ−ＳｉＯ２膜（デュアルプラズマＣＶＤプロセスにより、ＴＥＯＳから作られるシリコン酸化膜）より低誘電率の膜、好ましくは比誘電率（ｋ）が３．５以下の低誘電率膜である。具体的にこの層間絶縁膜６は、フッ素（Ｆ）を含むシリコン酸化膜であるＦＳＧ（Ｆｌｕｏｒｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、炭素（Ｃ）を含むシリコン酸化膜、内部に空孔を導入したポーラスなシリコン酸化膜のなかから選ばれた一種である。
【００１２】
層間絶縁膜６に、デュアルダマシンプロセスによって第２の配線７が形成されている。第２の配線７は、層間絶縁膜６の上面に埋め込まれて平坦化された、下地に例えばタンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）からなるバリアメタルを有するＣｕ膜である。第２の配線７は、配線ヴィア孔８を介して第１の配線３に接続されている。層間絶縁膜６にはまた、配線ヴィア孔８と同時に形成された孔に第２の配線７と同じ材料を埋め込んで形成された、ＭＩＭキャパシタ５の下部電極５１ａ及び上部電極５１ｂにコンタクトするコンタクトプラグ１０が埋め込まれている。
【００１３】
層間絶縁膜６には更に、ＭＩＭキャパシタ５を取り囲むように、ガードリング９が埋め込まれている。ガードリング９は、ＭＩＭキャパシタ５や配線には接続されない。ガードリング９は好ましくは、第２の配線７と同じ材料で同時に、層間絶縁膜６を貫通するように形成されたメタルリングである。ガードリング９の幅は、０．１μｍ〜１μｍの範囲で選択することができるが、好ましくは１μｍ程度とする。このガードリング９は、層間絶縁膜６のステップカバレージ不足に起因してＭＩＭキャパシタ５の周囲から層間絶縁膜６内にクラックが進展するのを抑えるバリアとして機能すると共に、チップ側面から層間絶縁膜６に侵入する水分のＭＩＭキャパシタ５への拡散を防止するバリアとしても機能する。
【００１４】
第２の配線７、コンタクトプラグ１０及びメタルリング９が形成された層間絶縁膜６の上に、これらを覆うシリコン窒化膜（ＳｉＮ膜）からなるブロック絶縁膜１４、及びＴＥＯＳ−ＳｉＯ２膜からなる層間絶縁膜１１が順次形成されている。この層間絶縁膜１１にデュアルダマシンプロセスにより、第２の配線７とＭＩＭキャパシタ５の間を電気的に接続する第３の配線１２が形成されている。第３の配線１２は、層間絶縁膜１１の上面に埋め込まれて平坦化された、下地に例えばタンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）からなるバリアメタルを有するＣｕ膜である。第３の配線１２は、ヴィア孔１３を介して、第２の配線７及びコンタクトプラグ１０に接続されている。これにより第３の配線１２は、ＭＩＭキャパシタ５と第２の配線７の間を電気的に接続する。或いは第３の配線１２は、第１の配線３とＭＩＭキャパシタ５の間を電気的に接続するものであってもよい。
【００１５】
図３〜図９を参照して、具体的な製造工程を説明する。図３〜図９は、図２の断面に対応する。図３に示すように、素子が形成されたシリコン基板１に、第１の層間絶縁膜２としてＳｉＯ２膜を堆積し、平坦化する。この層間絶縁膜２の上面にダマシンプロセスにより第１の配線３を平坦に埋め込む。この第１の配線３の形成工程を具体的に説明すると、次のようになる。
【００１６】
まず層間絶縁膜２に、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、配線溝２１を形成する。次に、バリアメタルとなるＴａＮ（及び／又はＴａ）膜と配線材料であるＣｕ膜をＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により順次成膜する。得られたＴａＮ／Ｃｕ膜を電極として電気メッキ法により、配線溝２１にＣｕ膜を埋め込む。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスによりＴａＮ／Ｃｕ膜を平坦化する。これにより、配線溝２１以外の領域のＴａＮ／Ｃｕ膜が除去され、第１の配線３が配線溝２１のみに埋め込まれる。第１の配線３をシリコン基板の拡散層に接続するためには、デュアルダマシンプロセスによって、配線溝と配線コンタクト孔を形成すればよい。
【００１７】
次に、図４に示すように、配線３を覆うブロック絶縁膜４として、約０．１μｍのＳｉＮ膜を堆積した後、その上にＭＩＭキャパシタ５を形成する。具体的には、下部電極５ａとなるＴｉＮ膜、誘電体膜５ｂとなるＳｉＮ膜、上部電極５ｃとなるＴｉＮ膜の積層膜を順次成膜する。下部電極５ａの厚みは０．３μｍ、キャパシタ絶縁膜５ｂと上部電極５ｃの合計厚みは０．１μｍである。このＴｉＮ／ＳｉＮ／ＴｉＮ積層膜について、リソグラフィとＣｌ系ガスを用いたＲＩＥにより上部電極５ｃをパターニングする。続いて、リソグラフィとＣＦ系ガスを用いたＲＩＥにより、誘電体膜５ｂをパターニングする。最後に再び、リソグラフィとＣｌ系ガスを用いたＲＩＥにより下部電極５ａをパターニングする。
【００１８】
次に図５に示すように、ＭＩＭキャパシタ５を覆う第２の層間絶縁膜６を堆積して、ＣＭＰにより平坦化する。層間絶縁膜６は、ＦＳＧ膜、Ｃを添加したシリコン酸化膜又はポーラスシリコン酸化膜である。これらの低誘電率膜の表面に更に、ＣＭＰによる平坦化を容易にするため、通常のＴＥＯＳ−ＳｉＯ２膜を積層してもよい。
【００１９】
これらの層間絶縁膜６の成膜法は、次の通りである。ＦＳＧ膜は、好ましくは平行平板型プラズマＣＶＤ装置を用い、これにＳｉＨ４を主原料とする、Ｆを含むガスを供給して成膜する。この成膜法により、膜剥がれのない、密着性の良好なＦＳＧ膜が形成される。Ｃを含むシリコン酸化膜の場合は、Ｂｌａｃｋ−ｄｉａｍｏｎｄ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ， Ｉｎｃ．の商品名）を原料としてＣＶＤ法により成膜する。ポーラスなシリコン酸化膜の場合には、有機ＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）膜を成膜し、加熱によるフォーミング反応、或いはエネルギービームの照射によって、ポーラス膜とする。
【００２０】
次に、デュアルダマシンプロセスにより、層間絶縁膜６に、第２の配線７とメタルリング９及びコンタクトプラグ１０を形成する。具体的に説明すれば、図６に示すように、リソグラフィとＲＩＥにより、層間絶縁膜６に、配線ヴィア孔８、電極コンタクト孔３２及びガードリング溝３３を形成する。ガードリング溝３３は、その底面がＭＩＭキャパシタ５の底面より下に位置し、下地の層間絶縁膜２が露出した状態となるように形成する。ヴィア孔８、コンタクト孔３２は直径０．２μｍとし、ガードリング溝３３は幅１μｍとする。引き続き、リソグラフィとＣＦ系ガスを用いたＲＩＥ法により、配線ヴィア孔８と連続する配線溝３４を形成する。
【００２１】
次に、バリアメタルとなるＴａＮ（及び／又はＴａ）膜と配線材料であるＣｕ膜をＰＶＤ法により順次成膜する。得られたＴａＮ／Ｃｕ膜を電極として電気メッキ法により、配線溝３４、ヴィア孔８、コンタクト孔３２及びガードリング溝３３にＣｕ膜を埋め込む。続いて、ＣＭＰ法によりＴａＮ／Ｃｕ膜を平坦化する。これにより、図７に示すように、第２の配線７と同時に、ＭＩＭキャパシタ５のコンタクトプラグ１０及びＭＩＭキャパシタ５を取り囲むメタルリング９が層間絶縁膜６に平坦に埋め込まれる。
【００２２】
このようにこの実施の形態では、ＭＩＭキャパシタ５を覆う層間絶縁膜６への埋め込み配線形成工程では、ＭＩＭキャパシタ５への配線接続を行わない。ＭＩＭキャパシタ５の領域ではコンタクトプラグ１０の埋め込みのみが行われる。ＭＩＭキャパシタ５への電気的接続は、次の第３の配線により行う。従って、層間絶縁膜６が薄く、これに埋め込む第２の配線７の底面位置がＭＩＭキャパシタ５の上面より下になる状態も許容される。
【００２３】
次に、図８に示すように、ブロック絶縁膜１４としてＳｉＮ膜、及び第３の層間絶縁膜１１としてＴＥＯＳ−ＳｉＯ２膜を堆積する。この層間絶縁膜１１に、デュアルダマシンプロセスによって、第２の配線７及び第１の配線３の少なくとも一方とＭＩＭキャパシタ５との間を電気的に接続するための第３の配線を形成する。具体的に説明すれば、図８に示すように、層間絶縁膜１１に、ＲＩＥにより、配線ヴィア孔１３を形成し、更にこれらに連続する配線溝４３を形成する。メタルリング９上にはヴィア孔を形成せず、メタルリング９を電気的にフローティング状態とする。
【００２４】
そして、第２の配線７の埋め込みと同様の工程で、図９に示すように、ヴィア孔１３及び配線溝４３にＴａＮ／Ｃｕ膜からなる第３の配線１２を埋め込む。第３の配線１２は、先に第２の配線７の形成工程で層間絶縁膜６に埋め込まれているコンタクトプラグ１０を介して、ＭＩＭキャパシタ５の上下電極に接続される。第３の配線１２が第１の配線３とＭＩＭキャパシタ５の間を電気的に接続するものである場合も、同様の工程で第３の配線１２を形成することができる。
【００２５】
この後は図示しないが、パシベーション膜として、プラズマＣＶＤによるＳｉＯ２膜とＳｉＮ膜の積層膜を堆積する。パシベーション膜は、４００℃のＨ２雰囲気で６０分のシンターアニールを行う。最後にパッドを形成する。
【００２６】
以上のようにこの実施の形態によると、ＭＩＭキャパシタを覆う層間絶縁膜内にＭＩＭキャパシタを取り囲むようにガードリングを埋設することにより、ＭＩＭキャパシタの信頼性が高いものとなる。その理由を具体的に説明する。配線間容量の低減のためには、前述のように、ＭＩＭキャパシタを覆う層間絶縁膜を低誘電率膜とすることが好ましい。しかし、低誘電率絶縁膜はステップカバレージが悪く、機械的強度も弱く、従って、外的なストレスにより容易に剥がれたり、クラックが発生しやすい。
【００２７】
図１０は、ガードリング９がない他、上記実施の形態と同様の条件でＣｕ多層配線とＭＩＭキャパシタ５を形成した状態を、図２と対応させて示している。ＭＩＭキャパシタ５を覆う層間絶縁膜６のステップカバレージが不足すると、図１０に示したように、ＭＩＭキャパシタ５の側壁段差部分にシーム５１が形成される。後の熱工程においてＭＩＭキャパシタ５の電極の収縮により層間絶縁膜６にストレスが加わると、シーム５１を起点として、図示のように層間絶縁膜６内に横方向にクラック５２が発生し易い。
【００２８】
もし、シーム５１やクラック５２が配線７やヴィア孔８に到達すると、配線下地のバリアメタルに亀裂が生じて、Ｃｕがシーム５１やクラック５２に拡散する。これは、配線７とＭＩＭキャパシタ５の間の短絡や絶縁不良の原因となる。更に低誘電率絶縁膜は、膜密度が低いことから、外部から水分等が浸透し易い。そのため、半導体チップをダイシングした後に、チップ側面から低誘電率の層間絶縁膜６を介して内部に水が拡散することがある。ＭＩＭキャパシタ５は通常高電界が掛かりやすい。そのため、層間絶縁膜６を通してＭＩＭキャパシタ５部に水が入り込むと、キャパシタの耐圧や信頼性が劣化する。
【００２９】
この実施の形態によれば、層間絶縁膜６内のＭＩＭキャパシタ５の側壁部からシームが形成されたとしても、ガードリング９がこれを切断する。これにより、その後の熱工程においてクラックの発生が防止される。従って、ＭＩＭキャパシタと配線の短絡や絶縁不良を防止することができる。ガードリングはまた、チップ側面から侵入する水分のＭＩＭキャパシタ５の領域への拡散を防止するバリアとなる。これにより、ＭＩＭキャパシタの経時劣化も抑制される。
更にこの実施の形態では、ガードリングを配線と同じ材料、同じ工程で埋め込むことにより、ガードリング形成のための格別な工程付加は必要がない。
【００３０】
なお上記実施の形態では、ＭＩＭキャパシタを覆う層間絶縁膜に埋め込まれるガードリングを、ダマシンプロセスによるＣｕ配線と同時に形成されたＣｕ層としたが、外部からの水の拡散を防止し、或いはクラック発生を防止できる他の材料を用いることができる。例えば、導電性物質であれば、タングステン（Ｗ）やアルミニウム（Ａｌ）を用いることができ、絶縁性物質であれば、ＴＥＯＳ−ＳｉＯ２やＨＤＰ型プラズマＣＶＤ装置によるＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を用いることができる。勿論、配線材料とは異なるこれらの材料でガードリングを形成するには、配線形成工程とは別の工程を必要とする。
【００３１】
以下に、いくつかの実験例と、これと比較するための参考例を説明する。以下の実験例と参考例のテストウェハは、各チップ領域に、１０×１０μｍ２の正方形のＭＩＭキャパシタを、２μｍのスペースで縦横１０個ずつ、１００個配列して、上述の３層Ｃｕ配線を形成した。
【００３２】
［実験例１］
実験例１のテストウェハでは、第２の層間絶縁膜６として、平行平板型プラズマＣＶＤ装置により形成した０．６μｍのＦＳＧ膜を用いた。各ＭＩＭキャパシタは、上述のように第２の配線と同時に形成されるメタルリング９で取り囲まれる。このウェハからダイシングしたテストチップは、初期特性は良好であり、配線の短絡やオープン不良はなかった。耐圧試験の結果、５０Ｖまで不良発生は認められなかった。ＭＩＭキャパシタに電圧２０Ｖを印加したＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験の結果、１０年以上の寿命が確認された。
【００３３】
［実験例２］
第２の層間絶縁膜６として、Ｂｌａｃｋ−ｄｉａｍｏｎｄを原料とする膜とＴＥＯＳ−ＳｉＯ２膜の積層膜を用いた他、実験例１と同様の条件のテストウェハにつき、テストチップをダイシングして同様のテストを行った。耐圧試験、ＴＤＤＢ試験では実験例１と同様の良好な結果が得られた。また、３０℃、９０％以上の湿度での高湿試験を行った結果、５００時間経過後もＭＩＭキャパシタの特性変化は認められなかった。
【００３４】
［参考例１］
メタルリング９がない他、実験例１と同様の条件で作ったテストウェハにつき、チップをダイシングして同様のテストを行った。初期特性は実験例１の場合と同様に問題はなかった。耐圧試験では、１０Ｖ付近から耐圧不良が発生した。不良部分を解析した結果、ＭＩＭキャパシタの側壁下部から４５°方向にシームが発生し、更にシームからクラックの発生が認められた。ＥＤＸによる分析の結果、クラック中にＣｕの拡散が認められた。
上の不良部分につき、ＦＳＧ膜成膜直後の観測では、シームは認められたが、クラックは観測されていない。クラックは、パシベーション膜形成後のシンターアニールで発生したものであることが確認された。
ＴＤＤＢ試験の結果は、実験例１のチップに比べて、１桁寿命が短いことが確認された。
【００３５】
［参考例２］
メタルリング９がない他、実験例２と同様の条件で作ったテストウェハにつき、チップをダイシングしてテストを行った。初期特性は実験例２と同様に問題はなかった。耐圧試験の結果、５０Ｖ以下で耐圧不良が発生した。３０℃、９０％以上の湿度での高湿試験を行った結果、５００時間内にＭＩＭキャパシタの特性変化が認められた。
【００３６】
［参考例３］
ＦＳＧ膜の成膜条件が異なる他、実験例１と同様の製造条件のテストウェハを作った。具体的にＦＳＧ膜は、ＳｉＯＦを原料として、ＨＤＰ型のプラズマＣＶＤ装置により成膜した。ＦＳＧ膜の比誘電率（ｋ）は、３．５以下であったが、ＦＳＧ膜の成膜後のＣＭＰ処理過程でＦＳＧ膜の剥がれが発生し、以後の工程に進むことができなかった。
【００３７】
【発明の効果】
以上述べたようにこの発明によれば、ＭＩＭキャパシタの信頼性を向上させた半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体装置の平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】同実施の形態の第１の層間絶縁膜上に第１の配線を形成する工程を示す断面図である。
【図４】第１の配線が形成された層間絶縁膜上にＭＩＭキャパシタを形成する工程を示す断面図である。
【図５】ＭＩＭキャパシタを覆う第２の層間絶縁膜を形成する工程を示す断面図である。
【図６】第２の層間絶縁膜にヴィア孔、コンタクト孔、ガードリング溝及び配線溝を形成する工程を示す断面図である。
【図７】ヴィア孔、コンタクト孔、ガードリング溝及び配線溝にそれぞれメタルを埋め込む工程を示す断面図である。
【図８】第２の配線を覆う第３の層間絶縁膜を形成し、これにヴィア孔及び配線溝を形成する工程を示す断面図である。
【図９】第３の配線を形成する工程を示す断面図である。
【図１０】比較例の半導体装置の断面図である。
【符号の説明】
１…シリコン基板、２…第１の層間絶縁膜、３…第１の配線、４…ブロック絶縁膜、５…ＭＩＭキャパシタ、５ａ…下部電極、５ｂ…誘電体膜、５ｃ…上部電極、６…第２の層間絶縁膜、７…第２の配線、８…ヴィア孔、９…ガードリング（メタルリング）、１０…コンタクトプラグ、１１…第３の層間絶縁膜、１２…第３の配線、１３…ヴィア孔、２１…配線溝、３２…コンタクト孔、３３…ガードリング溝、３４，４３…配線溝。
Claims (13)
- 半導体基板と、
前記半導体基板上に第１の絶縁膜を介して形成された第１の配線と、
前記第１の絶縁膜上に形成されたＭＩＭキャパシタと、
前記ＭＩＭキャパシタを覆って形成された第２の絶縁膜と、
前記第２の絶縁膜表面に形成された第２の配線と、
前記ＭＩＭキャパシタを取り囲むように前記第２の絶縁膜に埋設されたガードリングと、
を有することを特徴とする半導体装置。 - 前記第２の配線は前記第２の絶縁膜に形成された孔を介して前記第１の配線に接続されている
ことを特徴とする請求項１記載の半導体装置。 - 前記ガードリングは、前記第２の配線と同じ材料により、前記第２の絶縁膜を貫通して埋設されたメタルリングである
ことを特徴とする請求項２記載の半導体装置。 - 前記第２の配線及びメタルリングは、下地にバリアメタルを有するＣｕ層である
ことを特徴とする請求項３記載の半導体装置。 - 前記第２の絶縁膜は、比誘電率が３．５以下である
ことを特徴とする請求項１記載の半導体装置。 - 前記第２の絶縁膜は、フッ素を含むシリコン酸化膜である
ことを特徴とする請求項５記載の半導体装置。 - 前記第２の絶縁膜は、炭素を含むシリコン酸化膜である
ことを特徴とする請求項５記載の半導体装置。 - 前記第２の絶縁膜は、ポーラスなシリコン酸化膜である
ことを特徴とする請求項５記載の半導体装置。 - 前記第１の絶縁膜と第２の絶縁膜の間に前記第１の配線を覆うブロック絶縁膜を有する
ことを特徴とする請求項１記載の半導体装置。 - 前記第２の配線と同じ材料により前記第２の絶縁膜に埋設されて前記ＭＩＭキャパシタの上部及び下部電極にコンタクトするコンタクトプラグと、
前記第２の配線を覆って前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜表面に形成されて前記第１及び第２の配線の少なくとも一方と前記ＭＩＭキャパシタの間を電気的に接続する第３の配線とを有する
ことを特徴とする請求項１記載の半導体装置。 - 半導体基板上に第１の絶縁膜を介して第１の配線を形成する工程と、
前記第１の絶縁膜上にＭＩＭキャパシタを形成する工程と、
前記ＭＩＭキャパシタを覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に第２の配線を埋め込み形成するとともに、前記第２の絶縁膜に前記ＭＩＭキャパシタを取り囲むガードリングを埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第２の配線とガードリングは、前記第２の絶縁膜にヴィア孔、このヴィア孔と連続する配線溝及び前記ＭＩＭキャパシタを取り囲むガードリング溝を形成した後、これらのヴィア孔、配線溝及びガードリング溝に配線材料を埋め込むことにより、同時に形成する
ことを特徴とする請求項１１記載の半導体装置の製造方法。 - 前記第２の配線を覆うように前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に、デュアルダマシンプロセスにより前記第１及び第２の配線の少なくとも一方と前記ＭＩＭキャパシタの間を電気的に接続する第３の配線を形成する工程とを有する
ことを特徴とする請求項１１記載の半導体装置の製造方法。
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