CN103296003A

CN103296003A - 电容结构及其形成方法

Info

Publication number: CN103296003A
Application number: CN2013102077732A
Authority: CN
Inventors: 许丹
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-05-29
Filing date: 2013-05-29
Publication date: 2013-09-11

Abstract

一种电容结构及其形成方法，所述电容结构包括至少一个第一导电层、覆盖所述第一导电层表面的介电层和位于所述介电层表面的至少两个分立的第二导电层，所述第二导电层在第一导电层平面上的投影位于第一导电层内，且两个分立的第二导电层对应一个第一导电层，使得第二导电层和对应的第一导电层之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层作为电容结构的两个电极。由于所述电容结构至少包括两个电容串联，在相同的芯片厚度的情况下可以成倍增加电容结构两个电极之间的介电材料的总厚度，既不会影响所述芯片结构的散热特性，又有利于提高电容结构的耐压特性。

Description

电容结构及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种电容结构及其形成方法。

背景技术

电容作为一种存储电荷、耦合、滤波器件而被广泛应用于集成电路芯片中。常见的电容元件包括MOS电容、PN结电容或MIM（Metal-Insulator-Metal）电容等。其中，由于MOS电容以及PN结电容均受限于其本身结构，在工作时电极容易产生空穴层，导致其频率特性和耐压特性降低。而MIM电容可以提供较好的频率以及耐压相关特性。此外，在芯片制造过程中，MIM电容可以在形成层间金属层以及铜互连制程的过程中同时形成，也可降低与CMOS前端工艺兼容的困难度及复杂度。

请参考图1，传统的MIM电容包括：基板10，位于所述基板10表面的第一极板11，位于所述第一极板11和基板10表面的层间介质层12，位于所述层间介质层12表面的第二极板13，所述第二极板13的位置与第一极板11的位置相对应，且所述第二极板13的面积小于第一极板11的面积，使得所述第一极板11表面形成有第一导电插塞14，所述第二极板12表面形成有第二导电插塞15，利用所述第一导电插塞14、第二导电插塞15将MIM电容的第一极板11、第二极板12与外电路相连接。更多关于MIM电容的技术信息请参考专利号为US7317221B2的美国专利。

但当所述电容应用于功率集成电路中时，由于功率集成电路的工作电压很大，利用常规的半导体工艺形成的电容的耐压特性较差，电容很容易发生击穿。

发明内容

本发明解决的问题是提供一种电容结构及其形成方法，所述电容结构耐压特性较佳，且利用常规的半导体工艺即可形成，工艺成本较低。

为解决上述问题，本发明技术方案提供了一种电容结构，包括：基底，位于所述基底表面的绝缘层，位于所述绝缘层表面的至少一个第一导电层，覆盖所述第一导电层和绝缘层表面的介电层，位于所述介电层表面的至少两个分立的第二导电层，所述第二导电层在第一导电层平面上的投影位于第一导电层内，且两个分立的第二导电层对应一个第一导电层，使得第二导电层和对应的第一导电层之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层作为电容结构的两个电极。

可选的，当第一导电层的数量至少为两个，且各个分立的第一导电层依次排列时，相邻两个第一导电层对应的各一个第二导电层电连接，使得所述若干个第二导电层和对应的第一导电层之间的电容形成电容串联结构。

可选的，当第一导电层的数量为一个时，所述第一导电层上对应有两个分立的第二导电层。

可选的，位于同一个第一导电层上的两个分立的第二导电层之间的间距范围为0.1微米～2微米。

可选的，相邻两个第一导电层之间的间距范围为0.1微米～2微米。

可选的，所述第二导电层在第一导电层平面上的投影的边缘到第一导电层边缘的最小间距大于或等于0.2微米。

可选的，所述第一导电层的材料为多晶硅、金属、金属合金或导电的金属化合物其中的一种或几种，所述第二导电层的材料为多晶硅、金属、金属合金或导电的金属化合物其中的一种或几种。

可选的，所述介电层为氧化硅层或高K介质材料层其中的一种或多层堆叠结构。

可选的，所述介电层的厚度大于或等于1微米。

可选的，所述介电层的厚度与基底其他区域的一层或多层层间介质层的总厚度相同。

本发明技术方案还提供了一种电容结构的形成方法，包括：提供基底，在所述基底表面形成绝缘层；在所述绝缘层表面形成至少一个第一导电层；在所述第一导电层表面形成覆盖所述第一导电层和绝缘层表面的介电层；在所述介电层表面形成至少两个分立的第二导电层，所述第二导电层在第一导电层平面上的投影位于第一导电层内，且两个分立的第二导电层对应一个第一导电层，使得第二导电层和对应的第一导电层之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层作为电容结构的两个电极。

可选的，所述第一导电层与位于基底其他区域的金属互连层同时形成。

可选的，所述第二导电层与位于基底其他区域的金属互连层同时形成。

可选的，所述介电层与位于基底其他区域的层间介质层同时形成。

与现有技术相比，本发明具有以下优点：

由于第二导电层和相对区域的第一导电层会形成电容，所述电容结构至少包括两个电容串联，在相同的芯片厚度的情况下可以成倍增加电容结构两个电极之间的介电材料的总厚度，既不会影响所述芯片结构的散热特性，又有利于提高电容结构的耐压特性，且由于所述电容结构以两个第二导电层作为电容结构的两个电极，不需要在所述第一导电层表面形成导电插塞进行电学互连，不需要形成两个不同深度的导电插塞，形成导电插塞的工艺较为简单。

附图说明

图1为传统的MIM电容结构的剖面结构示意图；

图2至图8为本发明实施例的电容结构的形成过程的结构示意图。

具体实施方式

在现有的集成电路特别是功率集成电路中，由于功率器件的工作电压和工作电流通常很大，甚至一些功率器件需要承受电压达到成百上千伏，因此功率集成电路的电子元件的散热要求和耐压性要求通常较为苛刻。利用常规的CMOS工艺形成的集成电路对应的芯片结构通常具有5～7层金属互连层进行电学连接，而功率集成电路对应的芯片结构为了散热和耐压的需要，通常只具有2、3层金属互连层。所述具有较少金属互连层的芯片结构容易散热，但由于较少层的金属互连层意味着不同金属互连层之间的层间介质层的数量较少，层间介质层的总厚度较薄，即使将功率集成电路对应的芯片结构的底层金属层和顶层金属层作为电容结构的两个电极，所述底层金属层和顶层金属层之间的层间介质层的总厚度也有限，所述电容结构仍然会被功率器件较高的工作电压所击穿。而为了提高集成电路中特别是功率集成电路中的电容结构的耐压值，通常只能通过增加电容结构的两个电极之间的介电材料的厚度或提高介电材料的介电常数来调节。但是增加所述介电材料的厚度或采用高K介质材料会使得电容结构的形成工艺与芯片其他区域的形成工艺不兼容，会增加工艺成本。

而本发明提供了一种电容结构及其形成方法，所述电容结构包括至少一个第一导电层、覆盖所述第一导电层表面的介电层和位于所述介电层表面的至少两个分立的第二导电层，所述第二导电层在第一导电层平面上的投影位于第一导电层内，且两个分立的第二导电层对应一个第一导电层，使得第二导电层和对应的第一导电层之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层作为电容结构的两个电极。由于所述电容结构至少包括两个电容串联，在相同的芯片厚度的情况下可以成倍增加电容结构两个电极之间的介电材料的总厚度，既不会影响所述芯片结构的散热特性，又有利于提高电容结构的耐压特性，且由于所述电容结构以两个第二导电层作为电容结构的两个电极，不需要在所述第一导电层表面形成导电插塞进行电学互连，不需要形成两个不同深度的导电插塞，形成导电插塞的工艺较为简单。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

请参考图2～图8，为本发明实施例的电容结构的形成过程的结构示意图。

请参考图2，提供基底100，在所述基底100表面形成绝缘层110。

所述基底100可以为半导体衬底，例如硅衬底、锗衬底、锗硅衬底、绝缘体上硅衬底，绝缘体上锗衬底等其中的一种。在本实施例中，所述基底100为硅衬底。

在所述基底100表面形成的绝缘层110可以为氧化硅层、氮化硅层、氮氧化硅层其中的一层或多层的堆叠结构，所述绝缘层用于将第一导电层与基底电学隔离。在本实施例中，所述绝缘层110的材料为氧化硅，所述绝缘层110为位于硅衬底内的浅沟槽隔离结构，后续在所述浅沟槽隔离结构表面形成电容结构。

在其他实施例中，形成所述材料为氧化硅的绝缘层的工艺还可以为硅的局部氧化（LOCOS）工艺、热氧化工艺、化学气相沉积工艺等。

在其他实施例中，所述半导体衬底表面还可以形成有晶体管、电阻等半导体器件，且所述半导体衬底表面还可以形成有覆盖所述半导体器件的第一层间介质层，后续在所述第一层间介质层表面形成电容结构，所述位于半导体衬底上且覆盖所述半导体器件的第一层间介质层作为绝缘层。所述第一层间介质层内可以只具有一层导电插塞，也可以包括一层或多层由金属互连层和导电插塞构成的金属互连结构。

请参考图3，在所述绝缘层110表面形成第一导电层120。

所述第一导电层120与其他半导体器件、基底通过绝缘层110电学隔离。所述第一导电层120的俯视形状为长方形、正方形、哑铃状结构等，所述第一导电层120的形状与后续形成的第二导电层的形状相对应。在本实施例中，所述第一导电层120的俯视形状为长方形，后续形成的第二导电层分别位于所述长方形的第一导电层120两端的正上方。

在本实施例中，所述第一导电层120的数量为一个，后续在所述第一导电层120上方对应形成两个第二导电层，每一个第二导电层与相对区域的第一导电层形成一个电容，当所述两个第二导电层作为电容结构的两个电极时，所述电容结构相当于两个电容相串联的电容串联结构，由于所述电容结构的两个电极之间的介电材料的厚度等于第一导电层和第二导电层之间距离的两倍，而电容结构的击穿电压与两个电极之间的介电材料的厚度正相关，两个电极之间的介电材料的厚度越大，电容结构的击穿电压越大，从而能够提高所述电容结构的耐压特性。

在其他实施例中，所述第一导电层的数量至少为两个，所述至少两个分立的第一导电层在绝缘层表面依次排列。后续在每一个第一导电层上方对应形成两个第二导电层，且相邻两个第一导电层对应的各一个第二导电层电连接。由于每一个第二导电层与相对区域的第一导电层形成一个电容，因此若干个第二导电层和对应的第一导电层之间形成的电容串联形成电容串联结构，所述电容结构相当于至少四个电容相串联的电容串联结构。当所述电容串联结构两端的两个第二导电层作为电容结构的两个电极，由于所述电容结构的两个电极之间的介电材料的总厚度等于第一导电层和第二导电层之间距离的至少四倍，所述电容结构的击穿电压更大，从而能够更大程度地提高所述电容结构之间的耐压特性。且通过增加所述电容串联结构中第一导电层和对应的第二导电层的数量，就能获得耐压非常高的电容结构。当所述第一导电层的数量至少为两个时，相邻两个第一导电层之间的间距范围为0.1微米～2微米。当所述电容结构的电极两端施加有工作电压时，由于不同的第一导电层之间会有电势差，为了避免不同的第一导电层之间会被击穿，因此所述相邻两个第一导电层之间的间距范围大于或等于0.1微米，且通过调整所述电容结构中串联电容的个数，使得所述相邻两个第一导电层之间的电势差不会将间距范围大于或等于0.1微米的相邻两个第一导电层击穿；同时，由于相邻两个第一导电层之间的间隙上方会形成连接两个第二导电层之间的导电通路，如果所述相邻两个第一导电层之间的间隙过大，所述导电通路与相邻两个第一导电层之间的间隙下方的基底之间会形成电容，且由于基底往往接地，因此所述导电通路与基底之间的电势差会远远大于第一导电层和相对区域的第二导电层之间电势差，容易造成击穿，因此，所述相邻两个第一导电层之间的间距范围小于等于2微米，可以降低所述导电通路与基底之间发生击穿的概率。

所述第一导电层120的材料为多晶硅、金属、金属合金或导电的金属化合物其中的一种或几种。所述多晶硅为掺杂有N型杂质离子或P型杂质离子的多晶硅，所述金属为铝、铜、钨、银、钛、钽等导电金属，所述合金为铜铝合金等，所述导电的金属化合物为氮化钛、氮化钽等导电化合物，本领域技术人员可以根据需要选择合适的材料作为电容结构的电极材料。且所述第一导电层120可以为利用上述材料所形成的单层结构或多层堆叠结构。在本实施例中，所述第一导电层120为单层铝层，形成所述单层铝层的工艺为物理气相沉积工艺。

在其他实施例中，所述第一导电层还可以形成在所述覆盖半导体器件的第一层间介质层表面，所述第一导电层与位于基底其他区域且位于第一层间介质层表面的第一金属互连层同时形成，所述第一金属互连层的材料与第一导电层的材料相同。在其他实施例中，所述位于第一层间介质层表面的第一导电层和第一金属互连层也可以分开形成。

请参考图4，在所述第一导电层120表面形成覆盖所述第一导电层120和绝缘层110表面的介电层130。

在本实施例中，所述介电层130的材料为氧化硅，由于所述氧化硅为半导体工艺常用的作为层间介质层的材料，因此利用氧化硅形成介电层不会增加工艺成本。在本实施例中，所述介电层130与位于基底100其他区域的第二层间介质层同时形成，所述介电层130的厚度等于第二层间介质层的总厚度，不需要额外增加工艺步骤，节省了工艺成本。所述第二层间介质层为一层层间介质层或多层层间介质层，当所述第二层间介质层为多层层间介质层时，在所述电容结构以外的其他区域的多层层间介质层之间还可以具有一层或多层金属互连层和连接不同金属互连层的导电插塞。

由于第一导电层、第二导电层的数量决定了所述电容串联结构中的电容数量，而在介电层130材料相同的情况下，所述介电层130的厚度和电容串联结构中的电容数量的乘积与电容结构的击穿电压正相关，因此，本领域技术人员可以根据所需的电容结构的击穿电压来统筹调节介电层130的厚度和电容串联结构中的电容数量。且在本实施例中，所述介电层130与位于基底100其他区域的以一层或多层层间介质层同时形成，所述介电层130的厚度等于一层或多层层间介质层的总厚度，而所述层间介质层的厚度通常是不会改变的，因此可以通过增加第一导电层、第二导电层的数量来增加电容串联结构中的电容数量，从而可以使得整个电容结构的击穿电压值满足设计要求。在本实施例中，所述介电层120的厚度范围大于或等于1微米，例如1微米、2微米、3微米等，在其他实施例中，所述介电层120的厚度范围也可以小于1微米。

同时，在功率集成电路中，由于受到散热性、芯片尺寸方面的考量，所述介电层的厚度通常只相当于1～3层层间介质层的总厚度，但本发明实施例可以通过增加第一导电层和对应的第二导电层的数量，在不增加电容结构总厚度的前提下就能不断提高电容结构的耐压特性，且不会影响芯片结构的散热特性，形成工艺与现有工艺兼容，不需要额外的工艺步骤。

在其他实施例中，所述介电层130的材料还可以为高K介质材料，所述高K介质材料的介电常数大于3.9，例如金属氧化物、铁电材料或氮化物，其中金属氧化物包括氧化铝、氧化锌、氧化铪、氧化钽等，所述氮化物为氮化硅、氮化铝、氮化钛、氮氧化硅等，所述铁电材料为钛酸铅系的PbZr_XTi_1-XO₃和钛酸钡系的Ba_XSr_1-XTiO₃等，由于所述高K介质材料的介电常数大于氧化硅，利用所述高K介质材料形成的介电层130有利于提高最终形成的电容结构的击穿电压。

在其他实施例中，所述介电层还可以为包括氧化硅层、高K介质材料层的多层堆叠结构。

请参考图5和图6，图5为本发明实施例的电容结构的俯视视角的结构示意图，图6为本发明实施例的电容结构沿AA’线方向的剖面结构示意图，在所述介电层130表面形成两个分立的第二导电层140，所述第二导电层140在第一导电层120平面上的投影位于第一导电层120内，且两个分立的第二导电层140对应一个第一导电层120，使得第二导电层140和对应的第一导电层120之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层140作为电容结构的两个电极。

在本实施例中，所述两个第二导电层140作为电容结构的两个电极，在所述两个第二导电层140表面形成导电插塞（未图示），利用所述导电插塞或金属互连线使所述电容结构与其他半导体器件电学连接。由于所形成的两个第二导电层140表面的导电插塞的高度相同，因此可以采用同一形成工艺形成所述高度相等的导电插塞，形成工艺简单，而现有技术的两个电极对应的导电插塞一个位于第一极板表面，一个位于第二极板表面，高度不相同，形成工艺复杂。

当所述两个第二导电层140两端施加有工作电压时，为了避免所述两个第二导电层140之间会被击穿，因此所述相邻两个第二导电层之间的间距范围需要足够大使电容结构的工作电压不会将所述两个第二导电层击穿，且所述相邻两个第二导电层之间的最小间距与电容结构的工作电压大小正相关；同时，为了降低电容结构所占的芯片面积，避免造成芯片面积的浪费，所述两个第二导电层140之间的间距需尽可能的小。因此在本实施例中，所述两个第二导电层140之间的间距范围为0.1微米～2微米。本领域技术人员可以根据所需的工作电压和相邻两个第二导电层140之间的介电材料来确定两个第二导电层140之间的间距范围。

所述第二导电层140的俯视形状为长方形、正方形、圆形、三角形等，在本实施例中，所述两个第二导电层140的俯视形状都为正方形，且所述两个第二导电层140的面积相等。在其他实施例中，所述两个第二导电层的俯视形状也可以不相同，所述两个第二导电层的面积也可以不相等。由于所述第二导电层140的面积小于所述第一导电层120的面积，因此第一导电层120与第二导电层140之间电容的正对面积由第二导电层140所决定，通过控制所述第二导电层140的面积，可以控制所述电容结构的总的电容值。

在本实施例中，所述第二导电层140的图形在第一导电层120平面上的投影位于所述第一导电层120内，且所述第二导电层140在第一导电层120平面上的投影的边缘与第一导电层120边缘的最小间距D1大于或等于0.2微米。由于所述两个第二导电层140作为电容结构的两个电极，所述两个第二导电层中的其中一个施加的电压值通常为成百上千伏，例如500V，另一个接地，则对应的第一导电层120的电压值约为250V，则所述第一导电层120和第二导电层140之间的介电层所需承受的击穿电压只需要大于250V即可。如果所述第二导电层140在第一导电层120平面上的投影的边缘与第一导电层120的边缘重合，甚至所述第二导电层140在第一导电层120平面上的投影的边缘超出第一导电层120的边缘，第二导电层140产生的电场线部分会终止于基底、相邻的半导体器件或金属互连结构，由于基底100通常接地，电势为零，且靠近所述施加有高电压的第二导电层140的其他半导体器件或金属互联结构的电势也往往较低，使得所述施加高电压的第二导电层140与基底、相邻的半导体器件或金属互连结构之间的电势差较大，容易发生击穿。但在本实施例中，由于所述第二导电层140的图形在第一导电层120平面上的投影完全位于所述第一导电层120内，所述第二导电层140产生的电场线绝大多数都会终止于第二导电层140下方的第一导电层120表面，因此所述施加高电压的第二导电层140与基底、相邻的半导体器件或金属互连结构之间不会发生击穿。

所述第二导电层140的材料为多晶硅、金属、金属合金或导电的金属化合物其中的一种或几种。所述多晶硅为掺杂有N型杂质离子或P型杂质离子的多晶硅，所述金属为铝、铜、钨、银、钛、钽等导电金属，所述合金为铜铝合金等，所述导电的金属化合物为氮化钛、氮化钽等导电化合物，本领域技术人员可以根据需要选择合适的材料作为电容结构的电极材料。且所述第二导电层140可以为利用上述材料所形成的单层结构或多层堆叠结构。在本实施例中，所述第二导电层140为铜层，形成所述铜层的工艺为大马士革工艺。所述第二导电层与位于基底其他区域的金属互连层同时形成，所述位于基底100其他区域的金属互连层可以为芯片结构的顶层金属互连层，也可以为位于顶层金属互连层和第一层金属互连层之间的任意一层金属互连层，从而节省了工艺成本，且与现有工艺兼容。

在另一个实施例中，请参考图7和图8，图7为本发明另一实施例的电容结构的俯视视角的结构示意图，图8为本发明实施例的电容结构沿BB’线方向的剖面结构示意图，当所述第一导电层120的数量至少为两个时，在所述介电层130表面形成至少四个第二导电层140，每两个分立的第二导电层140对应一个第一导电层120，相邻两个第一导电层120对应的各一个第二导电层140通过导电通路145电连接，使得第二导电层140和对应的第一导电层120之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层140作为电容结构的两个电极。所述导电通路145用于将相邻两个第一导电层120对应的各一个第二导电层140电学连接，使得若干个电容形成电容串联结构，所述导电通路145的宽度等于或小于所述第二导电层140的宽度，使得所述导电通路145与第二导电层140所形成的俯视图形为哑铃形或长方形。所述导电通路145与第二导电层140可以采用同一形成工艺同时形成。

由于第一导电层120、第二导电层140的数量决定了所述电容串联结构中的电容数量，而在介电层130材料和厚度保持不变的情况下，所述电容串联结构中的电容数量的乘积与电容结构的击穿电压正相关，通过增加所述第一导电层120、第二导电层140的数量，即可获得具有较大耐压特性的电容结构，且由于所述介电层130的材料和厚度不需要改变，介电层130的形成工艺可以与芯片结构的其他区域形成层间介质层的工艺兼容，不需要额外增加工艺步骤，降低了工艺成本。同时，对于功率集成电路，由于受到散热性、芯片尺寸方面的考量，所述介电层130的厚度通常只相当于1～3层层间介质层的总厚度，但本发明实施例可以通过增加第一导电层和对应的第二导电层的数量，在不增加电容结构总厚度的前提下就能不断提高电容结构的耐压特性，且不会影响芯片结构的散热特性。

基于上述形成方法，本发明实施例还提供了两种电容结构，在其中一个实施例中，所述电容结构请参考图5和图6，包括：基底100，位于所述基底100表面的绝缘层110，位于所述绝缘层110表面的一个第一导电层120，覆盖所述第一导电层120和绝缘层110表面的介电层130，位于所述介电层130表面的两个分立的第二导电层140，所述第二导电层140在第一导电层140平面上的投影位于第一导电层120内，使得第二导电层140和对应的第一导电层120之间的电容形成电容串联结构，所述两个第二导电层140作为电容结构的两个电极。

在另一个实施例中，所述电容结构请参考图7和图8，，包括：基底100，位于所述基底100表面的绝缘层110，位于所述绝缘层110表面的至少两个第一导电层120，覆盖所述第一导电层120和绝缘层110表面的介电层130，位于所述介电层130表面的至少四个的第二导电层140，所述第二导电层140在第一导电层140平面上的投影位于第一导电层120内，每两个分立的第二导电层140对应一个第一导电层120，且相邻两个第一导电层120对应的各一个第二导电层140通过导电通路145电连接，使得所述若干个第二导电层140和对应的第一导电层120之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层140作为电容结构的两个电极。

其中，在本实施例中，位于同一个第一导电层120上的两个分立的第二导电层140之间的间距范围为0.1微米～2微米，相邻两个第一导电层120之间的间距范围为0.1微米～2微米，所述第二导电层140在第一导电层120平面上的投影的边缘与第一导电层120边缘的最小间距大于或等于0.2微米，且所述介电层130的厚度与基底其他区域的一层或多层层间介质层的总厚度相同。

出于散热性能的考虑，功率集成电路对应的芯片结构的层间介质层总厚度不能太高，而本发明实施例的所述介电层130的厚度与基底其他区域的一层或多层层间介质层的总厚度相同，既能与现有工艺相兼容，降低工艺成本，不会影响功率集成电路对应的芯片结构其他区域的散热，同时由于所述电容结构相当于至少两个电容发生串联，增加了所述电容结构的两个电极之间的介电材料的总厚度，提高了所述电容结构的击穿电压，提高了所述电容结构的耐压特性。

虽然本发明的实施例中曾提到所述电容结构为功率集成电路中的电容，但所述电容结构也可以为利用常规CMOS工艺所形成的芯片结构中的电容，所述电容结构的具体用途不作限定。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种电容结构，其特征在于，包括：基底，位于所述基底表面的绝缘层，位于所述绝缘层表面的至少一个第一导电层，覆盖所述第一导电层和绝缘层表面的介电层，位于所述介电层表面的至少两个分立的第二导电层，所述第二导电层在第一导电层平面上的投影位于第一导电层内，且两个分立的第二导电层对应一个第一导电层，使得第二导电层和对应的第一导电层之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层作为电容结构的两个电极。

2.如权利要求1所述的电容结构，其特征在于，当第一导电层的数量至少为两个，且各个分立的第一导电层依次排列时，相邻两个第一导电层对应的各一个第二导电层电连接，使得所述若干个第二导电层和对应的第一导电层之间的电容形成电容串联结构。

3.如权利要求1所述的电容结构，其特征在于，当第一导电层的数量为一个时，所述第一导电层上对应有两个分立的第二导电层。

4.如权利要求1所述的电容结构，其特征在于，位于同一个第一导电层上的两个分立的第二导电层之间的间距范围为0.1微米～2微米。

5.如权利要求1所述的电容结构，其特征在于，相邻两个第一导电层之间的间距范围为0.1微米～2微米。

6.如权利要求1所述的电容结构，其特征在于，所述第二导电层在第一导电层平面上的投影的边缘到第一导电层边缘的最小间距大于或等于0.2微米。

7.如权利要求1所述的电容结构，其特征在于，所述第一导电层的材料为多晶硅、金属、金属合金或导电的金属化合物其中的一种或几种，所述第二导电层的材料为多晶硅、金属、金属合金或导电的金属化合物其中的一种或几种。

8.如权利要求1所述的电容结构，其特征在于，所述介电层为氧化硅层或高K介质材料层其中的一种或多层堆叠结构。

9.如权利要求1所述的电容结构，其特征在于，所述介电层的厚度大于或等于1微米。

10.如权利要求1所述的电容结构，其特征在于，所述介电层的厚度与基底其他区域的一层或多层层间介质层的总厚度相同。

11.一种电容结构的形成方法，其特征在于，包括：

提供基底，在所述基底表面形成绝缘层；

在所述绝缘层表面形成至少一个第一导电层；

在所述第一导电层表面形成覆盖所述第一导电层和绝缘层表面的介电层；

在所述介电层表面形成至少两个分立的第二导电层，所述第二导电层在第一导电层平面上的投影位于第一导电层内，且两个分立的第二导电层对应一个第一导电层，使得第二导电层和对应的第一导电层之间的电容形成电容串联结构，位于所述电容串联结构两端的两个第二导电层作为电容结构的两个电极。

12.如权利要求11所述的电容结构的形成方法，其特征在于，所述第一导电层与位于基底其他区域的金属互连层同时形成。

13.如权利要求11所述的电容结构的形成方法，其特征在于，所述第二导电层与位于基底其他区域的金属互连层同时形成。

14.如权利要求11所述的电容结构的形成方法，其特征在于，所述介电层与位于基底其他区域的层间介质层同时形成。