CN1194417C - 具有同心环形板阵列的用于深亚微型cmos的多层电容器结构 - Google Patents

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Abstract

一种电容器结构(20)包括第一和至少第二同心环形导线(22-25)的导体级(L1-L4)。所述第一和至少第二级的导线被排列成同心的环形堆叠体。介电材料(26-29)被设置在第一和第二导体级之间以及每个级的同心导线之间。至少一个导电通路(32)电连接每个堆叠体中的导线，借以形成电容器板的同心阵列。所述电容器板的同心阵列以交替的方式和相反极性的第一、第二端子电连接，从而在阵列的相邻的板之间产生电容。所述电容器结构尤其适用于深亚微CMOS。

Description

具有同心环形板阵列的用于 深亚微型CMOS的多层电容器结构
本发明涉及一种用于金属氧化物半导体(MOS)的电容器结构，具体地说，涉及一种用于深亚微型互补金属氧化物半导体(CMOS)的电容器结构，所述电容器结构由多级导电的环形同心导线构成，在所述多级之间由限定一个同心环形电容器板的阵列的通路连接。
用于深亚微型CMOS的常规的电容器结构一般由被薄的介电层分开的两个平行的平板构成。所述平板由几层导电材料例如金属或多晶硅构成。上述电容器结构通常借助于在下面的介电层和衬底绝缘。为了利用这种结构实现高的电容密度，提供附加的极板。图1表示一种常规的用于深亚微型CMOS中的多层平行板电容器结构10。电容器结构10包括垂直堆叠的由介电层13分开的导线12。导线12和介电层13被形成在半导体衬底11的上方。导线12形成电容器10的极板或电极。极板12以交替的方式被电连接在一起，使得所有的“A”板具有第一极性，而所有的“B”板具有和第一极性相反的第二极性。
和平行板电容器结构有关的主要限制是在极板之间的最小距离不随在CMOS制造过程中其几何形状的按比例缩小而改变。因而，在所述按比例缩小期间，不能增加电容密度。具有高电容密度的各种其它电容器结构例如双多晶硅电容器和氧化物栅极电容器在本领域中是公知的。不过，双多晶硅电容器不适用于深亚微型CMOS处理。氧化物栅极电容器一般不用于深亚微型CMOS处理，因为它们具有大的栅极面积，这带来产量和可靠性问题，它们产生随电压而改变的电容，并且可能经历可以击穿氧化物栅极的高压。
用于动态随机存取存储器(DRAM)的沟槽电容器结构具有高的电容密度。这种电容器通过在衬底中刻出沟槽，并利用导电材料和介电材料填充所述沟槽，从而形成垂直的电容结构被构成。然而，沟槽电容器的制造成本高，这是因为它们增加了刻蚀和沟槽填充的处理。
在微波应用中使用相互交叉的电容器结构。这些电容器具有紧密设置的相互交叉的导线结构，这种结构产生边缘效应因而在其间产生交叉电容而得到电容。然而，通过交叉电容器产生的交叉电容局限于一个导体级。
因而，需要一种改进的用于深亚微CMOS的高电容密度的电容器结构。一种电容器结构包括第一和至少第二同心导线的导体级。所述第一和至少第二级的导线被排列成同心的堆叠体。介电材料被设置在第一和第二导体级之间以及每个级的同心导线之间。至少一个导电通路电连接每个堆叠体中的导线，借以形成电容器板的同心阵列。所述电容器板的同心阵列以交替的方式和相反极性的第一、第二端子电连接，从而在阵列的相邻的板之间产生电容。所述电容器结构尤其适用于深亚微CMOS。
本发明的优点、性质以及各个其它的特征通过结合附图阅读下面给出的实施例的说明将会更加清楚，其中：
图1是在深亚微型CMOS中的常规的平行板电容器结构的正视侧向图；
图2是按照本发明的实施例的用于在深亚微CMOS中产生电容的电容器结构的顶视平面图；
图3是用于说明本发明的电容器结构的截面图；以及
图4是表示本发明的电容器结构的透视截面图。
应当理解，所述附图只是为了说明本发明的构思，并没有按比例绘制。
图2-4集中说明了按照本发明的实施例的用于在深亚微型CMOS中产生电容的电容器结构20。所述电容器结构20具有大大高于常规的平行板电容器结构的电容密度。电容器结构20通过多导体级处理(为了进行说明只示出了4个导体级L1-L4)在半导体材料的衬底21上被构成。第二导体级L2包括环形导线23的第二同心阵列，第三导体级L3包括环形导线24的第三同心阵列，第四导体级L4包括环形导线25的第四同心阵列。如图所示，环形导线22-25具有方形的几何形状，不过，导线22-25也可以形成例如矩形、八边形或圆形的几何结构。在现有技术的深亚微CMOS技术中，一般使用间隔为大约0.5微米的导线。因而，在电容器结构20的每个导体级的同心导线之间的最小距离Md一般等于或小于大约0.5微米。
第一介电层26填充衬底21和第一导体级L1之间的空间；第二介电层27填充第一和第二导体级L1，L2之间的空间以及第一导体级L1的同心导线22之间的空间；第三介电层28填充第二和第三导体级L2，L3之间的空间和第二导体级L2的同心导线23之间的空间；第四介电层29填充第三和第四导体级L3，L4之间的空间和第三导体级L3的同心导线24之间的空间；以及第五介电层30填充第四导体级和接触层31之间的空间和第四导体级L4的同心导线25之间的空间。第二、第三和第四级L2-L4的导线23-25基本上重叠第一级L1的相应的导线22，借以形成导线的同心堆叠体。在每个堆叠体中的导线22-25借助于通过第二，第三和第四介电层延伸的导电通路32电气相连。所得的结构形成环形电容器电极或极板27A，27B的同心阵列。
同心环形电容器板27A，27B的阵列以交替的方式和在接触层31限定的相反极性的第一和第二端子A，B电气相连。具体地说，所有标号为27A的环形电容器板利用通过第五介电层30延伸的第二组通道33和接触层31中的第一端子A电气相连。所有标号为27B的环形电容器板利用通过第五介电层30延伸的第三组通道42和接触层31中的第二端子B电气相连。
本发明的电容器结构具有的电容密度大约是常规的平行板电容器结构的电容密度的3倍，这是因为其在每个导体级的相邻的同心导线之间产生交叉电容Cc。通过比较类似于图1所示的由5个极板构成的并具有39.2微米×39.2微米的尺寸的常规平行板电容器的电容和按照本发明制成的由4个导体级构成的并具有38.6微米×38.6微米的尺寸的电容器的电容，可以看出在电容密度方面的改进。两种电容器都在0.25微米的CMOS处理中被构成。平行板电容器具有大约217fF的电容，每单位面积的电容大约为0.14fF/μm2。与此相比，按照本发明制成的电容器具有大约652.2fF的电容，每单位面积的电容大约为0.44fF/μm2。这表示比常规的平行板电容器增加了215％，其中还没有计入来自相邻极板之间的通路对通路的附加电容，该电容可以是大的。所述电容的大量增加是因为在极板之间的相当小的最小距离。在0.25微米CMOS的处理中，导线距离大约是0.4微米。因而，本发明的电容器结构的环形板之间的最小距离大约是0.4微米，而常规的平行板电容器结构的极板之间的垂直距离大约是1微米。
此外，本发明的电容器结构的电容密度随着在半导体处理技术中几何形状的连续收缩和按比例缩小而有利地增加，这是因为此时在L1-L4的每级中的同心导线22-25的最小宽度Mw以及同心导线22-25之间的最小距离Md也有利地减小。
这种电容增加在常规的多层平行板电容器结构中是不可能的，因为其导体级和介电级的高度和厚度不能按比例缩小。因而，在常规的平行板电容器结构中，极板之间的距离保持在大约1微米。
本发明的电容器结构一般使用常规的深亚微型CMOS处理利用硅制造。本发明的电容器结构也可以使用常规的深亚微型处理利用砷化镓或任何其它的半导体材料制造。使用深亚微型CMOS处理利用硅进行制造通常涉及在选择的半导体衬底上生成或淀积第一层的二氧化硅，从而形成第一介电层。所述二氧化硅层具有大约1微米范围的厚度。在第一介电层二氧化硅上淀积第一金属层，例如铝或高导电率的多晶硅，然后使用熟知的掩模和干刻技术制成同心导线，从而形成第一导体级。如上所述，所述导线的宽度和间距被设置为能够处理的最小尺寸，以便增加结构的电容，即，所述导线和导线之间的间隔应当尽可能地窄。
然后，在导线的上方生成或淀积二氧化硅的第二层，从而形成第二介电层。第二介电层二氧化硅的厚度在大约1微米的范围内。在第二介电层二氧化硅中制成向下延伸到第一导体级的多个孔，然后使用常规的通道制造技术利用金属或多晶硅填充所述的孔，从而形成在第二介电层中垂直延伸的通道。金属的第二层例如铝，多晶硅被淀积在二氧化硅制成的第二介电层上，然后形成第二导体级的同心导线。其余的介电层、通道、导体级和导线，利用和上述方式相同的方式制造。
本领域技术人员应当理解，可以使用专用的介电材料代替二氧化硅(硅系统)或氮化硅(砷化镓系统)形成介电层。例如可以使用铁电陶瓷例如PLZT(镧改进的铅的镐酸盐钽酸盐)形成介电层。使用PLZT层能够大大增加电容，因为PLZT具有大约为4700的介电常数，而二氧化硅的介电常数只有3.9。
本领域的技术人员应当理解，本发明的电容器具有许多用途，例如RF，模拟和数字应用。RF电路使用电容器进行匹配。每单位面积的电容越大，则面积越小，因而成本越低。在模拟电路应用中，通常使用大的电容(KT/C)减少不希望的噪声。在数字电路应用中，通常大的解耦电容是非常重要的，这可以利用本发明的电容器被容易地提供。本发明的电容器结构还可以被容易地编程而成为标准的用于产生版图的程序单元。
虽然上面参照实施例对本发明进行了说明，但是不脱离本发明的构思可以作出其它的改型和改变。因而，所述改型和改变都被认为落在本发明的范围内。

Claims (10)

1.一种电容器(20)，包括：
同心导线(22)的第一导体级(L1)；
同心导线(23)的至少第二导体级(L2)，所述第一级和所述至少第二级(L1，L2)的导线(22，23)被设置成同心的堆叠体；
被设置在所述第一和第二导体级(L1，L2)之间以及每个级(L1，L2)的同心导线(22，23)之间的介电材料(27，28)；
多个电连接每个堆叠体中的导线(22，23)的导电通路(32)，借以形成同心的电容器极板(27A，27B)的阵列，每个导电通路(32)通过在第一和第二导体级(L1，L2)之间的介电材料(27)延伸；以及
具有相反电极性的第一和第二端子(A，B)，
其中同心的电容器极板(27A，27B)的阵列以交替的方式和相反极性的端子(A，B)电连接，从而在所述阵列的相邻的板之间产生电容。
2.如权利要求1所述的电容器(20)，其中所述导线(22，23)和所述极板(27A，27B)被这样形成，使得具有环形的结构。
3.如权利要求1所述的电容器(20)，其中所述导线(22，23)和所述极板(27A，27B)被这样形成，使得具有方形的环形的结构。
4.如权利要求1所述的电容器(20)，其中所述电容器(20)在衬底(21)上方构成。
5.如权利要求4所述的电容器(20)，其中所述衬底(21)由半导体材料制成。
6.如权利要求1所述的电容器(20)，其中所述电容器(20)包括亚微型MOS结构。
7.如权利要求1所述的电容器(20)，其中所述电容器(20)包括亚微型CMOS结构。
8.如权利要求1所述的电容器(20)，其中所述电容器(20)包括亚微型结构。
9.如权利要求1所述的电容器(20)，其中所述导线(22，23)由金属材料和导电的半导体材料之一制成。
10.如权利要求1所述的电容器(20)，其中由同心导线(23)形成的至少第二导体级(L2)是同心导线(23，24，25)形成的多个导体级(L2，L3，L4)，所有级(L1-L4)的导线(22-25)被排列成同心的堆叠体。
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