KR20020020720A - 캐패시터 - Google Patents

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롤페스 요하네스 게라투스 알베르투스
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Abstract

본 발명은 도전성 동심 환형 라인(22-25)의 제 1 및 적어도 제 2 도전체 레벨(L1-L4)을 갖는 캐패시터 구조물(20)을 개시한다. 제 1 및 적어도 제 2 도전체 레벨의 도전성 라인은 동심 환형 스택으로 구성된다. 유전체 물질(26-29)이 제 1 및 제 2 도전체 레벨 간에 배치되며 각 레벨 내의 도전성 동심 라인들 간에 배치된다. 적어도 하나의 도전성 비아(32)가 각 스택 내의 도전성 라인을 접속하며, 이로써 환형 캐패시터 판의 동심 어레이가 형성된다. 캐패시터 판의 동심 어레이는 캐패시턴스가 어레이의 인접하는 판들 간에 생성되도록 반대 극성의 제 1 및 제 2 단자에 교번적으로 전기적으로 접속된다. 이러한 캐패시터 구조물은 깊은 서브 마이크론 CMOS에서 특히 유용하다.

Description

캐패시터{MULTILAYER CAPACITOR STRUCTURE HAVING AN ARRAY OF CONCENTRIC RING-SHAPED PLATES FOR DEEP SUB-MICRON CMOS}
깊은 서브 마이크론 CMOS에서 사용되는 통상적인 캐패시터는 통상적으로 얇은 유전체 층에 의해 분리된 두 평면 평행 판으로 구성된다. 이 판들은 금속 또는 폴리실리콘과 같은 도전성 물질 층으로 형성된다. 캐패시터 구조물은 보통 하부의 유전체 층에 의해 기판으로부터 분리된다. 이러한 구조물에서 높은 캐패시턴스 밀도를 얻기 위해, 추가 판이 제공된다. 도 1은 깊은 서브 마이크론 CMOS 내의 통상적인 다중층 평행 판 캐패시터 구조물(10)을 도시한다. 캐패시터 구조물(10)은 유전체 층(13)에 의해 분리된 도전성 라인(12)의 종형 스택을 포함한다. 도전성 라인(12) 및 유전체 층(13)은 반도체 기판(11) 상에 형성된다. 도전성 라인(12)은 캐패시터(10)의 판 또는 전극을 형성한다. 판(12)은, 모든 "A" 판은 제 1 극성을 가지며 모든 "B" 판은 제 1 극성에 반대되는 제 2 극성을 가지도록 교번적으로 함께 전기적으로 접속된다.
평행 판 캐패시터 구조물의 주요한 단점은 CMOS 프로세스에서의 기하 구조가 스케일 다운(scale down)될 때에 판 간의 최소 거리가 변하지 않는다는 것이다. 이로써, 캐패시턴스 밀도에서의 이득은 그러한 스케일 다운 동안 실현되지 않는다. 이중 폴리실리콘 캐패시터 및 게이트 산화물 캐패시터와 같은 높은 캐패시턴스 밀도를 갖는 다양한 다른 캐패시터 구조물이 본 기술 분야에 알려져 있다. 그러나, 이중 폴리실리콘 캐패시터는 깊은 서브 마이크론 CMOS 프로세스에 적합하지 않다. 게이트 산화물 캐패시터는 일반적으로 깊은 서브 마이크론 CMOS 프로세스에 사용되지 않는데, 그 이유는 이 캐패시터가 수율 및 신뢰성 문제를 야기하는 큰 게이트 면적을 가지고 있으며, 전압에 따라 변하는 캐패시턴스를 생성하여 고전압을 받게 되면 게이트 산화물을 항복시킬 수 있기 때문이다.
동적 RAM(DRAM)용 트렌치 캐패시터 구조물은 높은 캐패시턴스 밀도를 갖는다. 이러한 캐패시터는 기판 내에 트렌치를 에칭하고 종형 캐패시턴스 구조물을 형성하기 위해 도전성 및 유전체 물질을 트렌치에 충진함으로써 형성된다. 그러나, 트렌치 캐패시터는 제조 비용이 많이 드는데 그 이유는 에칭 및 트렌치 충진 프로세스가 부가되기 때문이다.
인터디지트형 캐패시터 구조물(interdigitated capacitor structures)은 마이크로웨이브 애플리케이션에서 사용된다. 이러한 캐패시터들은 캐패시턴스를 얻기 위해 인터디지트형 도전성 라인 간의 가장자리 및 교차 캐패시턴스(fringing and cross-over capacitance)를 생성하는 인터디지트형 도전성 라인 구조물로 밀접하게 배치된다. 그러나, 인터디지트형 캐패시터에 의해 형성된 교차 캐패시턴스는 단일 도전체 레벨로 제한된다.
발명의 개요
따라서, 깊은 서브 마이크론 CMOS를 위한 개선된 고 캐패시턴스 밀도의 캐패시터 구조물이 요구된다.
캐패시터 구조물은 도전성 동심 라인의 제 1 및 적어도 제 2 도전체 레벨을 포함한다. 제 1 및 적어도 제 2 레벨의 도전성 라인은 동심 스택으로 구성된다. 유전체 물질은 제 1 및 제 2 도전체 레벨 간에 배치되며 각 레벨 내의 동심 도전성 라인 간에 배치된다. 적어도 하나의 도전성 비아가 각 스택 내의 도전성 라인들을 접속하며, 이로써 캐패시터 판의 동심 어레이가 형성된다. 캐패시터 판의 동심 어레이는 캐패시턴스가 어레이의 인접하는 판들 간에서 생성되도록 반대 극성의 제 1 및 제 2 단자에 교번적으로 전기적으로 접속된다. 이러한 캐패시터 구조물은 깊은 서브 마이크론 CMOS에서 특히 유용하다.
본 발명의 장점 및 성질 및 다양한 추가 특징은 첨부 도면을 참조하여 상세하게 설명되는 실시예로부터 보다 완전하게 이해될 것이다.
도면은 본 발명의 개념을 예시하기 위한 것으로, 도면은 실제 축척으로 도시되지 않았음에 유의하라.
본 발명은 금속 산화물 반도체(MOS)용 캐패시터 구조물에 관한 것이며, 특히 동심 환형 캐패시터 판(concentric ring-shaped capacitor plates)의 어레이를 규정하는 비아에 의해 레벨 간에 접속되는 다중 레벨의 도전성 환형 동심 라인으로 형성된, 깊은 서브-마이크론 상보형 금속 산화물 반도체(CMOS)용 캐패시터 구조물에 관한 것이다.
도 1은 깊은 서브 마이크론 CMOS에서 사용되는 통상적인 평행판 캐패시터 구조물의 정면도,
도 2는 깊은 서브 마이크론 CMOS에서 캐패시턴스를 생성하는 본 발명의 실시예에 따른 캐패시터 구조물의 평면도,
도 3은 본 발명의 캐패시터 구조물의 단면도,
도 4는 본 발명의 캐패시터 구조물의 투시도.
도 2 내지 4는 깊은 서브 마이크론 CMOS에서 캐패시턴스를 생성하는 본 발명의 실시예에 따른 캐패시터 구조물(20)을 도시한다. 캐패시터 구조물(20)은 통상적인 평행판 캐패시터 구조물보다 매우 큰 캐패시턴스 밀도를 갖는다. 캐패시터 구조물(20)은 반도체 물질의 기판(21) 상에 다중 도전체 레벨 프로세스로 구성된다(네 유전체 도전체 레벨(L1-L4)이 오직 설명을 위해 도시된다). 제 1 도전체 레벨(L1)은 도전성 환형 라인(22)의 제 1 동심 어레이를 포함하며, 제 2 도전체 레벨(L2)은 도전성 환형 라인(23)의 제 2 동심 어레이를 포함하며, 제 3 도전체 레벨(L3)은 도전성 환형 라인(24)의 제 3 동심 어레이를 포함하며, 제 4 도전체 레벨(L4)은 도전성 환형 라인(25)의 제 4 동심 어레이를 포함한다. 도시된 바처럼,도전성 환형 라인(22-25)은 정방형 기하 구조를 가지지만, 라인(22-25)은 몇 개만 들자면 직사각형, 팔각형, 원형 기하 구조를 가질 수 있다. 현재 최신의 깊은 서브 마이크론 CMOS 기술에서는, 약 0.5 마이크론 또는 그 이하의 도전성 라인 스페이싱이 통상적이다. 이로써, 캐패시터 구조물(20)의 각 도전체 레벨 내의 동심 도전성 라인 간의 최소 거리 Md는 통상적으로 0.5 마이크론보다 작거나 같다.
제 1 유전체 층(26)이 기판(21) 및 제 1 도전체 레벨(L1) 간의 공간을 충진하며, 제 2 유전체 층(27)이 제 1 및 제 2 도전체 레벨(L1,L2) 간의 공간 및 제 1 도전체 레벨(L1)의 동심 라인(22) 간의 공간을 충진하며, 제 3 유전체 층(28)이 제 2 및 제 3 도전체 레벨(L2,L3) 간의 공간 및 제 2 도전체 레벨(L2)의 동심 라인(23) 간의 공간을 충진하며, 제 4 유전체 층(29)이 제 3 및 제 4 도전체 레벨(L3,L4) 간의 공간 및 제 3 도전체 레벨(L3)의 동심 라인(24) 간의 공간을 충진하며, 제 5 유전체 층(30)이 제 4 도전체 레벨(L4) 및 접촉 층(31) 간의 공간 및 제 4 도전체 레벨(L4)의 동심 라인(25) 간의 공간을 충진한다. 제 2 및 제 3 및 제 4 레벨(L2-L4)의 도전성 라인(23-25)은 실질적으로 제 1 레벨(L1)의 대응하는 라인(22) 위에 놓이며, 이로써 라인의 동심 스택이 형성되게 된다. 각 스택 내의 도전성 라인(22-25)은 제 2 및 제 3 및 제 4 유전체 층을 통해 연장된 도전성 비아의 제 1 세트(32)에 의해 전기적으로 접속된다. 이로써, 환형 캐패시터 전극 또는 판(27A,27B)의 동심 어레이 구조가 형성된다.
동심 환형 캐패시터 판(27A,27B)의 어레이는 접촉 층(31) 내에 규정된 반대극성의 제 1 및 제 2 단자(A,B)에 교번적으로 전기적으로 접속된다. 특히, 모든 환형 캐패시터 판(27A)은 제 5 유전체 층(30)을 통해 연장된 비아의 제 2 세트(33)에 의해 접촉 층(31) 내의 제 1 단자(A)에 전기적으로 접속된다. 모든 환형 캐패시터 판(27B)은 제 5 유전체 층(30)을 통해 연장된 비아의 제 3 세트(34)에 의해 접촉 층(31) 내의 제 2 단자(B)에 전기적으로 접속된다.
본 발명의 캐패시터 구조물은 통상적인 평행판 캐패시터 구조물의 캐패시턴스 밀도의 약 3 배의 캐패시턴스 밀도를 갖는데, 그 이유는 각 도전체 레벨 내의 인접하는 동심 도전성 라인 사이에 교차 캐패시턴스 Cc를 생성하기 때문이다. 캐패시턴스 밀도에서의 이러한 향상은, 5 개의 판으로 구성되며 (39.2 마이크론)*(39.2 마이크론) 크기를 갖는 도 1에서 도시된 캐패시터와 유사한 통상적인 평행판 캐패시터의 캐패시턴스를 4 개의 도전체 레벨로 구성되며 (38.6 마이크론)*(38.6 마이크론) 크기를 갖는 본 발명에 따른 캐패시터의 캐패시턴스와 비교함으로써 알 수 있다. 두 캐패시터는 모두 0.25 마이크론 CMOS 프로세스 내에 구성되었다. 평행판 캐패시터는 약 217 fF의 캐패시턴스 및 약 0.14 fF/㎛2의 단위 면적 당 캐패시턴스를 갖는다. 이에 비해, 본 발명에 따른 캐패시터는 약 652.2 fF의 캐패시턴스 및 약 0.44 fF/㎛2의 단위 면적 당 캐패시턴스를 가졌다. 이는 상당할 수 있는 인접 판 간의 비아 대 비아 캐패시턴스로부터의 추가 캐패시턴스를 계산에 넣지 않고도 통상적인 평행판 캐패시터에 비해 215 % 캐패시턴스 향상을 보여준다. 이러한 캐패시턴스 향상의 주 요인은 판 간의 보다 크게 작아진 최소 거리 때문이다. 0.25 마이크론 CMOS 프로세스에서, 라인 분리 거리는 약 0.4 마이크론이다. 따라서, 본 발명의 캐패시터 구조물의 환형 판 간의 최소 거리는 통상적인 평행한 캐패시터 구조물의 판 간의 약 1 마이크론 수직 분리 거리에 비해 약 0.4 마이크론이다.
또한, 반도체 프로세스 기술에서의 기하 구조가 축소되고 스케일 다운됨에 따라 각 레벨(L1-L4) 내의 동심 라인(22-25) 간의 최소 거리 Md및 동심 라인(22-25)의 최소 폭 Mw은 유리하게 감소되기 때문에, 본 발명의 캐패시터 구조물의 캐패시턴스 밀도는 유리하게 증가할 것이다.
그러한 캐패시턴스 증가는 통상적인 평행판 캐패시터에서는 가능하지 않는데, 그 이유는 도전체 및 유전체 레벨의 높이 또는 두께가 스케일 다운되지 않기 때문이다. 이로써, 판 간의 거리는 통상적인 평행판 캐패시터 구조물에서는 약 1 마이크론으로 유지될 것이다.
본 발명의 캐패시터 구조물은 통상적으로 통상적인 깊은 서브 마이크론 CMOS 프로세싱을 이용하여 실리콘으로 제조된다. 본 발명의 캐패시터 구조물은 통상적인 서브 마이크론 프로세싱을 이용하여 갈륨 아세나이드 또는 임의의 다른 반도체 시스템으로 제조될 수 있다. 깊은 서브 마이크론 CMOS 프로세싱을 이용하여 실리콘으로 제조하는 방법은 제 1 유전체 층을 형성하기 위해 실리콘 반도체 기판의 선택된 부분 상에 제 1 실리콘 이산화물 층을 성장 또는 증착하는 단계를 포함한다. 실리콘 이산화물 층은 약 1 마이크론의 범위 내의 두께를 갖는다. 알루미늄과 같은 금속 및 고 도전성 폴리실리콘의 제 1 층은 제 1 실리콘 이산화물 유전체 층 상에 증착되고 다음에 잘 알려진 마스킹 및 건식 에칭 기술을 이용하여 동심 도전성 라인 내에 규정되어 제 1 도전체 레벨을 형성하게 된다. 전술된 바처럼, 도전성 라인의 폭 및 스페이싱은 구조물의 캐패시턴스를 높이기 위해 프로세스의 최소 크기로 설정된다. 즉, 라인 및 라인 간의 스페이싱은 가능한 한 좁도록 설정된다.
다음에 제 1 실리콘 이산화물 층이 도전성 라인 상에 성장 또는 증착되어 제 2 유전체 층을 형성하게 된다. 제 2 실리콘 이산화물 유전체 층 두께는 약 1 마이크론 범위 내에 있다. 제 1 도전체 레벨까지 아래로 연장된 다수의 구멍이 제 2 실리콘 이산화물 유전체 층 내에 규정되어 통상적인 비아 제조 기술을 이용하여 금속 또는 폴리실리콘으로 충진되어 제 2 유전체 층 내에 종형으로 연장된 비아를 형성하게 된다. 폴리실리콘 또는 알루미늄과 같은 금속의 제 2 층이 제 2 실리콘 이산화물 유전체 층 상에 증착되어 제 2 도전체 레벨의 동심 도전성 라인 내에 규정된다. 나머지 유전체 층 및 비아 및 도전성 레벨 및 도전성 라인은 전술한 바와 동일하게 제조된다.
본 기술의 당업자는 유전체 층을 형성하기 위해 특정 유전체 물질이 실리콘 이산화물(실리콘계) 또는 실리콘 질화물(갈륨 아세나이드계) 대신 사용될 수 있음을 잘 알 것이다. 가령 PLZT(lanthanum-modified lead zirconate tantalate)와 같은 강유전성 세라믹은 PLZT가 실리콘 이산화물의 유전 상수 3.9 에 비해 대략 4,700의 유전 상수를 가지기 때문에 캐패시턴스를 크게 향상시킨다.
본 기술의 당업자는 본 발명의 캐패시터가 RF, 아날로그 및 디지털 애플리케이션과 같은 많은 애플리케이션에서 사용될 수 있다는 것을 알 것이다. RF 회로 애플리케이션은 정합을 위해 캐패시터를 사용한다. 단위 면적 당 캐패시턴스가 클수록 면적이 작게 들어 비용이 작아진다. 아날로그 회로 애플리케이션에서, 바람직하지 않는 잡음이 큰 캐패시터(KT/C)를 사용함으로써 종종 감소될 수 있다. 디지털 회로 애플리케이션에서, 큰 디커플링 캐패시턴스(large decoupling capacitance)는 종종 매우 중요하며 본 발명의 캐패시터로 쉽게 제공될 수 있다. 본 발명의 캐패시터는 레이아웃(layout) 세대용 표준 피셀(standard pcell) 내로 쉽게 프로그램될 수 있다.
본 발명은 상기 실시예를 참조하여 기술되었지만, 다른 수정 및 변경이 본 발명의 범주 내에서 가능하다. 따라서, 그러한 수정 및 변경은 첨부된 청구 범위의 범주 내에 포함되어야 한다.

Claims (11)

  1. 캐패시터(20)에 있어서,
    도전성 동심 라인(22)의 제 1 도전체 레벨(L1)과,
    도전성 동심 라인(23)의 적어도 제 2 도전체 레벨(L2)━상기 제 1 도전체 레벨(L1) 및 상기 적어도 제 2 도전체 레벨(L2)은 동심 스택으로 구성됨━과,
    상기 제 1 및 제 2 도전체 레벨(L1,L2) 간에 배치되며 상기 각 제 1 및 제 2 도전체 레벨(L1,L2) 내의 상기 동심 도전성 라인(22,23) 간에 배치된 유전체 물질(27,28)과,
    각 스택 내의 도전성 라인(22,23)을 전기적으로 접속하여 동심 캐패시터 판(27A,27B)의 어레이를 형성하는 적어도 하나의 도전성 비아(32)━상기 각 도전성 비아는 상기 제 1 및 제 2 도전체 레벨(L1,L2) 간의 상기 유전체 물질(27)을 통해 연장됨━와,
    반대 전기 극성을 갖는 제 1 및 제 2 단자(A,B)를 포함하며,
    상기 동심 캐패시터 판(27A,27B)의 어레이는 캐패시턴스가 어레이의 인접하는 판 간에서 생성되도록 반대 극성의 상기 단자(A,B)에 교번 방식으로 전기적으로 접속되는
    캐패시터.
  2. 제 1 항에 있어서,
    상기 도전성 라인(22,23) 및 이로써 형성된 판(27A,27B)은 환형 구조를 갖는
    캐패시터.
  3. 제 1 항에 있어서,
    상기 도전성 라인(22,23) 및 이로써 형성된 판(27A,27B)은 정방형 환형 구조를 갖는
    캐패시터.
  4. 제 1 항에 있어서,
    상기 캐패시터(20)는 기판(21) 상에 형성되는
    캐패시터.
  5. 제 4 항에 있어서,
    상기 기판(21)은 반도체 물질로 구성된
    캐패시터.
  6. 제 1 항에 있어서,
    상기 캐패시터(20)는 서브 마이크론 MOS 구조물(a sub-micron MOS structure)을 포함하는
    캐패시터.
  7. 제 1 항에 있어서,
    상기 캐패시터(20)는 서브 마이크론 CMOS 구조물(a sub-micron CMOS structure)을 포함하는
    캐패시터.
  8. 제 1 항에 있어서,
    상기 캐패시터(20)는 서브 마이크론 구조물을 포함하는
    캐패시터.
  9. 제 1 항에 있어서,
    상기 도전성 라인(22,23)은 금속 물질 및 도전성 반도체 물질 중의 하나로부터 구성되는
    캐패시터.
  10. 제 1 항에 있어서,
    상기 도전성 동심 라인(23)의 적어도 제 2 도전체 레벨(L2)은 다수의 도전성 동심 라인(23,24,25)의 도전체 레벨(L2,L3,L4)이며,
    상기 모든 도전체 레벨(L1,L2,L3,L4)의 도전성 라인(22,23,24,25)은 동심 스택으로 구성되는
    캐패시터.
  11. 제 1 항에 있어서,
    상기 적어도 하나의 도전성 비아(32)는 다수의 도전성 비아(32)인
    캐패시터.
KR1020017015519A 2000-04-04 2001-03-28 캐패시터 KR100815172B1 (ko)

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