JP2003124329A - 容量素子 - Google Patents

容量素子

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JP2003124329A
JP2003124329A JP2001315270A JP2001315270A JP2003124329A JP 2003124329 A JP2003124329 A JP 2003124329A JP 2001315270 A JP2001315270 A JP 2001315270A JP 2001315270 A JP2001315270 A JP 2001315270A JP 2003124329 A JP2003124329 A JP 2003124329A
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Abstract

(57)【要約】 【課題】下部電極と基板間の寄生容量を増加させずに、
直列抵抗を小さくし、高いQ値を保つことのできる容量
素子を提供すること。 【解決手段】本発明にかかる容量素子は、上部電極1
と、この上部電極1との間に絶縁膜層6を介して配置さ
れた下部電極2を有し、この絶縁膜層6において容量を
形成する容量素子に関するものである。この容量素子で
は、上部電極1と絶縁膜層6を貫通する貫通穴5を設け
ている。そして、貫通穴5を通過する下部電極用コンタ
クト4によって、下部電極2と第2層配線8とを電気的
に接続している。

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本発明は、容量素子に関する
ものであり、より詳しくは、絶縁膜層を上下2つの電極
で挟持することにより形成された容量素子に関するもの
である。
【0002】
【従来の技術】
【発明の背景】近年、高周波数領域で動作するアナログ
回路を一つの半導体集積回路内に構成しようとする傾向
が強まっている。そして、その半導体集積回路内に構成
される容量素子には、高周波数領域においても高いクォ
リティ・ファクタ(Q値)を保つことが要求される。こ
の容量素子には、例えば、MIM(メタル−インシュレ
ータ−メタル)容量素子、PIP(ポリシリコン−イン
シュレータ−ポリシリコン)容量素子、MIS(メタル
−インシュレータ−半導体)容量素子がある。
【0003】図10に従来のMIM容量素子を上から見
た図を示す。従来のMIM容量素子は、図に示されるよ
うに、上部電極61及び下部電極62を備えている。上
部電極61には、その上面に、複数の上部電極用コンタ
クト63が設けられている。この上部電極用コンタクト
63によって、上部電極61と図示しない配線層との電
気的な接続が行なわれる。下部電極62は、上部電極6
1よりも一回り大きく形成されており、その周辺部が上
部電極61より外側に延在している。そして、下部電極
62は、当該周辺部に複数の下部電極用コンタクトスル
ーホール64が設けられている。
【0004】図11に従来のMIM容量素子の断面図を
示す。図に示されるように、当該MIM容量素子は、第
1層配線71、第2層配線72、上部電極用コンタクト
73、スルーホール74、下部電極用コンタクト75、
上部電極76、絶縁膜層77及び下部電極78を備えて
いる。
【0005】かかる従来のMIM容量素子では、下部電
極78の上層に絶縁膜層77が積層され、その上層に上
部電極76が設けられている。上部電極76は、上部電
極用コンタクト73によって第1層配線71と電気的に
接続している。下部電極78の周辺部では、下部電極用
コンタクト75によって第1層配線71と電気的に接続
している。そして、この第1層配線71は、スーホール
74を介して第2層配線72と電気的に接続している。
尚、図示していないが、下部電極78は、通常、絶縁膜
を介してシリコン基板上に設けられている。
【0006】図12にMIM容量素子の簡易等価回路図
を示す。図において、Rc83は、上部電極81と下部
電極82部分の抵抗及びコンタクト部分において生ずる
直列抵抗の総和である。Cc84は、上部電極81と下
部電極82間に生ずるMIM容量素子の本来の容量であ
る。Cox85は、下部電極82とシリコン基板との間
に生ずる寄生容量である。Rsub86は、下部電極82
とシリコン基板との間に生ずる寄生抵抗である。
【0007】ここで、このMIM容量素子のQ値は、Q
=1/(ω・Cc・Rc)から計算される。そのため、高
いQ値を保つためには、直列抵抗Rcを出来るだけ小さ
くする必要がある。
【0008】しかしながら、図10及び図11に示す従
来のMIM容量素子では、配置可能な下部電極のコンタ
クトの数が制限されるため、直列抵抗Rcを小さくする
ことは難しい。容量素子が大きくなると相対的に周辺部
の下部電極とのコンタクト領域が狭くなる。また、数を
増やすために下部電極を多くすると、寄生容量が増える
という問題が出てくる。
【0009】この問題を解決しようとする従来技術
が、”High-Q poly-to-poly capacitorfor RF integrat
ed circuits "(Electronics Letters 4th January 200
1 Vol.37 P.25〜26)に開示されている。この文献に記
載された構成を図13に示す。ここでは、上下の電極を
ポリシリコンで形成したPIP容量素子について、寄生
抵抗Rcを減らすために、上部電極91を複数の長方形
に分割している。この場合、下部電極92の抵抗とコン
タクト抵抗は減らすことができるが、電極を長方形に分
割してしまうため、同じ容量を確保するためには、分割
した領域の分だけ素子が大きくなるので、その周囲長が
長くなってしまい、下部電極92とシリコン基板93間
の寄生容量が増えてしまうという欠点がある。
【0010】
【発明が解決しようとする課題】以上、説明したよう
に、従来の容量素子では、下部電極と基板間の寄生容量
を増加させずに、直列抵抗を小さくし、高いQ値を保つ
ことは難しいという問題点があった。
【0011】本発明は、このような問題点を解決するた
めになされたものであり、下部電極と基板間の寄生容量
を増加させずに、直列抵抗を小さくし、高いQ値を保つ
ことのできる容量素子を提供することを目的とする。
【0012】
【課題を解決するための手段】本発明にかかる容量素子
は、第1の電極(例えば、発明の実施の形態における上
部電極1)と、当該第1電極との間に容量絶縁膜となる
絶縁膜層(例えば、発明の実施の形態における絶縁膜層
6)を介して配置された第2の電極(例えば、発明の実
施の形態における下部電極2)を有し、当該絶縁膜層に
おいて容量を形成する容量素子であって、前記第1の電
極側であって当該第1の電極と離れた位置に設けられた
第2の配線(例えば、発明の実施の形態における第2層
配線8)と、前記第1の電極と前記絶縁膜層を貫通する
穴部(例えば、発明の実施の形態における貫通穴5)を
通過し、前記第2の電極と前記第2の配線を電気的に接
続する第2の電極用接続手段(例えば、発明の実施の形
態における下部電極用コンタクト4)を備えたものであ
る。このような構成により、より多くの第2の電極用接
続手段を配置することができ、接続手段毎に寄生する抵
抗成分を多数の並列接続により低減できる。かかる抵抗
成分の低減に伴って、よりQ値の高い容量素子を構成す
ることができる。
【0013】本発明にかかる他の容量素子は、第1の電
極と、当該第1電極との間に絶縁膜層を介して配置され
た第2の電極を有し、当該絶縁膜層において容量を形成
する容量素子であって、前記第1の電極と第1の配線
(例えば、発明の実施の形態における第1層配線7)を
接続する複数の第1の電極用接続手段(例えば、発明の
実施の形態における上部電極用コンタクト3)と、前記
第1の電極側であって当該第1の電極と離れた位置に設
けられた第2の配線と、前記第1の電極と前記絶縁膜層
を貫通する穴部を通過し、前記第2の電極と前記第2の
配線を電気的に接続する複数の第2の電極用接続手段と
を備え、複数の前記第1の電極用接続手段と、複数の前
記第2の電極用接続手段を互いに離間して配置するもの
である。このような構成により、よりQ値の高い容量素
子を構成することができることに加えて、第1の電極及
び第2の電極の双方の配線層の接続を確保することがで
きる。
【0014】また、前記第1の電極用接続手段と前記第
2の電極用接続手段とを交互に配置することが好まし
い。このような構成により、隣接する接続手段間の距離
が均一化され、電極部の抵抗を小さくすることができ
る。
【0015】好ましくは、隣接する4つの前記第1の電
極用接続手段を頂点とする四角形のほぼ中心位置に前記
第2の電極用接続手段が位置するよう配置する。このよ
うな構成により、隣接する接続手段間の距離が均一化さ
れ、かつ高密度に電気的接続手段を形成できるので電極
部の抵抗を小さくすることができる。
【0016】若しくは、第1の電極用接続手段と第2の
電極用接続手段が第1の方向に互いに等間隔で1つずつ
交互に配置されるとともに、当該第1の方向と直交する
第2の方向に対しても互いに等間隔で1つずつ交互に配
置されるようにしてもよい。このような構成により、隣
接する接続手段間の距離が均一化され、かつ高密度に電
気的接続手段を形成できるので電極部の抵抗を小さくす
ることができる。
【0017】また、第1の電極用接続手段と前記第2の
電極用接続手段がほぼ等間隔で交互に配置された列を複
数有し、隣接する第2の電極用接続手段がほぼ正三角形
を構成するように、隣接する当該列をずらして配置する
ようにしてもよい。このような構成により、隣接する接
続手段間の距離が均一化され、かつ高密度に電気的接続
手段を形成できるので電極部の抵抗を小さくすることが
できる。
【0018】前記第1の電極と前記第2の電極をほぼ同
じ大きさとすることが望ましい。容量素子として働く部
分以外の電極領域を低減したこのような構成により、高
周波で問題となる第2の電極と基板間の寄生容量成分を
小さくすることができる。
【0019】
【発明の実施の形態】発明の実施の形態1.本発明の実
施の形態1にかかるMIM容量素子は、特に下部電極と
配線層の接続の仕方に特徴を有する。以下、図を用いて
詳細に説明する。
【0020】図1に、本発明の実施の形態1にかかるM
IM容量素子を上から見た図を示す。このMIM容量素
子において、上部電極1及び下部電極2は、絶縁膜層
(誘電体層)の上下において、ほぼ同じ大きさで形成さ
れている。上部電極1及び下部電極2は、例えば、アル
ミニウム、WSi等の金属より形成される。尚、PIP
容量素子では、ポリシリコンが用いられる。
【0021】上部電極1には、貫通穴5が設けられてい
る。この貫通穴5は、上部電極1のみならず、上部電極
1と下部電極2の間の絶縁膜層も貫通している。この貫
通穴5には、下部電極用スルーホールコンタクト4が設
けられている。上部電極1には、上部電極用コンタクト
3も設けられている。これらコンタクト3、4は、例え
ば、アルミニウム、タングステンにより形成される。こ
の容量素子は、通常、シリコン基板上に絶縁膜を介して
その上に形成される。絶縁膜は、基板の影響をなくすた
めに設けた方がよい。
【0022】これらの上部電極用コンタクト3と下部電
極用スルーホールコンタクト4(貫通穴5)は、図1に
示されるように、上部電極1にかかる平面全体に亘って
一様かつ均一に設けられている。そして、上部電極用コ
ンタクト3と下部電極用スルーホールコンタクト4は、
交互に配置されている。図1に示す例では、上部電極用
コンタクト3は、各々、図中のx方向に一定間隔L離れ
て配置されるとともに、y方向にも一定間隔L離れて配
置されている。また、下部電極用スルーホールコンタク
ト4も、各々、図中のx方向に一定間隔L離れて配置さ
れるとともに、y方向にも一定間隔L離れて配置されて
いる。そして、下部電極用スルーホールコンタクト4の
x方向の列は、隣接する上部電極用コンタクト3のx方
向の列と一定間隔(1/2)・L離れて配置されてい
る。また、下部電極用スルーホールコンタクト4のy方
向の列は、隣接する上部電極用コンタクト3のy方向の
列と一定間隔(1/2)・L離れて配置されている。即
ち、隣接する4つの下部電極2のコンタクト4は、正方
形の各頂点となるように配置され、上部電極1のコンタ
クト3が下部電極2のコンタクト4で形成される正方形
(四角形)の中心に配置された構成となっている。
【0023】図2は、図1のA−A’における断面を示
す図である。図に示されるように、当該MIM容量素子
は、上部電極1、下部電極2、コンタクト4、絶縁膜層
6、第1層配線7、第2層配線8、スルーホール9を備
えている。これらの構成要素の周りには、層間絶縁膜層
が形成されている。
【0024】上部電極1は、絶縁膜層6を介して下部電
極2上に設けられている。この絶縁膜層6は、例えば、
SiOにより構成される。
【0025】下部電極2は、例えば、図示しないシリコ
ン基板上に絶縁膜を介して形成されている。下部電極2
には、複数のコンタクト4が一定間隔L毎に設けられて
いる。コンタクト4の上部には、第1層配線7が形成さ
れている。この第1層配線7は、例えば、アルミニウム
により形成される。
【0026】第1層配線7の上部にはスルーホール9が
設けられている。当該スルーホール9は、レイアウト上
では上層配線との接続のための孔であり、この孔に例え
ば、アルミニウムにより形成された上層配線を落とし込
むことにより導通を確保している。但し、微細化のため
には、タングステンを埋設するようにすることが望まし
い。このスルーホール9と電気的に接触するように、第
2層配線8が上面より延在している。この第2層配線8
は、例えば、アルミニウムにより形成される。
【0027】このようにして、下部電極2は、コンタク
ト4、第1層配線7、スルーホール9を介して第2層配
線8に引き出されており、相互に電気的に接続されてい
る。
【0028】図3は、図1のB−B’における断面図を
示している。この部分において、上部電極1は、一定間
隔で配置された複数のコンタクト3を介して第1層配線
7に引き出されている。
【0029】図4は、本発明の実施の形態1にかかるM
IM容量素子を斜め方向から見た3次元図である。この
MIM容量素子の下部電極2は、下部電極用スルーホー
ルコンタクト4と電気的に接続している。そして、当該
下部電極用スルーホールコンタクト4は、絶縁膜層6及
び上部電極1を貫通する穴5を通って図示しない第2層
配線8に電気的に接続される。このようにして、下部電
極2と第2層配線8が電気的に接続される。そして、下
部電極2と第2層配線8を接続するコンタクト4は、下
部電極2の全体に亘って複数箇所において設けられてい
る。より好ましい実施の形態においては、当該接続箇所
は、一様にかつ均一に設けられている。
【0030】上部電極1の上面には、当該上部電極1と
電気的に接続された複数のコンタクト3が設けられてい
る。このコンタクト3は、図示しない第1層配線7と電
気的に接続される。このようにして、上部電極1と第1
層配線7とが電気的に接続される。そして、上部電極1
と第1層配線7を接続するコンタクト3は、上部電極1
の全体に亘って複数箇所において設けられている。より
好ましい実施の形態においては、当該接続箇所は、一様
にかつ均一に設けられている。
【0031】続いて、本発明の実施の形態1にかかるM
IM容量素子の製造方法の例について図5を用いて説明
する。この図5において、ステップ(d)乃至(g)の
左側の列は図1のA−A’におけるMIM容量素子の構
成を示し、右側の列は図1のB−B’におけるMIM容
量素子の構成を示す。
【0032】まず、図5(a)に示されるように、シリ
コン基板10上にSiO等よりなる絶縁膜11を形成
する。そして、図5(b)に示されるように、絶縁膜1
1上に第1層目のAl層を形成し、このAl層をパター
ニングすることにより下部電極2を形成する。
【0033】その後、図5(c)に示されるように、下
部電極2の上面に、後に絶縁膜層6となる窒化シリコン
膜を堆積し、連続して上部電極1をTiN膜又はWSi
膜によって形成する。尚、これらの絶縁膜層6及び上部
電極1を形成する際には、後に下部電極2からのコンタ
クトを引き出すための貫通穴5をパターニングによりあ
けておく。
【0034】つぎに、図5(d)に示されるように、下
部電極2、絶縁膜層6、上部電極1を被覆するようにB
PSG(Boro-Phospho Silicated Glass)等からなる層
間絶縁膜12をCVD(Chemical Vapor Deposition)
法などによってに形成する。そして、層間絶縁層12の
領域Pにコンタクト4のためのコンタクトホールを、層
間絶縁層12の領域Qにコンタクト3のためのコンタク
トホールをそれぞれRIE(Reactive Ion Etching)等
の方法によって形成する。このとき、コンタクト4のた
めのコンタクトホールでは、下部電極2の上表面が露出
する。また、コンタクト3のためのコンタクトホールで
は、上部電極1の上表面が露出する。
【0035】さらに、図5(e)に示されるように、こ
れらのコンタクトホール中にタングステンなどの金属を
選択成長させることによって、コンタクト4及びコンタ
クト3を形成する。層間絶縁層12表面をCMP(Chem
ical Mechanical Polishing)等の方法により平坦化し
た後、第1層配線7をAl等で形成し、コンタクト4及
び3のそれぞれと接続させる。
【0036】そして、図5(f)に示されるように、第
1層配線7を所望の形状にパターニングし、その上に層
間絶縁膜13を形成する。ここで、層間絶縁膜12と層
間絶縁膜13とは、形成されるタイミング及び場所は異
なるが、両者は同じものであるためその境界は区別がつ
かない。
【0037】次に、図5(g)に示されるように、開口
部Rを形成し、スルーホールコンタクト9を形成する。
その後、第2の配線層8を形成する。このとき、開口部
Rは、当該第2の配線層8で埋まる。さらに、この第2
の配線層8をパターニングすることにより、図2及び図
3により示した構造が完成する。
【0038】以上、説明したように、発明の実施の形態
1にかかるMIM容量素子では、絶縁膜層6及び上部電
極1を貫通する穴5を設け、その穴5にコンタクト4を
通して下部電極2と第2層配線とを電気的に接続するこ
ととしたので、より多くのコンタクト4を配置すること
ができ、コンタクト毎に寄生する抵抗成分を多数の並列
接続により低減できる。かかる抵抗成分の低減に伴っ
て、よりQ値の高いMIM容量素子を構成することがで
きる。さらに、上部電極用コンタクト3及び下部電極用
コンタクト4を交互に設けることによって、より効果的
に抵抗成分を低減できる。さらに、下部電極2からの配
線層へのコンタクトを貫通穴以外から引き出す方法に比
べ、下部電極2を上部電極1よりも大きくする必要がな
いため、下部電極2の占める面積をより小さくすること
ができ、高周波で問題となる下部電極2とシリコン基板
間の寄生容量成分を小さくする効果もある。
【0039】発明の実施の形態2.図1に示す発明の実
施の形態1にかかるMIM容量素子では、下部電極2の
コンタクト4は、正方形の各頂点となるように配置さ
れ、上部電極1のコンタクト3が下部電極2のコンタク
ト4で形成される正方形の中心に配置された構成となっ
ていた。
【0040】これに対して、図6に示す発明の実施の形
態2にかかるMIM容量素子では、下部電極2のコンタ
クト4を正三角形(三角形)の各頂点となるように配置
し、上部電極1のコンタクト3は下部電極2のコンタク
ト4の左右に一定間隔離れて配置したものである。
【0041】図6に示すMIM容量素子では、コンタク
ト3とコンタクト4とが交互に等間隔(1/2)・Lで
並ぶことによりx方向の列を構成している。そして、隣
接するx方向の列が相互に(1/2)・Lずれて配置さ
れている。従って、y方向の列に着目すると、コンタク
ト3とコンタクト4とが交互に配置されることになる。
即ち、コンタクト3とコンタクト4は、x方向に互いに
等間隔で1つずつ交互に配置されるとともに、y方向に
対しても互いに等間隔で1つずつ交互に配置されてい
る。
【0042】図6に示す発明の実施の形態2にかかるコ
ンタクト3及びコンタクト4の配置によれば、図1に示
す発明の実施の形態1にかかるコンタクト3及びコンタ
クト4の配置に比べて、隣り合うコンタクト間の最短距
離、即ち、隣り合うコンタクト3の最短距離及び隣り合
うコンタクト4の最短距離はそれぞれ同じでありなが
ら、同一面積内により多くのコンタクトを配置可能であ
る。従って、容量値が大きく面積の広いMIM容量素子
を構成する場合に、コンタクト抵抗をより削減し、高い
Q値を実現できるという効果が得られる。
【0043】その他の発明の実施の形態.上部電極1の
コンタクト3と、下部電極2のコンタクト4の配置につ
いては、図1及び図6に示す例に限定されない。例え
ば、図7、図8及び図9に示す配置であってもよい。
【0044】図7では、x方向では、コンタクト3とコ
ンタクト4とが2つおきに交互に配置されている。そし
て、y方向では、コンタクト3とコンタクト4とが1つ
おきに交互に配置されている。
【0045】図8では、コンタクト3とコンタクト4と
がx方向及びy方向双方とも2つおきに配置されてい
る。
【0046】図9では、コンタクト3の方がコンタクト
4よりも多く配置している。尚、コンタクト4をコンタ
クト3よりも多く配置するようにしてもよい。
【0047】また、必ずしも当該上部電極1のコンタク
ト3と下部電極2のコンタクト4とが、全面に亘って均
一に配置されている必要はない。即ち、コンタクト3同
士、コンタクト4同士の距離が一定でなくともよい。
【0048】但し、このような例では、コンタクト位置
に不均一性が生じるため、電極部の抵抗が大きくなる可
能性があるが、数多くのコンタクトを設けることができ
るため、少なくともQ値の向上は図ることができる。
【0049】上述の例では、MIM容量素子の場合を例
示し、説明したが、これに限らず、本発明にかかる容量
素子は、PIP容量素子、MIS容量素子であってもよ
い。
【0050】
【発明の効果】本発明により、下部電極とシリコン基板
間の寄生容量を増加させずに、直列抵抗を小さくし、高
いQ値を保つことのできる容量素子を提供することがで
きる。
【図面の簡単な説明】
【図1】本発明にかかるMIM容量素子を上方から見た
図である。
【図2】本発明にかかるMIM容量素子の断面図であ
る。
【図3】本発明にかかるMIM容量素子の断面図であ
る。
【図4】本発明にかかるMIM容量素子を斜めから見た
3次元図である。
【図5】本発明にかかるMIM容量素子の製造方法を説
明するための図である。
【図6】本発明の別の例にかかるMIM容量素子を上方
から見た図である。
【図7】本発明の別の例にかかるMIM容量素子を上方
から見た図である。
【図8】本発明の別の例にかかるMIM容量素子を上方
から見た図である。
【図9】本発明の別の例にかかるMIM容量素子を上方
から見た図である。
【図10】従来のMIM容量素子を上方から見た図であ
る。
【図11】従来のMIM容量素子の断面図である。
【図12】一般的なMIM容量素子における簡易等価回
路図である。
【図13】従来のPIP容量素子の断面図及び3次元図
である。
【符号の説明】
1 上部電極 2 下部電極 3 上部電極用コンタク
ト 4 下部電極用スルーホールコンタクト 5 貫通穴 6 絶縁膜層 7 第1層配線 8 第2層配線 9 スルーホール
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH04 HH08 HH19 HH28 HH33 JJ01 JJ08 JJ19 KK01 KK08 KK28 KK33 PP07 QQ09 QQ13 QQ37 QQ48 RR04 RR06 RR15 SS11 XX01 XX03 XX09 XX24 5F038 AC05 AC15 CA02 EZ20

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】第1の電極と、当該第1電極との間に絶縁
    膜層を介して配置された第2の電極を有し、当該絶縁膜
    層において容量を形成する容量素子であって、 前記第1の電極側であって当該第1の電極と離れた位置
    に設けられた配線と、 前記第1の電極と前記絶縁膜層を貫通する穴部を通過
    し、前記第2の電極と前記配線を電気的に接続する第2
    の電極用接続手段を備えた容量素子。
  2. 【請求項2】第1の電極と、当該第1電極との間に絶縁
    膜層を介して配置された第2の電極を有し、当該絶縁膜
    層において容量を形成する容量素子であって、 前記第1の電極と第1の配線を接続する複数の第1の電
    極用接続手段と、 前記第1の電極側であって当該第1の電極と離れた位置
    に設けられた第2の配線と、 前記第1の電極と前記絶縁膜層を貫通する穴部を通過
    し、前記第2の電極と前記第2の配線を電気的に接続す
    る複数の第2の電極用接続手段とを備え、 複数の前記第1の電極用接続手段と、複数の前記第2の
    電極用接続手段を互いに離間して配置した容量素子。
  3. 【請求項3】前記第1の電極用接続手段と前記第2の電
    極用接続手段とを交互に配置したことを特徴とする請求
    項2記載の容量素子。
  4. 【請求項4】隣接する4つの前記第2の電極用接続手段
    を頂点とする正方形のほぼ中心位置に前記第1の電極用
    接続手段が位置するよう配置したことを特徴とする請求
    項3記載の容量素子。
  5. 【請求項5】前記第1の電極用接続手段と前記第2の電
    極用接続手段は、 第1の方向に互いに等間隔で1つずつ交互に配置される
    とともに、 当該第1の方向と直交する第2の方向に対しても互いに
    等間隔で1つずつ交互に配置されたことを特徴とする請
    求項3記載の容量素子。
  6. 【請求項6】前記第1の電極用接続手段と前記第2の電
    極用接続手段がほぼ等間隔で交互に配置された列を複数
    有し、 隣接する第2の電極用接続手段がほぼ正三角形を構成す
    るように、隣接する当該列をずらして配置したことを特
    徴とする請求項3の容量素子。
  7. 【請求項7】前記第1の電極と前記第2の電極をほぼ同
    じ大きさとしたことを特徴とする請求項1、2、3、
    4、5又は6記載の容量素子。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011066284A (ja) * 2009-09-18 2011-03-31 Nippon Telegr & Teleph Corp <Ntt> スタック型mimキャパシタおよびその製造方法
US8107215B2 (en) 2008-02-29 2012-01-31 Fujitsu Limited Capacitor
JP2012509595A (ja) * 2008-11-21 2012-04-19 ザイリンクス インコーポレイテッド グリッドプレートを有する集積キャパシタ
WO2018198330A1 (ja) * 2017-04-28 2018-11-01 ゼンテルジャパン株式会社 キャパシタ装置とその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8107215B2 (en) 2008-02-29 2012-01-31 Fujitsu Limited Capacitor
JP2012509595A (ja) * 2008-11-21 2012-04-19 ザイリンクス インコーポレイテッド グリッドプレートを有する集積キャパシタ
JP2011066284A (ja) * 2009-09-18 2011-03-31 Nippon Telegr & Teleph Corp <Ntt> スタック型mimキャパシタおよびその製造方法
WO2018198330A1 (ja) * 2017-04-28 2018-11-01 ゼンテルジャパン株式会社 キャパシタ装置とその製造方法
JPWO2018198330A1 (ja) * 2017-04-28 2020-01-16 ゼンテルジャパン株式会社 キャパシタ装置とその製造方法
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