JPWO2018198330A1 - キャパシタ装置とその製造方法 - Google Patents

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Abstract

各下側電極（１０１，１０２）は、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置される。各上側電極（１０２）は、各下側電極（１０１）に対して、Ｘ方向に周期（ｄ１）の長さの半分だけずらして配置され、Ｙ方向に周期（ｄ２）の長さの半分だけずらして配置される。互いに対向して容量的に結合する各一対の下側電極（１０１）及び上側電極（１０２）はキャパシタセル（Ｃ）を形成する。各セル端子（１０３，１０４）は、Ｘ方向に周期（ｄ１）で配置され、Ｙ方向に周期（ｄ２）で配置され、各下側電極（１０１）及び各上側電極（１０２）にそれぞれ電気的に接続される。各セル端子（１０４）は、各セル端子（１０３）に対して、Ｘ方向に周期（ｄ１）の長さの半分だけずらして配置され、Ｙ方向に周期（ｄ２）の長さの半分だけずらして配置される。

Description

本発明は、半導体基板上に形成された１つ又は複数のキャパシタセルを含むキャパシタ装置とその製造方法に関する。
半導体プロセス技術を用いて半導体基板上に形成された１つ又は複数のキャパシタセルを含むキャパシタ装置が知られている。このようなキャパシタ装置は、容量の増大、サイズの削減、製造コストの低減、設計変更の容易さなど、さまざまな要件を満たすことが求められる。
特許文献１は、半導体基板の表面に対して垂直方向に形成された構造物を有するトレンチキャパシタを開示している。
米国特許第９４７２６９０号明細書
キャパシタ装置は、回路のさらなる集積化のために、端子（半田ボールなど）の直径及び間隔を削減するとともに、キャパシタ装置の厚さを削減することが求められる。
特許文献１のようなトレンチキャパシタの場合、トレンチキャパシタはシリコン基板中に形成されるので、製造工程でシリコン基板の表面を研磨する際には、キャパシタ部分を残すように研磨する必要がある。従って、研磨により削減可能なシリコン基板の厚さ（深さ）は制限される。また、半導体プロセス技術の微細化によりトレンチキャパシタの深さは益々増大し、１０μｍを越える深さを有するトレンチキャパシタも存在する。従って、トレンチキャパシタの深さが増大する分だけ、最終的なキャパシタ装置の厚さも増大する。従って、このような制約を受けることなく、従来よりも削減された厚さを有するキャパシタ装置が求められる。
また、半導体プロセス技術を用いて、異なる容量、異なる容量密度（単位体積あたりの容量）、異なる耐圧、及び／又は、端子の異なる位置及び個数などの特性を有するキャパシタ装置を製造する場合、従来であれば、マスクを作り直す必要があるので、大きなコストがかかっていた。従って、従来よりも低いコストで上述したキャパシタの特性を変更して製造可能なキャパシタ装置が求められる。
本発明の目的は、半導体基板上に形成された１つ又は複数のキャパシタセルを含むキャパシタ装置であって、従来よりも削減された厚さを有するキャパシタ装置を提供することにある。
また、本発明の目的は、半導体基板上に形成された１つ又は複数のキャパシタセルを含むキャパシタ装置であって、従来よりも低いコストで上述したキャパシタの特性を変更して製造可能なキャパシタ装置が求められる。
さらに、本発明の目的は、そのようなキャパシタ装置の製造方法を提供することにある。
本発明の第１の態様に係るキャパシタ装置は、
互いに直交する第１の方向及び第２の方向に沿って延在する辺を有する矩形の半導体基板に形成された複数のキャパシタセルを含むキャパシタ装置であって、
前記キャパシタ装置は、
前記半導体基板の第１の層に形成された部分を含む複数の第１の電極であって、前記第１の方向に第１の周期で配置され、かつ、前記第２の方向に第２の周期で配置された複数の第１の電極と、
前記半導体基板の第１の層とは異なる第２の層に形成された部分を含む複数の第２の電極であって、前記第１の方向に前記第１の周期で配置され、かつ、前記第２の方向に前記第２の周期で配置された複数の第２の電極とを備え、
前記各第２の電極は、前記各第１の電極に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置され、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置され、
前記各第１の電極及び前記各第２の電極は互いに部分的に対向して容量的に結合し、互いに対向して容量的に結合する各一対の前記第１及び第２の電極はキャパシタセルを形成し、
前記キャパシタ装置は、
前記半導体基板の第１及び第２の層とは異なる第３の層に形成された部分を含む複数の第１のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第１の電極にそれぞれ電気的に接続された複数の第１のセル端子と、
前記半導体基板の第３の層に形成された部分を含む複数の第２のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第２の電極にそれぞれ電気的に接続された複数の第２のセル端子とをさらに備え、
前記第２の層は前記第１及び第３の層の間に位置し、
前記各第２のセル端子は、前記各第１のセル端子に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置され、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置される。
本発明の第２の態様に係るキャパシタ装置は、第１の態様に係るキャパシタ装置において、
前記キャパシタ装置は少なくとも２つの外部端子をさらに備え、前記各外部端子は、前記複数の第１のセル端子及び前記複数の第２のセル端子を含む複数のセル端子のうちの一部にそれぞれ電気的に接続される。
本発明の第３の態様に係るキャパシタ装置は、第２の態様に係るキャパシタ装置において、
前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
前記キャパシタ装置は、櫛形形状をそれぞれ有する第１及び第２の外部端子を備え、
前記第１及び第２の外部端子のそれぞれは、Ｎが整数であるとき、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第１の部分を互いに接続する第２の部分とを備え、前記第１の外部端子の各第１の部分と前記第２の外部端子の各第１の部分とは互いに嵌合するように形成され、
前記第１及び第２の外部端子は、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１及び第２の外部端子に交互に電気的に接続されるように配置される。
本発明の第４の態様に係るキャパシタ装置は、第２の態様に係るキャパシタ装置において、
前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
前記キャパシタ装置は、フィッシュボーン形状を有する第１の外部端子と、櫛形形状をそれぞれ有する第２及び第３の外部端子とを備え、
前記第１の外部端子は、Ｎが整数であるとき、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第１の外部端子の各第１の部分の中央において前記第１の外部端子の各第１の部分を互いに接続する第２の部分とを備え、
前記第２の外部端子は、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される複数の第１の部分と、前記第２の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第２の外部端子は、前記第１の外部端子の第２の部分を基準として第１の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
前記第３の外部端子は、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される複数の第１の部分と、前記第３の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第３の外部端子は、前記第１の外部端子の第２の部分を基準として前記第１の側の逆の第２の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
前記第１〜第３の外部端子は、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１の外部端子と前記第２又は第３の外部端子とに交互に電気的に接続されるように配置される。
本発明の第５の態様に係るキャパシタ装置は、第２の態様に係るキャパシタ装置において、
前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
前記キャパシタ装置は、ミアンダ形状を有する第１の外部端子と、櫛形形状をそれぞれ有する第２及び第３の外部端子とを備え、
前記第１の外部端子は、Ｎが整数であるとき、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第１の外部端子の各第１の部分の長手方向の両端のうちのいずれかにおいて前記第１の外部端子の各第１の部分を互いに接続する複数の第２の部分とを備え、
前記第２の外部端子は、前記複数のセル端子列のうちの４Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第２の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第２の外部端子は、前記第１の外部端子を基準として第１の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
前記第３の外部端子は、前記複数のセル端子列のうちの４Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第３の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第３の外部端子は、前記第１の外部端子を基準として前記第１の側の逆の第２の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
前記第１〜第３の外部端子は、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１の外部端子と前記第２又は第３の外部端子とに交互に電気的に接続されるように配置される。
本発明の第６の態様に係るキャパシタ装置は、第２の態様に係るキャパシタ装置において、
前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
前記キャパシタ装置は、第１及び第２の外部端子をそれぞれ含む複数組の外部端子を備え、
前記各組の第１及び第２の外部端子のそれぞれは、前記複数のセル端子列のうちの少なくとも１つのセル端子列に電気的に接続される部分を備え、
前記各組の第１及び第２の外部端子は、Ｎが整数であるとき、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１及び第２の外部端子に交互に電気的に接続されるように配置される。
本発明の第７の態様に係るキャパシタ装置は、第３〜第６のうちの１つの態様に係るキャパシタ装置において、
前記各外部端子は、前記複数のセル端子列のうちの１つに電気的に接続される部分において、前記キャパシタ装置の外部の回路に電気的に接続される。
本発明の第８の態様に係るキャパシタ装置は、第１〜第７のうちの１つの態様に係るキャパシタ装置において、
前記半導体基板は第１の面及び第２の面を有し、
前記キャパシタ装置は、
前記第１の面に露出する第１のシリコン酸化膜と、
前記第２の面に露出するパッシベーション膜とを備え、
前記第１の電極は、前記第１のシリコン酸化膜の上に形成され、積層された複数の導体膜を含み、
前記第２の電極は、積層された複数の導体膜を含み、
前記キャパシタ装置は、
前記第１及び第２の電極の間に形成された絶縁膜と、
前記第２の電極の上に形成された第２のシリコン酸化膜とをさらに備え、
前記パッシベーション膜は前記第２のシリコン酸化膜の上に形成され、
前記第１及び第２のセル端子は前記第２の面に露出し、
前記第１の電極、前記第２の電極、及び前記絶縁膜は、前記キャパシタセルを形成する。
本発明の第９の態様に係るキャパシタ装置は、第１〜第８のうちの１つの態様に係るキャパシタ装置において、
前記各キャパシタセルは、クラウン型スタックキャパシタとして形成される。
本発明の第１０の態様に係るキャパシタ装置は、
第１の面及び第２の面を有する半導体基板に形成された少なくとも１つのキャパシタセルを含むキャパシタ装置であって、前記キャパシタ装置は、
前記第１の面に露出する第１のシリコン酸化膜と、
前記第１のシリコン酸化膜の上に形成され、積層された複数の導体膜を含む第１の電極と、
積層された複数の導体膜を含む第２の電極と、
前記第１及び第２の電極の間に形成された絶縁膜と、
前記第２の電極の上に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜の上に形成され、前記第２の面に露出するパッシベーション膜と、
前記第１の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第１のセル端子と、
前記第２の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第２のセル端子とを備え、
前記第１の電極、前記第２の電極、及び前記絶縁膜は、前記キャパシタセルを形成する。
本発明の第１１の態様に係るキャパシタ装置は、第１０の態様に係るキャパシタ装置において、
前記キャパシタセルは、クラウン型スタックキャパシタとして形成される。
本発明の第１２の態様に係るキャパシタ装置は、第１０又は第１１の態様に係るキャパシタ装置において、
前記第１及び第２の電極のそれぞれは、少なくとも１つの金属膜を含む。
本発明の第１３の態様に係るキャパシタ装置は、第１０〜第１２のうちの１つの態様に係るキャパシタ装置において、
前記絶縁膜は、Ｔａ２Ｏ５系材料、Ａｌ２Ｏ３系材料、ＨｆＯ２系材料、ＺｒＯ２系材料、及びＴｉＯ２系材料のうちの１つ以上を含む。
本発明の第１４の態様に係るキャパシタ装置は、第１０〜第１３のうちの１つの態様に係るキャパシタ装置において、
前記各第１のセル端子は、前記第２の面に露出する第１のパッド導体と、前記第１のパッド導体から前記第１の電極に電気的に接続された第１のビア導体とを備え、
前記各第２のセル端子は、前記第２の面に露出する第２のパッド導体と、前記第２のパッド導体から前記第２の電極に電気的に接続された第２のビア導体とを備える。
本発明の第１５の態様に係るキャパシタ装置は、第１０〜第１４のうちの１つの態様に係るキャパシタ装置において、
前記キャパシタ装置は、前記半導体基板の第１及び第２の面に対して垂直な方向に積層された複数のキャパシタセルを備え、
前記第１のセル端子は、前記複数のキャパシタセルの各第１の電極に接続され、
前記第２のセル端子は、前記複数のキャパシタセルの各第２の電極に接続される。
本発明の第１６の態様に係るキャパシタ装置の製造方法は、
互いに直交する第１の方向及び第２の方向に沿って延在する辺を有する矩形の半導体基板に形成された複数のキャパシタセルを含むキャパシタ装置の製造方法であって、
前記製造方法は、
前記半導体基板の第１の層に形成された部分を含む複数の第１の電極であって、前記第１の方向に第１の周期で配置され、かつ、前記第２の方向に第２の周期で配置された複数の第１の電極を形成するステップと、
前記半導体基板の第１の層とは異なる第２の層に形成された部分を含む複数の第２の電極であって、前記第１の方向に前記第１の周期で配置され、かつ、前記第２の方向に前記第２の周期で配置された複数の第２の電極を形成するステップとを含み、
前記各第２の電極を形成するステップは、前記各第１の電極に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置し、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置することを含み、
前記各第１の電極及び前記各第２の電極は互いに部分的に対向して容量的に結合し、互いに対向して容量的に結合する各一対の前記第１及び第２の電極はキャパシタセルを形成し、
前記製造方法は、
前記半導体基板の第１及び第２の層とは異なる第３の層に形成された部分を含む複数の第１のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第１の電極にそれぞれ電気的に接続された複数の第１のセル端子を形成するステップと、
前記半導体基板の第３の層に形成された部分を含む複数の第２のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第２の電極にそれぞれ電気的に接続された複数の第２のセル端子を形成するステップとをさらに含み、
前記第２の層は前記第１及び第３の層の間に位置し、
前記各第２のセル端子を形成するステップは、前記各第１のセル端子に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置し、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置することを含む。
本発明の第１７の態様に係るキャパシタ装置の製造方法は、第１６の態様に係るキャパシタ装置の製造方法において、
前記製造方法は、前記複数の第１のセル端子及び前記複数の第２のセル端子を含む複数のセル端子のうちの一部にそれぞれ電気的に接続される少なくとも２つの外部端子を形成するステップをさらに含む。
本発明の第１８の態様に係るキャパシタ装置の製造方法は、第１７の態様に係るキャパシタ装置の製造方法において、
前記製造方法は、前記外部端子を前記キャパシタ装置の外部の回路に電気的に接続する所望の位置と、前記キャパシタ装置の所望の容量及び所望の耐圧と、前記キャパシタ装置のサイズとに応じて、
スクライブライン及びガードリングとして使用する金属配線を形成するための第１のマスクを選択するステップと、
前記外部端子を形成するための第２のマスクを選択するステップと、
前記複数のセル端子のうち、前記金属配線及び前記外部端子を互いに接続するセル端子を形成するための第３のマスクを選択するステップとをさらに含む。
本発明の第１９の態様に係るキャパシタ装置の製造方法は、
第１の面及び第２の面を有する半導体基板に形成された少なくとも１つのキャパシタセルを含むキャパシタ装置の製造方法であって、
前記製造方法は、
シリコン基板の上に第１のシリコン酸化膜を形成するステップと、
前記第１のシリコン酸化膜の上に、積層された複数の導体膜を含む第１の電極を形成するステップと、
前記第１の電極の上に絶縁膜を形成するステップと、
前記絶縁膜の上に、積層された複数の導体膜を含む第２の電極を形成するステップと、
前記第２の電極の上に第２のシリコン酸化膜を形成するステップと、
前記第２のシリコン酸化膜の上にパッシベーション膜を形成するステップと、
前記第１の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第１のセル端子を形成するステップと、
前記第２の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第２のセル端子とを形成するステップと、
前記シリコン基板を除去するステップとを含み、
前記第１の電極、前記第２の電極、及び前記絶縁膜は、前記キャパシタセルを形成する。
本発明の第２０の態様に係るキャパシタ装置の製造方法は、第１９の態様に係るキャパシタ装置の製造方法において、
前記半導体基板の第１及び第２の面に対して垂直な方向に積層された複数のキャパシタセルを形成するステップと、
前記第１のセル端子を、前記複数のキャパシタセルの各第１の電極に接続するステップと、
前記第２のセル端子を、前記複数のキャパシタセルの各第２の電極に接続するステップとを含む。
本発明によれば、半導体基板上に形成された１つ又は複数のキャパシタセルを含むキャパシタ装置であって、従来よりも削減された厚さを有するキャパシタ装置を提供することができる。
また、本発明によれば、半導体基板上に形成された１つ又は複数のキャパシタセルを含むキャパシタ装置であって、従来よりも低いコストで上述したキャパシタの特性を変更して製造可能なキャパシタ装置を提供することができる。
さらに、本発明によれば、そのようなキャパシタ装置の製造方法を提供することができる。
第１の実施形態に係るキャパシタ装置の構成を示す斜視図である。 図１のキャパシタ装置のＡ１−Ａ１’線における縦断面の一部を示す図である。 図２のキャパシタ装置の等価回路を示す回路図である。 図１のキャパシタ装置の製造工程における第１の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第２の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第３の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第４の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第５の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第６の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第７の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第８の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第９の状態を示す断面図である。 図１のキャパシタ装置の製造工程における第１０の状態を示す断面図である。 第２の実施形態に係るキャパシタ装置の構成を示す斜視図である。 図１４のキャパシタ装置のＡ２−Ａ２’線における縦断面の一部を示す図である。 図１４のキャパシタ装置のＡ３−Ａ３’線における縦断面の一部を示す図である。 図１５及び図１６のキャパシタ装置の等価回路を示す回路図である。 第３の実施形態に係るキャパシタ装置であって、外部端子を形成していない状態を示す上面図である。 第３の実施形態に係るキャパシタ装置であって、図１８のキャパシタ装置に外部端子１０５及び１０６を形成した状態を示す上面図である。 図１８のキャパシタ装置の等価回路を示す回路図である。 図１８のキャパシタ装置に流れる電流を示す概略図である。 第３の実施形態の変形例に係るキャパシタ装置の一部を示し、外部端子を形成していない状態を示す上面図である。 第４の実施形態に係るキャパシタ装置の構成を示す上面図である。 図２３のキャパシタ装置の等価回路を示す回路図である。 第５の実施形態に係るキャパシタ装置の構成を示す上面図である。 図２５のキャパシタ装置の等価回路を示す回路図である。 第６の実施形態に係るキャパシタ装置の構成を示す上面図である。 図２７のキャパシタ装置の等価回路を示す回路図である。 第７の実施形態に係るキャパシタ装置の構成を示す上面図である。 第８の実施形態に係るキャパシタ装置の構成を示す上面図である。 第９の実施形態に係るキャパシタ装置の構成を示す上面図である。 第１０の実施形態に係るキャパシタ装置の構成を示す上面図である。 第１１の実施形態に係るキャパシタ装置の構成を示す上面図である。 第３〜第１１の実施形態に係るキャパシタ装置の製造方法を説明するための概略図である。 第３〜第１１の実施形態に係るキャパシタ装置の製造方法を説明するための概略図である。
以下、図面を参照して、本発明の各実施形態について説明する。
第１の実施形態．
図１は、第１の実施形態に係るキャパシタ装置の構成を示す斜視図である。図１のキャパシタ装置は、第１の面及び第２の面を有する半導体基板に形成されたキャパシタセル３０を含む。本明細書の例では、キャパシタ装置の下面を第１の面とし、キャパシタ装置の上面を第２の面とする。キャパシタセル３０は、金属膜２を含む第１の電極と、金属膜９を含む第２の電極と、第１及び第２の電極の間に形成された絶縁膜（図１には図示せず）とから形成される。本明細書の例では、金属膜２を含む第１の電極を下側電極ともいい、金属膜９を含む第２の電極を上側電極ともいう。キャパシタ装置は、金属膜２を含む下側電極に電気的に接続され、図１の上面に露出するパッド導体１３を含む少なくとも１つの第１のセル端子と、金属膜９を含む上側電極に電気的に接続され、図１の上面に露出するパッド導体１４を含む少なくとも１つの第２のセル端子とを備える。本明細書の例では、キャパシタ装置は、パッド導体１３をそれぞれ含む複数の第１のセル端子と、パッド導体１４をそれぞれ含む複数の第２のセル端子とを備える。
図２は、図１のキャパシタ装置のＡ１−Ａ１’線における縦断面の一部を示す図である。
キャパシタ装置は、下面に露出する酸化膜１を備える。本明細書では、酸化膜１を第１のシリコン酸化膜ともいう。
キャパシタ装置は、酸化膜１の上に形成され、積層された複数の導体膜を含む下側電極と、積層された複数の導体膜を含む上側電極と、下側電極及び上側電極の間に形成された絶縁膜５とを備える。
下側電極は、導体膜として、タングステンからなる金属膜２と、Ｔｉ−ＴｉＮからなる導体膜４とを含む。金属膜２及び導体膜４は互いに電気的に接続され、一体の下側電極として機能する。導体膜４はバリアメタルとして機能する。下側電極はさらに、窒化膜３を含む。
上側電極は、導体膜として、Ｔｉ−ＴｉＮからなる導体膜６、ドープトシリコン８、及びタングステンからなる金属膜９を含む。ドープトシリコン８は、クラウン型スタックキャパシタの中空空間をカバレッジよく埋めて、その機械的強度を向上させる。ドープトシリコン８として、ボロンドープシリコンゲルマニウム膜を使用してもよい。導体膜６、ドープトシリコン８、及び金属膜９は互いに電気的に接続され、一体の上側電極として機能する。上側電極はさらに、窒化膜７を含む。
絶縁膜５は、例えば、高誘電体材料からなる。絶縁膜５は、高誘電体材料として、例えば、Ｔａ２Ｏ５系材料、Ａｌ２Ｏ３系材料、ＨｆＯ２系材料、ＺｒＯ２系材料、及びＴｉＯ２系材料のうちの１つ以上を含む。
下側電極、上側電極、及び絶縁膜５は、キャパシタセル３０を形成する。下側電極及び上側電極のそれぞれは、少なくとも１つの金属膜２及び９を含むので、キャパシタセル３０は、ＭＩＭ（Metal-Insulator-Metal）キャパシタとして形成される。また、キャパシタセル３０は、図２に示すように、クラウン型スタックキャパシタとして形成される。
キャパシタ装置は、上側電極の金属膜９の上に形成された層間酸化膜１２を備える。本明細書では、層間酸化膜１２を第２のシリコン酸化膜ともいう。キャパシタ装置は、層間酸化膜１２の上に形成され、上面に露出するパッシベーション膜１５とを備える。パッシベーション膜１５は、キャパシタ装置の上面を保護する保護膜として機能する。
キャパシタ装置は、下側電極の金属膜２に電気的に接続され、上面に露出する少なくとも１つの第１のセル端子と、上側電極の金属膜９に電気的に接続され、上面に露出する少なくとも１つの第２のセル端子とを備える。各第１のセル端子は、上面に露出するパッド導体１３と、パッド導体１３から下側電極の金属膜２に電気的に接続されたビア導体１０とを備える。本明細書では、パッド導体１３を第１のパッド導体ともいい、ビア導体１０を第１のビア導体ともいう。各第２のセル端子は、上面に露出するパッド導体１４と、パッド導体１４から上側電極の金属膜９に電気的に接続されたビア導体１１とを備える。本明細書では、パッド導体１４を第２のパッド導体ともいい、ビア導体１１を第２のビア導体ともいう。ビア導体１０及び１１の周りにはバリアメタル２１が形成され、パッド導体１３及び１４の下面にはバリアメタル２２が形成される。
図３は、図２のキャパシタ装置の等価回路を示す回路図である。導体膜４、６は絶縁膜５を介して互いに容量的に結合する。導体膜４は、金属膜２及びビア導体１０を介してパッド導体１３に電気的に接続される。導体膜６は、ドープトシリコン８、金属膜９、及びビア導体１１を介してパッド導体１４に電気的に接続される。これにより、キャパシタ装置はキャパシタとして機能する。
次に、図４〜図１３を参照して、図１のキャパシタ装置の製造工程について説明する。
図４は、図１のキャパシタ装置の製造工程における第１の状態を示す断面図である。図４は、シリコン基板１６の上に酸化膜１及び金属膜２を形成し、レジストマスク（図示せず）でパターニングした状態を示す。シリコン基板１６の上に酸化膜１及び金属膜２を形成するために、従来技術の方法を使用可能である。例えば、酸化膜１を形成するために、後述する裏面研磨の際の機械的強度に耐え得る材料として、膜密度の高い熱酸化膜を使用してもよい。
図５は、図１のキャパシタ装置の製造工程における第２の状態を示す断面図である。図５は、酸化膜１及び金属膜２を形成した後、窒化膜３、もう１つの酸化膜１Ａ、及び窒化膜７を形成した状態を示す。窒化膜３、もう１つの酸化膜１Ａ、及び窒化膜７を形成するために、従来技術の方法を使用可能である。窒化膜７は、後の工程においてクラウン型スタックキャパシタの電極が倒れることを防止するために形成される。
図６は、図１のキャパシタ装置の製造工程における第３の状態を示す断面図である。図６は、窒化膜７、酸化膜１Ａ、及び窒化膜３をパターニング及びエッチングして、スタックキャパシタのための開口部１７を形成した状態を示す。窒化膜７、酸化膜１Ａ、及び窒化膜３をパターニング及びエッチングするために、従来技術の方法を使用可能である。
図７は、図１のキャパシタ装置の製造工程における第４の状態を示す断面図である。図７は、導体膜４を形成し、更に酸化膜１８を形成した状態を示す。導体膜４及び酸化膜１８を形成するために、従来技術の方法を使用可能である。
図８は、図１のキャパシタ装置の製造工程における第５の状態を示す断面図である。図８は、フォトレジスト１９により、クラウン型スタックキャパシタを形成するための開口部２０をパターニングした状態を示す。
図９は、図１のキャパシタ装置の製造工程における第６の状態を示す断面図である。図９は、開口部２０における酸化膜１８をエッチングした後、フォトレジスト１９を除去した状態を示す。この後、酸化膜１８をマスクとして用いて、開口部２０における導体膜４及び窒化膜７をエッチングする（図示せず）。このとき、マスクとなった酸化膜１８及び導体膜４もまた、自己整合的に除去され、残った導体膜４の部分により、クラウン形状の構造物が形成される。もし、エッチングの後でマスクとなった導体膜４が残った場合でも、導体膜４のみに追加のエッチングを行って除去することができる。
図１０は、図１のキャパシタ装置の製造工程における第７の状態を示す断面図である。図１０は、図９の開口部２０の位置に形成された開口から、ウェットプロセスにより導体膜４の側壁及び窒化膜７の直下に残った酸化膜１Ａを除去した状態を示す。これにより、酸化膜１の上に、積層された複数の導体膜として金属膜２及び導体膜４を含む下側電極が形成される。
図１１は、図１のキャパシタ装置の製造工程における第８の状態を示す断面図である。図１１は、導体膜４の上に絶縁膜５を形成し、絶縁膜５の上に順に導体膜６、ドープトシリコン８、及び金属膜９を形成し、その後、絶縁膜５、ドープトシリコン８、及び金属膜９をエッチングによりパターニングした状態を示す。絶縁膜５、ドープトシリコン８、及び金属膜９をエッチングによりパターニングするために、従来技術の方法を使用可能である。これにより、下側電極の上に絶縁膜５が形成され、絶縁膜５の上に、積層された複数の導体膜として導体膜６、ドープトシリコン８、及び金属膜９を含む上側電極が形成される。
図１２は、図１のキャパシタ装置の製造工程における第９の状態を示す断面図である。図１２は、窒化膜３及び上側電極の金属膜９の上に層間酸化膜１２を形成して平坦化した状態を示す。層間酸化膜１２を形成して平坦化するために、従来技術の方法を使用可能である。平坦化は、化学機械研磨技術を用いて行ってもよく、パターニング及びエッチングにより凸部の酸化膜のみを除去することによって行ってもよく、これらを組み合わせてもよい。
図１３は、図１のキャパシタ装置の製造工程における第１０の状態を示す断面図である。図１３は、層間酸化膜１２を貫通するビア導体１０及び１１を形成し、層間酸化膜１２の上にパッド導体１３及び１４を形成し、更に、層間酸化膜１２の上にパッシベーション膜１５を形成した状態を示す。パッシベーション膜１５において、パッド導体１３及び１４の部分にのみ開口が形成される。ビア導体１０及び１１を形成するために、従来技術の方法を使用可能である。ビア導体１０及びパッド導体１３は、下側電極の金属膜２に電気的に接続され、上面に露出する少なくとも１つの第１のセル端子を形成する。ビア導体１１及びパッド導体１４は、上側電極の金属膜９に電気的に接続され、上面に露出する少なくとも１つの第２のセル端子を形成する。ビア導体１０及び１１の周りにはバリアメタル２１が形成され、パッド導体１３及び１４の下面にはバリアメタル２２が形成される。
その後、裏面研磨によりシリコン基板１６を除去することにより、図２のキャパシタ装置が完成する。
第１の実施形態に係るキャパシタ装置は、キャパシタセル３０の部分においてシリコン基板を用いないので、裏面研磨によりシリコン基板１６を除去しても、キャパシタ装置は正常に動作する。シリコン基板１６を除去することにより、キャパシタ装置の厚さを従来よりも削減することができる。第１の実施形態に係るキャパシタ装置の合計の厚さは、ＭＩＭのクラウン型スタックキャパシタとして構成した場合、４〜５μｍ程度に薄膜化できる。
また、スタックキャパシタの構造として、従来技術による凹型（Ｃｏｎｃａｖｅ型）スタックＭＩＭキャパシタを採用してもよい。
ＭＩＭキャパシタの利点としては、絶縁膜の高い誘電率の効果で、キャパシタ装置の厚さを増大することなく、所望の容量を確保できる点がある。
例えば汎用のＤＲＡＭなどの半導体プロセス技術を用いてＭＩＭキャパシタを形成することにより高密度、薄型化、及び低コストを実現することができる。汎用のＤＲＡＭの半導体プロセス技術では、トレンチキャパシタのようにシリコン基板の表面より下に形成された構造物を利用することなく、キャパシタを形成することができ、キャパシタ装置自体の薄型化に非常に適している。さらに、汎用のＤＲＡＭの半導体プロセス技術の流用により、プロセス開発コストを低減することができる。
第２の実施形態．
図１４は、第２の実施形態に係るキャパシタ装置の構成を示す斜視図である。図１４のキャパシタ装置は、第１の実施形態に係るキャパシタ装置のキャパシタセル３０とそれぞれ同様に構成され、半導体基板の下面及び上面に対して垂直な方向に積層された複数のキャパシタセル３０−１及び３０−２を備える。パッド導体１３を含む少なくとも１つの第１のセル端子は、キャパシタセル３０−１における金属膜２−１を含む下側電極に電気的に接続され、さらに、キャパシタセル３０−２における金属膜２−２を含む下側電極に電気的に接続される。パッド導体１４を含む少なくとも１つの第２のセル端子は、キャパシタセル３０−１における金属膜９−１を含む上側電極に電気的に接続され、さらに、キャパシタセル３０−２における金属膜９−２を含む上側電極に電気的に接続される。
図１５は、図１４のキャパシタ装置のＡ２−Ａ２’線における縦断面の一部を示す図である。図１６は、図１４のキャパシタ装置のＡ３−Ａ３’線における縦断面の一部を示す図である。図１４のキャパシタ装置は、図１１においてキャパシタセル３０を形成し、図１２において層間酸化膜１２を形成して上面を平坦化した後、再度、図４〜図１２を参照して説明した工程を繰り返し、もう１つのキャパシタセル３０を形成することによって得られる。これにより、半導体基板の下面及び上面に対して垂直な方向に積層された複数のキャパシタセル３０−１及び３０−２が形成される。２つ目のキャパシタセル３０を形成した後で、裏面研磨によりシリコン基板１６を除去する。次いで、ビア導体１０は、キャパシタセル３０−１における下側電極の金属膜２−１に電気的に接続され、さらに、キャパシタセル３０−２における下側電極の金属膜２−２に電気的に接続されるように形成される。これにより、ビア導体１０及びパッド導体１３を含む第１のセル端子は、複数のキャパシタセル３０−１及び３０−２の各下側電極に接続される。ビア導体１１は、キャパシタセル３０−１における上側電極の金属膜９−１に電気的に接続され、さらに、キャパシタセル３０−２における上側電極の金属膜９−２に電気的に接続されるように形成される。これにより、ビア導体１１及びパッド導体１４を含む第２のセル端子は、複数のキャパシタセル３０−１及び３０−２の各上側電極に接続される。
図１７は、図１５及び図１６のキャパシタ装置の等価回路を示す回路図である。キャパシタセル３０−１において、導体膜４−１、６−１は絶縁膜５−１を介して互いに容量的に結合する。導体膜４−１は、金属膜２−１及びビア導体１０を介してパッド導体１３に電気的に接続される。導体膜６−１は、ドープトシリコン（図示せず）、金属膜９−１、及びビア導体１１を介してパッド導体１４に電気的に接続される。同様に、キャパシタセル３０−２において、導体膜４−２、６−２は絶縁膜５−２を介して互いに容量的に結合する。導体膜４−２は、金属膜２−２及びビア導体１０を介してパッド導体１３に電気的に接続される。導体膜６−２は、ドープトシリコン（図示せず）、金属膜９−２、及びビア導体１１を介してパッド導体１４に電気的に接続される。これにより、キャパシタセル３０−１及び３０−２は、パッド導体１３及び１４の間で互いに並列接続される。
第２の実施形態に係るキャパシタ装置では、キャパシタセル３０−１及び３０−２を積層して並列接続することにより、キャパシタセルの水平方向の面積を増加させることなく、第１の実施形態の場合に比較して容量を２倍にすることができる。
図４〜１３の工程を繰り返して３つ以上のキャパシタセルを積層して並列接続することにより、第１の実施形態の場合に比較して容量を３倍以上にすることも可能である。その場合、ビア導体１０及び１１は、例えば、従来技術のＴＳＶ（Through Si Via）技術を用いて形成してもよい。
第２の実施形態に係るキャパシタ装置でも、第１の実施形態に係るキャパシタ装置と同様に、シリコン基板を除去することにより、キャパシタ装置の厚さを従来よりも削減することができる。第２の実施形態に係るキャパシタ装置の合計の厚さは、ＭＩＭのクラウン型スタックキャパシタとして構成した場合、６〜７μｍ程度に留まる。
第２の実施形態に係るキャパシタ装置は、第１の実施形態に係るキャパシタ装置と同様の他の利点も有する。
第３の実施形態．
図１８は、第３の実施形態に係るキャパシタ装置であって、外部端子を形成していない状態を示す上面図である。図１８のキャパシタ装置は、互いに直交する第１の方向及び第２の方向に沿って延在する辺を有する矩形の半導体基板に形成された複数のキャパシタセルＣを含む。
図１８のキャパシタ装置は、半導体基板に形成された複数の下側電極１０１、複数の上側電極１０２、複数のセル端子１０３、及び複数のセル端子１０４を備える。各下側電極１０１、各上側電極１０２、各セル端子１０３、及び各セル端子１０４は、第１の実施形態に係るキャパシタ装置の下側電極、上側電極、第１のセル端子、及び第２のセル端子にそれぞれ対応する。各下側電極１０１、各上側電極１０２、各セル端子１０３、及び各セル端子１０４は、第１の実施形態に係るキャパシタ装置と同様に、酸化膜などを含む半導体基板に形成されるが、図１８以降では、図示の簡単化のために、半導体基板を省略する。
本明細書では、図１８などのＸ方向を第１の方向ともいい、Ｙ方向を第２の方向ともいう。また、本明細書では、各下側電極１０１、各上側電極１０２、各セル端子１０３、及び各セル端子１０４を、第１の電極、第２の電極、第１のセル端子、及び第２のセル端子ともいう。
複数の下側電極１０１は、半導体基板の第１の層に形成された部分（例えば、図２の金属膜２に対応する部分）を含み、Ｘ方向に第１の周期ｄ１で配置され、Ｙ方向に第２の周期ｄ２で配置される。複数の上側電極１０２は、半導体基板の第１の層とは異なる第２の層に形成された部分（例えば、図２の金属膜９に対応する部分）を含み、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置される。各上側電極１０２は、各下側電極１０１に対して、Ｘ方向に周期ｄ１の長さの半分だけずらして配置され、かつ、Ｙ方向に周期ｄ２の長さの半分だけずらして配置される。
各下側電極１０１及び各上側電極１０２は互いに部分的に対向して容量的に結合し、互いに対向して容量的に結合する各一対の下側電極１０１及び上側電極１０２はキャパシタセルＣを形成する。
複数のセル端子１０３は、半導体基板の第１及び第２の層とは異なる第３の層に形成された部分を含み、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置され、複数の下側電極１０１にそれぞれ電気的に接続される。このとき、第２の層は第１及び第３の層の間に位置する。複数のセル端子１０４は、半導体基板の第３の層に形成された部分を含み、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置され、複数の上側電極１０２にそれぞれ電気的に接続される。各セル端子１０４は、各セル端子１０３に対して、Ｘ方向に周期ｄ１の長さの半分だけずらして配置され、かつ、Ｙ方向に周期ｄ２の長さの半分だけずらして配置される。
言い換えると、キャパシタ装置は、Ｙ方向に隣接する２つの下側電極１０１と、Ｘ方向に隣接する２つの上側電極１０２とをそれぞれ含む（又は、Ｘ方向に隣接する２つの下側電極１０１と、Ｙ方向に隣接する２つの上側電極１０２とをそれぞれ含む）複数の単位セル１００を含む。各単位セル１００は、互いに対向して容量的に結合する各一対の下側電極１０１及び上側電極１０２からそれぞれ形成される４つのキャパシタセルＣを含む。複数の単位セル１００を繰り返して配置することにより、所望の行数および列数のキャパシタセルＣを形成する。
第３の実施形態に係るキャパシタ装置は、第１の実施形態に係るキャパシタ装置と同様に構成されてもよい。この場合、半導体基板は第１の面及び第２の面を有する。キャパシタ装置は、第１の面に露出する第１のシリコン酸化膜と、第２の面に露出するパッシベーション膜とを備える。各下側電極１０１は、第１のシリコン酸化膜の上に形成され、積層された複数の導体膜を含む。各上側電極１０２は、積層された複数の導体膜を含む。キャパシタ装置は、各下側電極１０１及び各上側電極１０２の間に形成された絶縁膜と、各上側電極１０２の上に形成された第２のシリコン酸化膜とをさらに備える。パッシベーション膜は第２のシリコン酸化膜の上に形成される。セル端子１０３及び１０４は第２の面に露出する。各キャパシタセルＣは、互いに対向して容量的に結合する一対の下側電極１０１及び上側電極１０２と、それらの間に形成された絶縁膜とから形成される。
各キャパシタセルＣは、クラウン型スタックキャパシタとして形成されてもよい。
各セル端子１０３及び１０４は、第１の実施形態に係るキャパシタ装置の第１及び第２のセル端子と同様に構成されてもよい。この場合、各セル端子１０３は、半導体基板の第３の層に形成された第１のパッド導体と、第１のパッド導体から複数の下側電極１０１のうちの１つに電気的に接続された第１のビア導体とを備える。同様に、各セル端子１０４は、半導体基板の第３の層に形成された第２のパッド導体と、第２のパッド導体から複数の上側電極１０２のうちの１つに電気的に接続された第２のビア導体とを備える。
図１９は、第３の実施形態に係るキャパシタ装置であって、図１８のキャパシタ装置に外部端子１０５及び１０６を形成した状態を示す上面図である。キャパシタ装置は、キャパシタ装置の外部の回路に電気的に接続するために、少なくとも２つの外部端子１０５及び１０６をさらに備える。各外部端子１０５及び１０６は、複数のセル端子１０３及び複数のセル端子１０４を含む複数のセル端子のうちの一部にそれぞれ電気的に接続される。
複数のセル端子１０３及び１０４は、Ｙ方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成するものとする。
図１９の例では、キャパシタ装置は、櫛形形状をそれぞれ有する外部端子１０５及び１０６を備える。外部端子１０５は、Ｎが整数であるとき、複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、第１の部分を互いに接続する第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１０６もまた、複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、第１の部分を互いに接続する第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１０５の各第１の部分と外部端子１０６の各第１の部分とは互いに嵌合するように形成される。外部端子１０５及び１０６のそれぞれは、複数のセル端子列のうちのＮ個毎のセル端子列が外部端子１０５及び１０６に交互に電気的に接続されるように配置される。
図１９は、Ｎ＝１である場合を示す。従って、外部端子１０５は、複数のセル端子列のうちの２個毎のセル端子列に電気的に接続され、外部端子１０６もまた、複数のセル端子列のうちの２個毎のセル端子列に電気的に接続される。外部端子１０５及び１０６のそれぞれは、複数のセル端子列が外部端子１０５及び１０６に交互に電気的に接続されるように配置される。
外部端子１０５及び１０６は、任意の電圧の電圧源に接続可能である。例えば、それらの一方が電源に接続され、他方が接地されてもよい。
外部端子１０５及び１０６は、複数のセル端子列のうちの１つに電気的に接続される部分（すなわち、外部端子１０５及び１０６の各第１の部分）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。それに変わって、外部端子１０５及び１０６は、それらの各第２の部分（Ｘ方向に延在する部分）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。
図２０は、図１８のキャパシタ装置の等価回路を示す回路図である。前述のように、各キャパシタセルＣは、互いに対向して容量的に結合する各一対の下側電極１０１及び上側電極１０２の間に形成される。図２０によれば、互いに隣接する外部端子１０５及び１０６の間に１つのキャパシタセルＣが形成される。従って、キャパシタ装置の全体では、複数のキャパシタセルＣが並列接続されている。
図２１は、図１８のキャパシタ装置に流れる電流を示す概略図である。図２１では、外部端子１０５及び１０６を省略している。例えば、外部端子１０６（従ってセル端子１０４）が電源に接続され、外部端子１０５（従ってセル端子１０３）が接地されている場合、矢印の向きに電流が流れる。等価直列インダクタンス（ＥＳＬ）を低減するためには、キャパシタ装置を通る電流が互いに打ち消しあうようにキャパシタ装置の各構成要素をレイアウトするのが効果的である。図２１に示すように、各下側電極１０１、各上側電極１０２、各セル端子１０３、及び各セル端子１０４を周期的かつ対称に配置することにより、等価直列インダクタンスを低減することができる。図１９に示すように、外部端子１０５及び１０６が複数のセル端子列のうちの１つに電気的に接続される部分に微細ピッチのバンプを形成する場合に、最もよく等価直列インダクタンスを低減する。
各下側電極１０１、各上側電極１０２、各セル端子１０３、及び各セル端子１０４をＸ方向に配置する周期ｄ１及びＹ方向に配置する周期ｄ２は、互いに等しく設定されてもよく、互いに異なるように設定されてもよい。図１８は、例えば、ｄ１＝ｄ２の場合を示す。
図２２は、第３の実施形態の変形例に係るキャパシタ装置の一部を示し、外部端子を形成していない状態を示す上面図である。図２２の例において、各上側電極１０２、各セル端子１０３、及び各セル端子１０４をＸ方向に配置する周期ｄ１’及びＹ方向に配置する周期ｄ２’は、互いに異なるように設定される。単位セル１００Ａは、Ｙ方向に隣接する２つの下側電極１０１と、Ｘ方向に隣接する２つの上側電極１０２とをそれぞれ含む。図２２のキャパシタ装置もまた、図１８のキャパシタ装置と同様に動作可能である。
第３の実施形態に係るキャパシタ装置によれば、図１９のキャパシタ装置とは異なる容量、異なる容量密度、異なる耐圧、及び／又は、端子の異なる位置及び個数などの特性を有するキャパシタ装置を製造する場合、以降の実施形態で説明するように、外部端子１０５及び１０６を形成するためのマスクのみを置き換えればよい。複数のキャパシタセルＣを形成するためには複数の高価なマスクを必要とする。第３の実施形態に係るキャパシタ装置によれば、顧客要求に応じてキャパシタ装置をカスタマイズする際、比較的安価な１つのみ（又は少数）のマスクを変更することにより、外部端子１０５及び１０６の形状を変更することができ、これにより、上述したキャパシタの特性を変更することができる。このとき、複数のキャパシタセルＣを形成するためのマスクを変更する必要はない。このように、第３の実施形態に係るキャパシタ装置によれば、従来よりも低いコストで、上述したキャパシタの特性を変更してキャパシタ装置を製造可能である。
第４の実施形態．
図２３は、第４の実施形態に係るキャパシタ装置の構成を示す上面図である。図２３のキャパシタ装置は、櫛形形状をそれぞれ有する外部端子１０５Ａ及び１０６Ａを備える。図２３は、Ｎ＝２である場合を示す。従って、外部端子１０５Ａは、Ｙ方向にそれぞれ延在し、互いに隣接する複数のセル端子列のうちの４個毎のセル端子列に電気的に接続され、外部端子１０６Ａもまた、複数のセル端子列のうちの４個毎のセル端子列に電気的に接続される。外部端子１０５Ａ及び１０６Ａのそれぞれは、複数のセル端子列のうちの２個毎のセル端子列が外部端子１０５Ａ及び１０６Ａに交互に電気的に接続されるように配置される。
図２３のキャパシタ装置は、半導体プロセス技術の都合により、外部端子１０５Ａ及び１０６Ａに接続されないセル端子１０３を含むセル端子列にそれぞれ電気的に接続される複数のフローティング端子１０７をさらに備える。各フローティング端子１０７は、他の回路には接続されない。
図２４は、図２３のキャパシタ装置の等価回路を示す回路図である。図２４によれば、互いに隣接する外部端子１０５Ａ及び１０６Ａの間に２つのキャパシタセルＣが形成される。従って、キャパシタ装置の全体では、直列接続された２つのキャパシタセルＣをそれぞれ含む複数の回路が並列接続されている。
第５の実施形態．
図２５は、第５の実施形態に係るキャパシタ装置の構成を示す上面図である。図２５のキャパシタ装置は、櫛形形状をそれぞれ有する外部端子１０５Ｂ及び１０６Ｂを備える。図２５は、Ｎ＝３である場合を示す。従って、外部端子１０５Ｂは、Ｙ方向にそれぞれ延在し、互いに隣接する複数のセル端子列のうちの６個毎のセル端子列に電気的に接続され、外部端子１０６Ｂもまた、複数のセル端子列のうちの６個毎のセル端子列に電気的に接続される。外部端子１０５Ｂ及び１０６Ｂのそれぞれは、複数のセル端子列のうちの３個毎のセル端子列が外部端子１０５Ｂ及び１０６Ｂに交互に電気的に接続されるように配置される。
図２５のキャパシタ装置は、半導体プロセス技術の都合により、外部端子１０５Ｂ及び１０６Ｂに接続されないセル端子列にそれぞれ電気的に接続される複数のフローティング端子１０７及び１０８をさらに備える。各フローティング端子１０７は、セル端子１０３を含むセル端子列に電気的に接続され、各フローティング端子１０８は、セル端子１０４を含むセル端子列に電気的に接続される。各フローティング端子１０７及び１０８は、他の回路には接続されない。
図２６は、図２５のキャパシタ装置の等価回路を示す回路図である。図２６によれば、互いに隣接する外部端子１０５Ｂ及び１０６Ｂの間に３つのキャパシタセルＣが形成される。従って、キャパシタ装置の全体では、直列接続された３つのキャパシタセルＣをそれぞれ含む複数の回路が並列接続されている。
第６の実施形態．
図２７は、第６の実施形態に係るキャパシタ装置の構成を示す上面図である。図２７のキャパシタ装置は、櫛形形状をそれぞれ有する外部端子１０５Ｃ及び１０６Ｃを備える。図２７は、Ｎ＝４である場合を示す。従って、外部端子１０５Ｃは、Ｙ方向にそれぞれ延在し、互いに隣接する複数のセル端子列のうちの８個毎のセル端子列に電気的に接続され、外部端子１０６Ｃもまた、複数のセル端子列のうちの８個毎のセル端子列に電気的に接続される。外部端子１０５Ｃ及び１０６Ｃのそれぞれは、複数のセル端子列のうちの４個毎のセル端子列が外部端子１０５Ｃ及び１０６Ｃに交互に電気的に接続されるように配置される。
図２７のキャパシタ装置は、半導体プロセス技術の都合により、外部端子１０５Ｃ及び１０６Ｃに接続されないセル端子列にそれぞれ電気的に接続される複数のフローティング端子１０７及び１０８をさらに備える。各フローティング端子１０７は、セル端子１０３を含むセル端子列に電気的に接続され、各フローティング端子１０８は、セル端子１０４を含むセル端子列に電気的に接続される。各フローティング端子１０７及び１０８は、他の回路には接続されない。
図２８は、図２７のキャパシタ装置の等価回路を示す回路図である。図２８によれば、互いに隣接する外部端子１０５Ｃ及び１０６Ｃの間に４つのキャパシタセルＣが形成される。従って、キャパシタ装置の全体では、直列接続された４つのキャパシタセルＣをそれぞれ含む複数の回路が並列接続されている。
第３〜第６の実施形態に係るキャパシタ装置と同様に、一対の外部端子は、Ｎが５以上の整数であるとき、複数のセル端子列のうちのＮ個毎のセル端子列が一対の外部端子に交互に電気的に接続されるように配置されてもよい。
第３〜第６の実施形態に係るキャパシタ装置によれば、外部端子の形状を変更することにより、直列接続されたキャパシタセルＣの個数を変化させることができる。直列接続されたキャパシタセルＣの個数は、キャパシタ装置の容量密度及び耐圧とは反比例の関係にある。顧客要求に応じて、外部端子のためのマスクのみを変更することにより、最適な容量密度及び耐圧のキャパシタ装置を安価に製造することができる。
第７の実施形態．
図２９は、第７の実施形態に係るキャパシタ装置の構成を示す上面図である。複数の外部端子１０５及び１０６は、同じ層に形成されることに限定されない。図２９のキャパシタ装置では、外部端子１０５は下側電極１０１の下方に形成され、外部端子１０６は上側電極１０２の上方に形成される。第７の実施形態に係るキャパシタ装置もまた、第３などの実施形態に係るキャパシタ装置と同様に動作可能である。
第８の実施形態．
図３０は、第８の実施形態に係るキャパシタ装置の構成を示す上面図である。複数のセル端子１０３及び１０４は、第３〜第７の実施形態のようにＹ方向にそれぞれ延在するセル端子列に代えて、Ｘ方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成してもよい。
図３０の例では、キャパシタ装置は、櫛形形状をそれぞれ有する外部端子１０５Ｄ及び１０６Ｄを備える。外部端子１０５Ｄは、Ｎが整数であるとき、複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｘ方向に延在する部分）と、第１の部分を互いに接続する第２の部分（Ｙ方向に延在する部分）とを備える。外部端子１０６Ｄもまた、複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｘ方向に延在する部分）と、第１の部分を互いに接続する第２の部分（Ｙ方向に延在する部分）とを備える。外部端子１０５Ｄの各第１の部分と外部端子１０６Ｄの各第１の部分とは互いに嵌合するように形成される。外部端子１０５Ｄ及び１０６Ｄのそれぞれは、複数のセル端子列のうちのＮ個毎のセル端子列が外部端子１０５Ｄ及び１０６Ｄに交互に電気的に接続されるように配置される。
図３０は、Ｎ＝１である場合を示す。従って、外部端子１０５Ｄは、複数のセル端子列のうちの２個毎のセル端子列に電気的に接続され、外部端子１０６Ｄもまた、複数のセル端子列のうちの２個毎のセル端子列に電気的に接続される。外部端子１０５Ｄ及び１０６Ｄのそれぞれは、複数のセル端子列が外部端子１０５Ｄ及び１０６Ｄに交互に電気的に接続されるように配置される。
外部端子１０５Ｄ及び１０６Ｄは、複数のセル端子列のうちの１つに電気的に接続される部分（すなわち、外部端子１０５Ｄ及び１０６Ｄの各第１の部分）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。それに変わって、外部端子１０５Ｄ及び１０６Ｄは、それらの各第２の部分（Ｙ方向に延在する部分）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。
第４〜第６の実施形態に係るキャパシタ装置と同様に、一対の外部端子は、Ｎが２以上の整数であるとき、複数のセル端子列のうちのＮ個毎のセル端子列が一対の外部端子に交互に電気的に接続されるように配置されてもよい。
第８の実施形態に係るキャパシタ装置によれば、顧客要求に応じて、外部端子の形状と、外部端子においてキャパシタ装置の外部の回路に電気的に接続する位置とをカスタマイズできるという効果がある。キャパシタ装置は、第８の実施形態のように形成された外部端子１０５Ｄ及び１０６Ｄを備えてもよく、これらの外部端子１０５Ｄ及び１０６Ｄは、矩形のキャパシタ装置の短辺（Ｙ方向に延在する辺）においてキャパシタ装置の外部の回路に電気的に接続されてもよい。それに代わって、キャパシタ装置は、第３〜第７の実施形態のように形成された外部端子１０５及び１０６などを備えてもよく、これらの外部端子１０５及び１０６などは、矩形のキャパシタ装置の長辺（Ｘ方向に延在する辺）においてキャパシタ装置の外部の回路に電気的に接続されてもよい。
なお、等価直列インダクタンスは、第８の実施形態のように、矩形のキャパシタ装置の短辺においてキャパシタ装置の外部の回路に電気的に接続される場合よりも、第３〜第７の実施形態のように、矩形のキャパシタ装置の長辺においてキャパシタ装置の外部の回路に電気的に接続される場合のほうが低減される。
第９の実施形態．
図３１は、第９の実施形態に係るキャパシタ装置の構成を示す上面図である。
複数のセル端子１０３及び１０４は、Ｙ方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成するものとする。
キャパシタ装置は、櫛形形状をそれぞれ有する外部端子１１１及び１１２と、フィッシュボーン形状を有する外部端子１１３とを備える。外部端子１１３は、Ｎが整数であるとき、複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、外部端子１１３の各第１の部分の中央において外部端子１１３の各第１の部分を互いに接続する第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１１１は、複数のセル端子列のうちの２Ｎ個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、外部端子１１１の各第１の部分を互いに接続する第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１１１は、外部端子１１３の第２の部分を基準として第１の側において、外部端子１１３の第１の部分に対して嵌合するように形成され。外部端子１１２は、複数のセル端子列のうちの２Ｎ個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、外部端子１１２の各第１の部分を互いに接続する第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１１２は、外部端子１１３の第２の部分を基準として第１の側の逆の第２の側において、外部端子１１３の第１の部分に対して嵌合するように形成される。外部端子１１１〜１１３のそれぞれは、複数のセル端子列のうちのＮ個毎のセル端子列が外部端子１１１及び１１２と外部端子１１３に交互に電気的に接続されるように配置される。
図３１は、Ｎ＝１である場合を示す。従って、外部端子１１３は、複数のセル端子列のうちの２個毎のセル端子列に電気的に接続される。外部端子１１１は、複数のセル端子列のうちの２個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される。外部端子１１２は、複数のセル端子列のうちの２個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される外部端子１１１〜１１３のそれぞれは、複数のセル端子列が外部端子１１１及び１１２と外部端子１１３とに交互に電気的に接続されるように配置される。
外部端子１１１及び１１２は、キャパシタ装置の長辺（Ｘ方向に延在する辺）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。外部端子１１３は、キャパシタ装置の短辺（Ｙ方向に延在する辺）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。
外部端子１１３は、例えば電源に接続され、外部端子１１１及び１１２は、例えば接地される。
第９の実施形態に係るキャパシタ装置によれば、外部端子の形状を変更したことにより、第３〜第８の実施形態の場合に比較して、等価直列インダクタンスを低減する効果がある。
第１０の実施形態．
図３２は、第１０の実施形態に係るキャパシタ装置の構成を示す上面図である。
複数のセル端子１０３及び１０４は、Ｙ方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成するものとする。
キャパシタ装置は、櫛形形状をそれぞれ有する外部端子１１１Ａ及び１１２Ａと、ミアンダ形状を有する外部端子１１３Ａとを備える。外部端子１１３Ａは、Ｎが整数であるとき、複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、外部端子１１３Ａの各第１の部分の長手方向の両端のうちのいずれかにおいて外部端子１１３Ａの各第１の部分を互いに接続する複数の第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１１１Ａは、複数のセル端子列のうちの４Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、外部端子１１１Ａの各第１の部分を互いに接続する第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１１１Ａは、外部端子１１３Ａを基準として第１の側において、外部端子１１３Ａの第１の部分に対して嵌合するように形成される。外部端子１１２Ａは、複数のセル端子列のうちの４Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分（Ｙ方向に延在する部分）と、外部端子１１２Ａの各第１の部分を互いに接続する第２の部分（Ｘ方向に延在する部分）とを備える。外部端子１１２Ａは、外部端子１１３Ａを基準として第１の側の逆の第２の側において、外部端子１１３Ａの第１の部分に対して嵌合するように形成される。外部端子１１１Ａ〜１１３Ａのそれぞれは、複数のセル端子列のうちのＮ個毎のセル端子列が外部端子１１１Ａ又は１１２Ａと外部端子１１３Ａとに交互に電気的に接続されるように配置される。
図３２は、Ｎ＝１である場合を示す。従って、外部端子１１３Ａは、複数のセル端子列のうちの２個毎のセル端子列に電気的に接続される。外部端子１１１Ａは、複数のセル端子列のうちの４個毎のセル端子列に電気的に接続される。外部端子１１２Ａは、複数のセル端子列のうちの４個毎のセル端子列に電気的に接続される。外部端子１１１Ａ〜１１３Ａのそれぞれは、複数のセル端子列が外部端子１１１Ａ又は１１２Ａと外部端子１１３Ａとに交互に電気的に接続されるように配置される。
外部端子１１１Ａ及び１１２Ａは、キャパシタ装置の長辺（Ｘ方向に延在する辺）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。外部端子１１３Ａは、キャパシタ装置の短辺（Ｙ方向に延在する辺）において、キャパシタ装置の外部の回路に電気的に接続されてもよい。
外部端子１１３Ａは、例えば電源に接続され、外部端子１１１Ａ及び１１２Ａは、例えば接地される。
第１０の実施形態に係るキャパシタ装置によれば、外部端子の形状を変更したことにより、第９の実施形態の場合と同様に、第３〜第８の実施形態の場合に比較して、等価直列インダクタンスを低減する効果がある。
第１１の実施形態．
図３３は、第１１の実施形態に係るキャパシタ装置の構成を示す上面図である。キャパシタ装置は４つ以上の外部端子を備えてもよい。
複数のセル端子１０３及び１０４は、Ｙ方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成するものとする。
キャパシタ装置は、第１及び第２の外部端子をそれぞれ含む複数組の外部端子を備える。図３３の例では、外部端子１２１及び１２５を含む組と、外部端子１２２及び１２６を含む組と、外部端子１２３及び１２６を含む組と、外部端子１２４及び１２７を含む組とが設けられる。各組の第１及び第２の外部端子のそれぞれは、複数のセル端子列のうちの少なくとも１つのセル端子列に電気的に接続される部分を備える。各組の第１及び第２の外部端子のそれぞれは、Ｎが整数であるとき、複数のセル端子列のうちのＮ個毎のセル端子列が第１及び第２の外部端子に交互に電気的に接続されるように配置される。
図３３は、Ｎ＝１である場合を示す。
外部端子１２５〜１２７は、例えば電源に接続され、外部端子１２１〜１２４は、例えば接地される。この場合、外部端子１２１〜１２７のそれぞれは、複数のセル端子列が、電源に接続された外部端子１２５〜１２７と、接地された外部端子１２１〜１２４とに交互に電気的に接続されるように配置される。また、キャパシタ装置の長辺（Ｘ方向に延在する辺）のうち、＋Ｙ側の辺において、電源に接続される外部端子１２５及び１２６と接地される外部端子１２２及び１２４とが交互に設けられる。同様に、キャパシタ装置の長辺（Ｘ方向に延在する辺）のうち、−Ｙ側の辺において、電源に接続される外部端子１２６及び１２７と接地される外部端子１２１及び１２３とが交互に設けられる。
第１１の実施形態に係るキャパシタ装置によれば、外部端子の形状を変更したことにより、第９及び第１０の実施形態の場合に比較して、等価直列インダクタンスをさらに低減する効果がある。
第３〜第１１の実施形態に係るキャパシタ装置は、例えば、以下の製造工程で製造することができる。
製造方法は、半導体基板の第１の層に形成された部分を含む複数の下側電極１０１であって、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置された複数の下側電極１０１を形成するステップと、半導体基板の第１の層とは異なる第２の層に形成された部分を含む複数の上側電極１０２であって、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置された複数の上側電極１０２を形成するステップとを含む。各上側電極１０２を形成するステップは、各下側電極１０１に対して、Ｘ方向に周期ｄ１の長さの半分だけずらして配置し、かつ、Ｙ方向に周期ｄ２の長さの半分だけずらして配置することを含む。
各下側電極１０１及び各上側電極１０２は互いに部分的に対向して容量的に結合し、互いに対向して容量的に結合する各一対の下側電極１０１及び上側電極１０２はキャパシタセルＣを形成する。
製造方法は、半導体基板の第１及び第２の層とは異なる第３の層に形成された部分を含む複数のセル端子１０３であって、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置され、複数の下側電極１０１にそれぞれ電気的に接続された複数のセル端子１０３を形成するステップと、半導体基板の第３の層に形成された部分を含む複数のセル端子１０４であって、Ｘ方向に周期ｄ１で配置され、Ｙ方向に周期ｄ２で配置され、複数の上側電極１０２にそれぞれ電気的に接続された複数のセル端子１０４を形成するステップとをさらに含む。第２の層は第１及び第３の層の間に位置する。各セル端子１０４を形成するステップは、各セル端子１０３に対して、Ｘ方向に周期ｄ１の長さの半分だけずらして配置し、かつ、Ｙ方向に周期ｄ２の長さの半分だけずらして配置することを含む。
製造方法は、複数のセル端子１０３及び複数のセル端子１０４を含む複数のセル端子のうちの一部にそれぞれ電気的に接続される少なくとも２つの外部端子を形成するステップをさらに含む。
図３４及び図３５は、第３〜第１１の実施形態に係るキャパシタ装置の製造方法を説明するための概略図である。
現状、デカップルキャパシタには、ＭＬＣＣ（multilayer ceramic capacitor）と呼ばれるタイプのキャパシタ装置が一般的に使用されている。このようなキャパシタ装置の多くは、直方体の外形形状を有し、第３〜第１１の実施形態で説明したような形状を有する外部端子であって、第３〜第１１の実施形態で説明したように外部の回路に接続される外部端子を備える。キャパシタ装置の実装時にＭＬＣＣと互換性を持たせ、顧客要求に応えるために１つのマスクのみを変更することにより、さまざまな構成をとることができる。
ＭＬＣＣのキャパシタ装置は、いろいろなサイズのものが用意されている。キャパシタ装置を製造する際、最も小さいサイズのチップをシリコンウェハから切り出すことができるように、スクライブライン及びガードリングを配置する。本発明の第３〜第１１の実施形態に係るキャパシタ装置では、以下に説明するように、３つのみのマスクを変更することによりキャパシタ装置のサイズを変更することができる。その後、スクライブライン及びガードリングをとりはずすことで、各キャパシタ装置のチップをメタル配線で接続することが可能となる。このため、キャパシタ装置のサイズをスケーラブルに変更することができる。
図３４を参照すると、キャパシタ装置の製造工程において、半導体基板の上に、スクライブライン及びガードリングとして使用する金属配線２１１が形成されている。キャパシタ装置の領域２０１は、例えば、０５０２５サイズ（５００×２５０μｍ）を有する。領域２０１よりも大きなサイズのキャパシタ装置を製造する場合、図３５に示すように、半導体基板の上に金属配線２１２を形成する。これにより、例えば、１００５サイズ（１０００×５００μｍ）を有するキャパシタ装置の領域２０２を得ることができる。
製造方法は、外部端子をキャパシタ装置の外部の回路に電気的に接続する所望の位置と、キャパシタ装置の所望の容量及び所望の耐圧と、キャパシタ装置のサイズとに応じて、以下のステップを実行する。すなわち、製造方法は、スクライブライン及びガードリングとして使用する金属配線を形成するための第１のマスクを選択するステップと、外部端子を形成するための第２のマスクを選択するステップと、複数のセル端子のうち、金属配線及び外部端子を互いに接続するセル端子を形成するための第３のマスクを選択するステップとをさらに含む。
第３〜第１１の実施形態に係るキャパシタ装置によれば、少数のマスクのみを変更すればよいので、キャパシタ装置の設計変更を低コストで実施することができる。
図１８のキャパシタ装置を複数の用途に使用することを予定している場合、キャパシタ装置のキャパシタセルＣの行数及び／又は列数は、各用途に必要な直列接続されるキャパシタセルの個数の最小公倍数又は倍数に設定される。
本発明の各実施形態に係るキャパシタ装置は、例えば、オンパッケージのデカップリングキャパシタとして有用である。半導体デバイスにおいて、電源電圧の低下による電圧許容度の範囲の減少、消費電流の増大による大きな電源ノイズ又は接地ノイズの発生、動作周波数の増大によるＥＭＩ耐性の低下、などの問題があるが、このような問題を低減するためにデカップリングキャパシタを使用することが効果的である。本発明の各実施形態に係るキャパシタ装置を用いることにより、上記の問題を低減した半導体デバイスを提供することができる。
１，１Ａ…酸化膜、
２，２−１，２−２…金属膜、
３…窒化膜、
４，４−１，４−２…導体膜、
５，５−１，５−２…絶縁膜、
６，６−１，６−２…導体膜、
７…窒化膜、
８…ドープトシリコン、
９，９−１，９−２…金属膜、
１０…ビア導体、
１１…ビア導体、
１２…層間酸化膜、
１３…パッド導体、
１４…パッド導体、
１５…パッシベーション膜、
１６…シリコン基板、
１７…開口部、
１８…酸化膜、
１９…フォトレジスト、
２０…開口部、
２１…バリアメタル、
２２…バリアメタル、
３０，３０−１，３０−２…キャパシタセル、
１００，１００Ａ…単位セル、
１０１…下側電極、
１０２…上側電極、
１０３…セル端子、
１０４…セル端子、
１０５，１０５Ａ〜１０５Ｄ…外部端子、
１０６，１０６Ａ〜１０６Ｄ…外部端子、
１０７，１０８…フローティング端子、
１１１〜１１３，１２１〜１２７…外部端子、
２０１，２０２…キャパシタ装置の領域、
２１１，２１２…金属配線。

Claims (20)

  1. 互いに直交する第１の方向及び第２の方向に沿って延在する辺を有する矩形の半導体基板に形成された複数のキャパシタセルを含むキャパシタ装置であって、
    前記キャパシタ装置は、
    前記半導体基板の第１の層に形成された部分を含む複数の第１の電極であって、前記第１の方向に第１の周期で配置され、かつ、前記第２の方向に第２の周期で配置された複数の第１の電極と、
    前記半導体基板の第１の層とは異なる第２の層に形成された部分を含む複数の第２の電極であって、前記第１の方向に前記第１の周期で配置され、かつ、前記第２の方向に前記第２の周期で配置された複数の第２の電極とを備え、
    前記各第２の電極は、前記各第１の電極に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置され、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置され、
    前記各第１の電極及び前記各第２の電極は互いに部分的に対向して容量的に結合し、互いに対向して容量的に結合する各一対の前記第１及び第２の電極はキャパシタセルを形成し、
    前記キャパシタ装置は、
    前記半導体基板の第１及び第２の層とは異なる第３の層に形成された部分を含む複数の第１のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第１の電極にそれぞれ電気的に接続された複数の第１のセル端子と、
    前記半導体基板の第３の層に形成された部分を含む複数の第２のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第２の電極にそれぞれ電気的に接続された複数の第２のセル端子とをさらに備え、
    前記第２の層は前記第１及び第３の層の間に位置し、
    前記各第２のセル端子は、前記各第１のセル端子に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置され、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置される、
    キャパシタ装置。
  2. 前記キャパシタ装置は少なくとも２つの外部端子をさらに備え、前記各外部端子は、前記複数の第１のセル端子及び前記複数の第２のセル端子を含む複数のセル端子のうちの一部にそれぞれ電気的に接続される、
    請求項１記載のキャパシタ装置。
  3. 前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
    前記キャパシタ装置は、櫛形形状をそれぞれ有する第１及び第２の外部端子を備え、
    前記第１及び第２の外部端子のそれぞれは、Ｎが整数であるとき、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第１の部分を互いに接続する第２の部分とを備え、前記第１の外部端子の各第１の部分と前記第２の外部端子の各第１の部分とは互いに嵌合するように形成され、
    前記第１及び第２の外部端子は、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１及び第２の外部端子に交互に電気的に接続されるように配置される、
    請求項２記載のキャパシタ装置。
  4. 前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
    前記キャパシタ装置は、フィッシュボーン形状を有する第１の外部端子と、櫛形形状をそれぞれ有する第２及び第３の外部端子とを備え、
    前記第１の外部端子は、Ｎが整数であるとき、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第１の外部端子の各第１の部分の中央において前記第１の外部端子の各第１の部分を互いに接続する第２の部分とを備え、
    前記第２の外部端子は、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される複数の第１の部分と、前記第２の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第２の外部端子は、前記第１の外部端子の第２の部分を基準として第１の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
    前記第３の外部端子は、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に含まれる複数のセル端子のうちの一部に電気的に接続される複数の第１の部分と、前記第３の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第３の外部端子は、前記第１の外部端子の第２の部分を基準として前記第１の側の逆の第２の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
    前記第１〜第３の外部端子は、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１の外部端子と前記第２又は第３の外部端子とに交互に電気的に接続されるように配置される、
    請求項２記載のキャパシタ装置。
  5. 前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
    前記キャパシタ装置は、ミアンダ形状を有する第１の外部端子と、櫛形形状をそれぞれ有する第２及び第３の外部端子とを備え、
    前記第１の外部端子は、Ｎが整数であるとき、前記複数のセル端子列のうちの２Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第１の外部端子の各第１の部分の長手方向の両端のうちのいずれかにおいて前記第１の外部端子の各第１の部分を互いに接続する複数の第２の部分とを備え、
    前記第２の外部端子は、前記複数のセル端子列のうちの４Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第２の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第２の外部端子は、前記第１の外部端子を基準として第１の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
    前記第３の外部端子は、前記複数のセル端子列のうちの４Ｎ個毎のセル端子列に電気的に接続される複数の第１の部分と、前記第３の外部端子の各第１の部分を互いに接続する第２の部分とを備え、前記第３の外部端子は、前記第１の外部端子を基準として前記第１の側の逆の第２の側において、前記第１の外部端子の第１の部分に対して嵌合するように形成され、
    前記第１〜第３の外部端子は、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１の外部端子と前記第２又は第３の外部端子とに交互に電気的に接続されるように配置される、
    請求項２記載のキャパシタ装置。
  6. 前記複数のセル端子は、前記第１の方向又は前記第２の方向にそれぞれ延在し、延在方向に互いに隣接する複数のセル端子列を形成し、
    前記キャパシタ装置は、第１及び第２の外部端子をそれぞれ含む複数組の外部端子を備え、
    前記各組の第１及び第２の外部端子のそれぞれは、前記複数のセル端子列のうちの少なくとも１つのセル端子列に電気的に接続される部分を備え、
    前記各組の第１及び第２の外部端子は、Ｎが整数であるとき、前記複数のセル端子列のうちのＮ個毎のセル端子列が前記第１及び第２の外部端子に交互に電気的に接続されるように配置される、
    請求項２記載のキャパシタ装置。
  7. 前記各外部端子は、前記複数のセル端子列のうちの１つに電気的に接続される部分において、前記キャパシタ装置の外部の回路に電気的に接続される、
    請求項３〜６のうちの１つに記載のキャパシタ装置。
  8. 前記半導体基板は第１の面及び第２の面を有し、
    前記キャパシタ装置は、
    前記第１の面に露出する第１のシリコン酸化膜と、
    前記第２の面に露出するパッシベーション膜とを備え、
    前記第１の電極は、前記第１のシリコン酸化膜の上に形成され、積層された複数の導体膜を含み、
    前記第２の電極は、積層された複数の導体膜を含み、
    前記キャパシタ装置は、
    前記第１及び第２の電極の間に形成された絶縁膜と、
    前記第２の電極の上に形成された第２のシリコン酸化膜とをさらに備え、
    前記パッシベーション膜は前記第２のシリコン酸化膜の上に形成され、
    前記第１及び第２のセル端子は前記第２の面に露出し、
    前記第１の電極、前記第２の電極、及び前記絶縁膜は、前記キャパシタセルを形成する、
    請求項１〜７のうちの１つに記載のキャパシタ装置。
  9. 前記各キャパシタセルは、クラウン型スタックキャパシタとして形成される、
    請求項１〜８のうちの１つに記載のキャパシタ装置。
  10. 第１の面及び第２の面を有する半導体基板に形成された少なくとも１つのキャパシタセルを含むキャパシタ装置であって、前記キャパシタ装置は、
    前記第１の面に露出する第１のシリコン酸化膜と、
    前記第１のシリコン酸化膜の上に形成され、積層された複数の導体膜を含む第１の電極と、
    積層された複数の導体膜を含む第２の電極と、
    前記第１及び第２の電極の間に形成された絶縁膜と、
    前記第２の電極の上に形成された第２のシリコン酸化膜と、
    前記第２のシリコン酸化膜の上に形成され、前記第２の面に露出するパッシベーション膜と、
    前記第１の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第１のセル端子と、
    前記第２の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第２のセル端子とを備え、
    前記第１の電極、前記第２の電極、及び前記絶縁膜は、前記キャパシタセルを形成する、
    キャパシタ装置。
  11. 前記キャパシタセルは、クラウン型スタックキャパシタとして形成される、
    請求項１０記載のキャパシタ装置。
  12. 前記第１及び第２の電極のそれぞれは、少なくとも１つの金属膜を含む、
    請求項１０又は１１記載のキャパシタ装置。
  13. 前記絶縁膜は、Ｔａ２Ｏ５系材料、Ａｌ２Ｏ３系材料、ＨｆＯ２系材料、ＺｒＯ２系材料、及びＴｉＯ２系材料のうちの１つ以上を含む、
    請求項１０〜１２のうちの１つに記載のキャパシタ装置。
  14. 前記各第１のセル端子は、前記第２の面に露出する第１のパッド導体と、前記第１のパッド導体から前記第１の電極に電気的に接続された第１のビア導体とを備え、
    前記各第２のセル端子は、前記第２の面に露出する第２のパッド導体と、前記第２のパッド導体から前記第２の電極に電気的に接続された第２のビア導体とを備える、
    請求項１０〜１３のうちの１つに記載のキャパシタ装置。
  15. 前記キャパシタ装置は、前記半導体基板の第１及び第２の面に対して垂直な方向に積層された複数のキャパシタセルを備え、
    前記第１のセル端子は、前記複数のキャパシタセルの各第１の電極に接続され、
    前記第２のセル端子は、前記複数のキャパシタセルの各第２の電極に接続される、
    請求項１０〜１４のうちの１つに記載のキャパシタ装置。
  16. 互いに直交する第１の方向及び第２の方向に沿って延在する辺を有する矩形の半導体基板に形成された複数のキャパシタセルを含むキャパシタ装置の製造方法であって、
    前記製造方法は、
    前記半導体基板の第１の層に形成された部分を含む複数の第１の電極であって、前記第１の方向に第１の周期で配置され、かつ、前記第２の方向に第２の周期で配置された複数の第１の電極を形成するステップと、
    前記半導体基板の第１の層とは異なる第２の層に形成された部分を含む複数の第２の電極であって、前記第１の方向に前記第１の周期で配置され、かつ、前記第２の方向に前記第２の周期で配置された複数の第２の電極を形成するステップとを含み、
    前記各第２の電極を形成するステップは、前記各第１の電極に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置し、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置することを含み、
    前記各第１の電極及び前記各第２の電極は互いに部分的に対向して容量的に結合し、互いに対向して容量的に結合する各一対の前記第１及び第２の電極はキャパシタセルを形成し、
    前記製造方法は、
    前記半導体基板の第１及び第２の層とは異なる第３の層に形成された部分を含む複数の第１のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第１の電極にそれぞれ電気的に接続された複数の第１のセル端子を形成するステップと、
    前記半導体基板の第３の層に形成された部分を含む複数の第２のセル端子であって、前記第１の方向に前記第１の周期で配置され、前記第２の方向に前記第２の周期で配置され、かつ、前記複数の第２の電極にそれぞれ電気的に接続された複数の第２のセル端子を形成するステップとをさらに含み、
    前記第２の層は前記第１及び第３の層の間に位置し、
    前記各第２のセル端子を形成するステップは、前記各第１のセル端子に対して、前記第１の方向に前記第１の周期の長さの半分だけずらして配置し、かつ、前記第２の方向に前記第２の周期の長さの半分だけずらして配置することを含む、
    キャパシタ装置の製造方法。
  17. 前記製造方法は、前記複数の第１のセル端子及び前記複数の第２のセル端子を含む複数のセル端子のうちの一部にそれぞれ電気的に接続される少なくとも２つの外部端子を形成するステップをさらに含む、
    請求項１６記載のキャパシタ装置の製造方法。
  18. 前記製造方法は、前記外部端子を前記キャパシタ装置の外部の回路に電気的に接続する所望の位置と、前記キャパシタ装置の所望の容量及び所望の耐圧と、前記キャパシタ装置のサイズとに応じて、
    スクライブライン及びガードリングとして使用する金属配線を形成するための第１のマスクを選択するステップと、
    前記外部端子を形成するための第２のマスクを選択するステップと、
    前記複数のセル端子のうち、前記金属配線及び前記外部端子を互いに接続するセル端子を形成するための第３のマスクを選択するステップとをさらに含む、
    請求項１７記載のキャパシタ装置の製造方法。
  19. 第１の面及び第２の面を有する半導体基板に形成された少なくとも１つのキャパシタセルを含むキャパシタ装置の製造方法であって、
    前記製造方法は、
    シリコン基板の上に第１のシリコン酸化膜を形成するステップと、
    前記第１のシリコン酸化膜の上に、積層された複数の導体膜を含む第１の電極を形成するステップと、
    前記第１の電極の上に絶縁膜を形成するステップと、
    前記絶縁膜の上に、積層された複数の導体膜を含む第２の電極を形成するステップと、
    前記第２の電極の上に第２のシリコン酸化膜を形成するステップと、
    前記第２のシリコン酸化膜の上にパッシベーション膜を形成するステップと、
    前記第１の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第１のセル端子を形成するステップと、
    前記第２の電極に電気的に接続され、前記第２の面に露出する少なくとも１つの第２のセル端子とを形成するステップと、
    前記シリコン基板を除去するステップとを含み、
    前記第１の電極、前記第２の電極、及び前記絶縁膜は、前記キャパシタセルを形成する、
    キャパシタ装置の製造方法。
  20. 前記半導体基板の第１及び第２の面に対して垂直な方向に積層された複数のキャパシタセルを形成するステップと、
    前記第１のセル端子を、前記複数のキャパシタセルの各第１の電極に接続するステップと、
    前記第２のセル端子を、前記複数のキャパシタセルの各第２の電極に接続するステップとを含む、
    請求項１９記載のキャパシタ装置の製造方法。
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