KR101595788B1 - 커패시터 구조물 및 그 제조 방법 - Google Patents

커패시터 구조물 및 그 제조 방법 Download PDF

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Abstract

커패시터 구조물은 제1 전극, 제1 절연막, 제2 전극, 제2 절연막, 제3 전극, 제4 전극, 제1 플러그들, 제2 플러그들 및 제3 절연막을 포함한다. 제1 전극, 제1 절연막 및 제2 전극은 기판 상에 순서대로 구비된다. 제2 절연막은 제1 전극, 제1 절연막 및 제2 전극을 덮는다. 제3 전극은 제2 절연막 상에 구비되고, 평면 구조의 콤(comb) 형태를 갖는다. 제4 전극은 제2 절연막 상에 구비되고, 평면 구조의 콤 형태를 가지며 제3 전극과 이격되어 제3 전극 사이에 배치된다. 제1 플러그들은 제2 전극과 제3 전극을 전기적으로 연결하고, 제2 플러그들은 제1 전극과 제4 전극을 전기적으로 연결한다. 제3 절연막은 제3 전극과 제4 전극 사이에 구비된다.

Description

커패시터 구조물 및 그 제조 방법{Capacitor structure and method of manufacturing the capacitor structure}
본 발명은 커패시터 구조물 및 그 제조 방법에 관한 것으로, 보다 상세하게는 단위 면적당 커패시턴스를 향상시킬 수 있는 커패시터 구조물 및 그 제조 방법에 관한 것이다.
일반적으로, 커패시터는 전하를 저장하고, 반도체 소자의 동작에 필요한 전하를 공급한다. 반도체 소자가 고집적화됨에 따라 단위 셀(cell)의 크기는 작아지고, 상기 소자의 동작에 필요한 커패시턴스가 증가한다.
상기 커패시터로는 엠아이엠 커패시터(Metal Insulator Metal capacitor) 또는 엠오엠 커패시터(Metal Oxide Metal capacitor)가 주로 사용된다.
상기 엠아이엠 커패시터는 상부전극과 하부전극 사이의 유전막으로 유전율이 높은 물질을 사용하거나, 상기 유전막의 두께를 줄이거나, 상기 유전막과 상기 상부전극 및 하부전극의 접촉면을 증가시켜 단위면적당 커패시턴스를 증가시킬 수 있다. 상기 엠오엠 커패시터는 수직 방향으로 연장하며 서로 평행한 전극 구조를 이용하여 단위면적당 커패시턴스를 증가시킬 수 있다.
그러나, 상기 유전막의 유전 물질에 한계가 있고 반도체 소자의 집적도 증가로 인해 셀의 단면적이 감소함에 따라 상기와 같은 기술로는 커패시터의 단위면적당 커패시턴스를 증가시키는데 어려움이 있다.
본 발명은 단위면적당 커패시턴스를 증가시킬 수 있는 커패시터 구조물을 제공한다.
본 발명은 상기 커패시터 구조물의 제조 방법을 제공한다.
본 발명에 따른 커패시터 구조물은 기판 상에 구비되는 제1 전극과, 상기 제1 전극 상에 구비되는 제1 절연막과, 상기 제1 절연막 상에 구비되는 제2 전극과, 상기 기판 상에 구비되며, 상기 제1 전극, 상기 제1 절연막 및 상기 제2 전극을 덮는 제2 절연막과, 상기 제2 절연막 상에 구비되고, 평면 구조의 콤(comb) 형태를 갖는 제3 전극과, 상기 제2 절연막 상에 구비되고, 평면 구조의 콤 형태를 가지며 상기 제3 전극과 이격되어 상기 제3 전극 사이에 배치되는 제4 전극과, 상기 제2 절연막을 관통하여 구비되며, 상기 제2 전극과 상기 제3 전극을 전기적으로 연결하는 제1 플러그들과, 상기 제2 절연막을 관통하여 구비되며, 상기 제1 전극과 상기 제4 전극을 전기적으로 연결하는 제2 플러그들 및 상기 제3 전극과 상기 제4 전극 사이에 구비되는 제3 절연막을 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제4 전극은 상기 제2 전극과 대응하 는 제2 절연막 상에 배치될 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제3 전극 및 상기 제4 전극은 각각 2층 이상으로 적층되는 금속 배선 및 상기 금속 배선을 연결하는 비아를 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 커패시터 구조물은 상기 기판 상에 구비되고, 평면 구조의 콤(comb) 형태를 갖는 제5 전극과, 상기 기판 상에 구비되고, 평면 구조의 콤 형태를 가지며 상기 제5 전극과 이격되어 상기 제5 전극 사이에 배치되는 제6 전극과, 상기 제5 전극과 상기 제6 전극 사이에 구비되는 제4 절연막과, 상기 제5 전극, 상기 제6 전극 및 상기 제4 절연막과 상기 제1 전극 사이에 구비되는 제5 절연막과, 상기 제5 절연막을 관통하여 구비되며, 상기 제5 전극과 상기 제1 전극을 전기적으로 연결하는 제3 플러그들 및 상기 제5 절연막을 관통하여 구비되며, 상기 제6 전극과 상기 제2 전극을 전기적으로 연결하는 제4 플러그들을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제1 전극은 상기 제6 전극과 대응하는 상기 제5 절연막 상에 배치될 수 있다.
본 발명의 일 실시예들에 따르면, 상기 커패시터 구조물은 상기 기판 상에 구비되는 제5 전극과, 상기 제5 전극과 상기 제1 전극 사이에 구비되는 제4 절연막과, 상기 제2 절연막 상에 구비되고, 평면 구조의 콤 형태를 가지며 상기 제4 전극과 이격되어 상기 제4 전극 사이에 배치되는 제6 전극 및 상기 제4 절연막 및 상기 제2 절연막을 관통하여 구비되며, 상기 제5 전극과 상기 제6 전극을 전기적으로 연 결하는 제3 플러그들을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제4 전극은 상기 제2 전극과 대응하는 상기 제2 절연막 상에 배치되며, 상기 제6 전극은 상기 제1 전극과 대응하는 상기 제2 절연막 상에 배치될 수 있다.
본 발명의 일 실시예들에 따르면, 상기 커패시터 구조물은 상기 제2 절연막을 관통하여 구비되며, 상기 제6 전극과 상기 기판의 내부 배선을 전기적으로 연결하는 제4 플러그들을 더 포함할 수 있다.
본 발명에 따른 커패시터 구조물 제조 방법은 기판 상에 제1 전극, 제1 절연막 및 제2 전극을 순차적으로 적층하는 단계와, 상기 기판 상에 상기 제1 전극, 상기 제1 절연막 및 상기 제2 전극을 덮는 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 관통하며, 상기 제2 전극과 연결되는 제1 플러그들 및 상기 제1 전극과 연결되는 제2 플러그들을 형성하는 단계와, 상기 제2 절연막 상에 상기 제1 플러그들 및 상기 제2 플러그들을 각각 노출하는 제1 개구 및 제2 개구를 갖는 제3 절연막을 형성하는 단계 및 상기 제1 개구를 채우면서 상기 제1 플러그들과 연결되는 평면 구조의 콤(comb) 형태를 갖는 제3 전극 및 상기 제2 개구를 채우면서 상기 제2 플러그들과 연결되는 평면 구조의 콤 형태를 가지며 상기 제3 전극과 이격되어 상기 제3 전극 사이에 배치되는 제4 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제4 전극은 상기 제1 전극과 대응하는 제2 절연막 상에 형성될 수 있다.
본 발명에 따른 커패시터 구조물은 수직 및 수평 방향으로 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 커패시터 구조물 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또 는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 커패시터 구조물(100)을 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 A-A' 선을 기준으로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 상기 커패시터 구조물(100)은 제1 전극(110), 제1 절연막(120), 제2 전극(130), 제2 절연막(140), 제1 플러그들(150), 제2 플러그들(160), 제3 전극(170), 제4 전극(180) 및 제3 절연막(190)을 포함한다.
상기 커패시터 구조물(100)은 반도체 기판 상에 구비된다. 상기 반도체 기판(10)은 내부에 배치된 반도체 소자들을 포함한다. 상기 반도체 소자들은 트랜지스터들, 저항체들 및 커패시터들일 수 있다. 상기 반도체 기판(10)은 활성영역을 구비할 수 있다. 상기 반도체 기판(10) 상에 하부 절연막(미도시)이 위치할 수 있다. 상기 하부 절연막은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 하부 절연막은 차례로 배치된 복수개의 막일 수 있고, 상기 반도체 기판(10) 및 하부 절연막 사이에 다른 물질막이 개재될 수도 있다. 상기 하부 절연막을 관통하는 플러그(미도시)가 제공될 수 있다. 상기 플러그는 상기 반도체 기판(10)에 접촉할 수 있다.
상기 제1 전극(110)은 반도체 기판(10) 상에 배치된다. 상기 제1 전극(110)은 평판 형태를 갖는다.
상기 제1 절연막(120)은 상기 제1 전극(110) 상에 배치된다. 상기 제1 절연막(120)은 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 고유전율 물질의 예로는 탄탈륨 산화물 또는 하프늄 산화물 등을 들 수 있다.
상기 제2 전극(130)은 상기 제1 절연막(120)에 구비된다. 상기 제2 전극(130)은 평판 형태를 갖는다.
상기 제2 플러그(160)들과 상기 제1 전극(110)의 연결을 위해 상기 제2 전극(130)은 상기 제1 전극(110)과 대응하는 상기 제1 절연막(120) 영역의 일부를 커버한다. 구체적으로, 상기 제2 전극(130)은 상기 제1 전극(110)의 일부 영역과 부분적으로 중첩될 수 있다. 상기 제2 전극(130)과 상기 제1 전극(110)은 동일한 면적을 가지거나, 상기 제2 전극(130)이 상기 제1 전극(110)보다 작은 면적을 가질 수 있다.
상기 제1 전극(110) 및 상기 제2 전극(130)은 금속 또는 금속 질화물을 포함한다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
상기 제1 전극(110), 상기 제1 절연막(120) 및 상기 제2 전극(130)이 제1 커패시터를 형성한다.
상기 제2 절연막(140)은 상기 기판(10) 상에 구비되며, 상기 제1 전극(110), 상기 제1 절연막(120) 및 상기 제2 전극(130)을 덮는다. 상기 제2 절연막(140)은 실리콘 산화물, 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 제2 절연막(140)은 상기 제1 절연막(120)과 동일한 물질을 포함할 수 있지만, 상기 제1 절연막(120)과 상이한 물질을 포함할 수 있다.
상기 제3 전극(170)은 상기 제2 절연막(140) 상에 구비되고, 콤(comb) 형태를 갖는다.
예를 들면, 상기 제3 전극(170)은 상기 제1 전극(110)과 중첩되는 제1 금속 배선(172)과 상기 제2 전극(103)과 중첩되는 다수의 제2 금속 배선(174)들을 포함한다.
상기 제1 금속 배선(172)은 제1 수평 방향으로 연장하는 바(bar) 형태를 갖는다. 상기 제1 금속 배선(172)은 상기 제2 절연막(140)의 일측에 배치된다. 일 예로, 도 1과 같이 상기 제1 금속 배선(172)은 상기 제2 전극(120)과 중첩되지 않는 상기 제1 전극(110) 영역과 대응하는 상기 제2 절연막(140) 상에 배치될 수 있다. 따라서, 상기 제1 금속 배선(172)은 상기 제2 절연막(140)을 사이에 두고 상기 제1 전극(110)과 중첩하도록 배치되어 상기 제1 전극(110)과 함께 커패시터를 형성할 수 있다. 다른 예로, 상기 제1 금속 배선(172)은 상기 제2 전극(130)의 영역과 대응하는 상기 제2 절연막(140) 상에 배치될 수도 있다.
상기 제2 금속 배선(174)들은 바 형태를 가지며, 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 연장한다. 상기 제2 금속 배선(174)들은 상기 제2 전극(130)의 영역과 대응하는 상기 제2 절연막(140) 상에 배치될 수 있다. 상기 제2 금속 배선(174)들은 서로 이격되며 평행하다. 상기 제2 금속 배선(174)들은 일단이 단일한 상기 제1 금속 배선(172)과 연결되어 상기 제3 전극(170)은 상기 제2 절연막(140)의 상명에서 콤(comb) 형상으로 배치된다.
상기 제4 전극(180)은 상기 제2 절연막(140) 상에 구비되고, 콤(comb) 형태를 갖는다.
예를 들면, 상기 제4 전극(180)은 상기 제1 전극(110)과 중첩되는 제3 금속 배선(182)과 상기 제2 전극(130)과 중첩되는 다수의 제4 금속 배선(184)들을 포함한다.
상기 제3 금속 배선(182)은 바(bar) 형태 또는 'ㄷ'자 형태를 갖는다. 상기 제3 금속 배선(182)이 상기 바 형태를 갖는 경우, 상기 제3 금속 배선(182)은 상기 일측과 반대되는 상기 제2 절연막(140)의 타측에 배치되며, 상기 제1 수평 방향으로 연장한다. 상기 제3 금속 배선(182)이 상기 'ㄷ'자 형태를 갖는 경우, 상기 제3 금속 배선(182)은 상기 제2 전극(130)과 중첩하지 않고 상기 제1 전극(110)에만 중첩하도록 상기 제2 절연막(140) 상에 배치된다. 본 실시예의 경우, 상기 제3 금속배선(182)은 상기 제2 전극(130)의 상단부 및 하단부로부터 이격되고 상기 제2 수평방향을 따라 연장하는 한 쌍의 수평부(182a)와 상기 수평부(182a)와 연결되고 상기 제2 전극(130)과 중첩하지 않도록 상기 제1 수평방향을 따라 연장하는 수직부(182b)를 구비한다. 상기 수평부(182a)는 상기 제1 전극(110)의 상부에서 상기 제1 전극(110)과 중첩하도록 상기 제2 절연막(140) 상에 배치되어 상기 제2 플러그(160)에 의해 상기 제1 전극(110)과 서로 연결된다.
상기 제4 금속 배선(184)들은 바 형태를 가지며, 상기 제2 수평 방향으로 연장한다. 상기 제4 금속 배선(174)들은 상기 제2 전극(130)의 영역과 대응하는 상기 제2 절연막(140) 상에 위치하여 상기 제2 전극과 중첩하게 배치된다. 상기 제4 금속 배선(184)들은 상기 제1 수평방향을 따라 서로 평행하고 상기 제2 금속 배선(174)들 사이에 각각 배치되며, 상기 제2 금속 배선(174)들과 서로 교대로 배치된다. 상기 제4 금속 배선(184)들은 일단이 상기 제3 금속 배선(182)의 수직부(182b)와 연결된다.
상기 제3 전극(170) 및 상기 제4 전극(180)은 금속 또는 금속 질화물을 포함한다.
상기 제1 플러그(150)들은 상기 제2 절연막(140)을 관통하여 구비되며, 상기 제2 전극(130)과 상기 제3 전극(170)을 전기적으로 연결한다. 구체적으로, 상기 제1 플러그(150)들은 상기 제3 전극(170)의 제2 금속 배선(174)들과 연결된다. 상기 제1 플러그(150)들은 상기 제2 금속 배선(174)들의 연장 방향인 제2 방향을 따라 배열된다.
상기 제2 플러그(160)들은 상기 제2 절연막(140) 및 상기 제1 절연막(120)을 관통하여 구비되며, 상기 제1 전극(110)과 상기 제4 전극(180)과 연결된다. 구체적으로, 상기 제2 플러그(160)들은 상기 제4 전극(180)의 제3 금속 배선(182)과 연결된다. 상기 제2 플러그(160)들은 상기 제3 금속 배선(182)의 연장 방향을 따라 배열된다.
상기 제3 절연막(190)은 상기 제2 절연막(140) 상에 구비되며, 상기 제3 전극(170)과 상기 제4 전극(180) 사이에 위치한다. 상기 제3 절연막(190)은 실리콘 산화물, 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 제3 절연막(190)은 상기 제2 절연막(140)과 동일한 물질을 포함할 수 있지만, 상기 제2 절연막(140)과 상이한 물질을 포함할 수 있다.
상기 제3 전극(170), 상기 제3 절연막(190) 및 상기 제4 전극(180)은 제2 커 패시터를 형성한다. 또한, 상기 제4 전극(180)이 상기 제2 전극(130)의 상방에 위치하므로, 상기 제2 전극(130), 상기 제2 절연막(140) 및 상기 제4 전극(180)은 제3 커패시터를 형성한다.
한편, 상기 제1 금속 배선(172)은 상기 제2 전극(130)과 중첩되지 않는 상기 제1 전극(110) 영역과 대응하는 상기 제2 절연막(140) 상에 배치될 경우, 상기 제1 전극(110), 상기 제2 절연막(140) 및 상기 제3 전극(170)은 제4 커패시터를 형성할 수 있다.
상기 커패시터 구조물(100)은 단위 면적당 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
도 3a 내지 도 3e는 도 2에 도시된 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(10)을 마련한다. 상기 반도체 기판(10)은 내부에 배치된 반도체 소자들을 포함한다. 상기 반도체 소자들은 트랜지스터들, 저항체들 및 커패시터들일 수 있다. 상기 반도체 기판(10)은 활성영역을 구비할 수 있다. 상기 반도체 기판(10) 상에 하부 절연막(미도시)이 위치할 수 있다. 상기 하부 절연막은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 하부 절연막은 차례로 배치된 복수개의 막일 수 있고, 상기 반도체 기판(10) 및 하부 절연막 사이에 다른 물질막이 개재될 수도 있다. 상기 하부 절연막을 관통하는 플러그(미도시)가 제공될 수 있다. 상기 플러그는 상기 반도체 기판(10)에 접촉할 수 있다.
상기 반도체 기판(10) 상에 제1 전극(110), 제1 절연막(120) 및 제2 전극(130)을 순차적으로 적층하여 제1 및 제2 전극(110,130)이 상기 제1 절연막(120)에 의해 전기적으로 서로 분리되도록 형성한다. 상기 제1 전극(110), 제1 절연막(120) 및 제2 전극(130)은 각각 증착 공정에 의해 형성될 수 있다.
상기 제1 전극(110), 제1 절연막(120) 및 제2 전극(130)은 각각 평판 형태를 갖는다. 상기 제2 전극(130)은 상기 제1 전극(110)과 대응하는 상기 제1 절연막(120) 영역의 일부를 커버하도록 형성하여 상기 제1 및 제2 전극(110,130)은 부분적으로 중첩되도록 형성한다. 구체적으로, 상기 제2 전극(130)은 상기 제1 전극(110)의 일부 영역과 중첩될 수 있다. 상기 제2 전극(130)과 상기 제1 전극(110)은 동일한 면적을 가지거나, 상기 제2 전극(130)이 상기 제1 전극(110)보다 작은 면적을 가질 수 있다.
도 3b를 참조하면, 상기 제1 전극(110), 상기 제1 절연막(120) 및 상기 제2 전극(130)을 덮도록 상기 기판(10) 상에 제2 절연막(140)을 형성한다.
도 3c를 참조하면, 상기 제2 절연막(140) 및 상기 제1 절연막(120)을 부분적으로 식각하여 상기 제2 전극(130) 및 상기 제1 전극(110)을 부분적으로 노출하는 다수의 비아홀들(미도시)을 형성한다.
상기 비아홀들을 채우도록 상기 제2 절연막(140) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제2 절연막(140)이 노출될 때까지 평탄화 공정을 수행하여 제1 플러그(150)들 및 제2 플러그(160)들을 형성한다. 상기 평탄화 공정의 예로는 화학적 기계적 연마, 에치백, 그라인딩 등을 들 수 있다.
상기 제1 플러그(150)들은 상기 제2 절연막(140)을 관통하여 상기 제2 전극(130)과 연결된다. 상기 제2 플러그(160)들은 상기 제2 절연막(140) 및 상기 제1 절연막(120)을 관통하여 상기 제1 전극(110)과 연결된다.
도 3d를 참조하면, 상기 제2 절연막(140) 상에 제3 절연막(190)을 형성한다.
이후, 상기 제3 절연막(190)을 부분적으로 식각하여 상기 제3 절연막(190)에 상기 제1 플러그(150)들을 노출하는 제1 개구(190a) 및 상기 제2 플러그(160)들을 노출하는 제2 개구(190b)를 형성한다.
상기 제1 개구(190a)는 상기 제1 수평방향을 따라 연장하고 상기 제2전극(130)과 중첩되지 않는 상기 제1 전극(110) 상부의 제1 절연막(120)을 부분적으로 노출하는 제1 영역과 상기 제1 영역과 연통하고 상기 제2 수평방향을 따라 연장하고 일렬로 배치되는 다수의 상기 제1 플러그(150)를 노출하는 다수의 제2 영역을 구비하는 평면 구조의 콤(comb) 형태로 형성된다. 상기 제2 개구(190b)는 상기 제2 수평방향을 따라 연장하여 일렬로 배치되는 다수의 제2 플러그(160)를 노출하고 'ㄷ'자 형상을 구비하여 상기 제2 전극(130)과 중첩하지 않도록 상기 제1 전극(110) 또는 상기 기판(10) 상부의 제1 절연막(120)을 노출하는 제3 영역과 상기 제2 영역 사이에서 상기 제2 수평방향을 따라 연장하고 상기 제3 영역과 연통하는 제4 영역을 구비하여 평면 구조의 콤 형태로 형성된다.
도 3e를 참조하면, 상기 제1 개구(190a) 및 상기 제2 개구(190b)를 채우도록 상기 제3 절연막(190) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제3 절연막(190)이 노출될 때까지 평탄화 공정을 수행하여 제3 전극(170) 및 제4 전극(180)을 형성한다.
상기 제3 전극(170)은 상기 제1 개구(190a)를 채우면서 상기 제1 플러그(150)들과 연결되는 평면 구조의 콤(comb) 형태를 갖는다. 예를 들면, 상기 제3 전극(170)은 상기 제2 전극(130)과 중첩하지 않도록 상기 제1 전극(110)의 상부에 형성되어 상기 제1 수평방향을 따라 연장하는 단일한 제1 금속 배선(172)과 상기 제1 플러그(150)들과 연결되도록 상기 제2 수평방향을 따라 연장하고 상기 제1 금속배선(172)과 접속하는 다수의 제2 금속 배선(174)들로 형성된다.
상기 제4 전극(180)은 상기 제2 개구(190b)를 채우면서 상기 제2 플러그(160)들과 연결되는 평면 구조의 콤 형태를 가지며 상기 제3 전극(170)과 이격되어 상기 제3 전극(170) 사이에 배치된다. 예를 들면, 상기 제4 전극(180)은 상기 제2 개구(190b)를 채우도록 상기 제2 수평방향을 따라 연장하고 상기 제2 전극(130)과 중첩하지 않도록 상기 제1 전극(110)의 상부를 덮는 'ㄷ'자 형상의 제3 금속 배선(182)과 상기 제2 전극(130)과 중첩하도록 상기 제2 전극(130)의 상부에서 상기 제2 수평방향을 따라 연장하고 상기 제2 금속배선(174)들의 사이에 배치되며 상기 제3 금속배선(182)과 연결되는 다수의 제4 금속 배선(184)들을 포함한다.
상기 제3 전극(170) 및 상기 제4 전극(180)에 대한 구체적인 설명은 도 1을 참조한 제3 전극(170) 및 제4 전극(180)에 대한 설명과 실질적으로 동일하다.
상기 제3 전극(170) 및 상기 제4 전극(180)을 형성함으로써 커패시터 구조물(100)을 형성한다.
상기 제1 전극(110), 제2 전극(130), 제3 전극(170) 및 제4 전극(180)은 금속 또는 금속 질화물을 포함한다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
상기 제1 절연막(120), 제2 절연막(140) 및 제3 절연막(190)은 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 고유전율 물질의 예로는 탄탈륨 산화물 또는 하프늄 산화물 등을 들 수 있다. 기 제1 절연막(120), 제2 절연막(140) 및 제3 절연막(190)은 서로 동일한 물질을 포함할 수 있지만, 서로 상이한 물질을 포함할 수 있다.
상기 제1 전극(110), 상기 제1 절연막(120) 및 상기 제2 전극(130)이 제1 커패시터를 형성한다. 상기 제3 전극(170), 상기 제3 절연막(190) 및 상기 제4 전극(180)은 제2 커패시터를 형성한다. 또한, 상기 제2 전극(130), 상기 제2 절연막(140) 및 상기 제4 전극(180)은 제3 커패시터를 형성한다.
한편, 상기 제1 금속 배선(172)은 상기 제2 전극(130)과 중첩되지 않는 상기 제1 전극(110) 영역과 대응하는 상기 제2 절연막(140) 상에 배치될 경우, 상기 제1 전극(110), 상기 제2 절연막(140) 및 상기 제3 전극(170)은 제4 커패시터를 형성할 수 있다.
따라서, 상기 커패시터 구조물(100)은 단위 면적당 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 커패시터 구조물(200)을 설명하기 위한 개략적인 단면도이다.
도 4를 참조하면, 상기 커패시터 구조물(200)은 제1 전극(210), 제1 절연막(220), 제2 전극(230), 제2 절연막(240), 제1 플러그들(250), 제2 플러그들(260), 제3 전극(270), 제4 전극(280) 및 제3 절연막(290)을 포함한다.
상기 제3 전극(270) 및 상기 제4 전극(280)이 상기 제3 절연막(290)에 각각 2층 이상으로 적층되는 금속 배선 및 상기 금속 배선을 연결하는 비아를 포함하는 것을 제외하면, 상기 커패시터 구조물(200)이 형성되는 기판(20), 제1 전극(210), 제1 절연막(220), 제2 전극(230), 제2 절연막(240), 제1 플러그들(250), 제2 플러그들(260), 제3 전극(270) 및 제4 전극(280) 및 제3 절연막(290)에 대한 설명은 상기 도 1 및 도 2를 참조한 기판(10), 제1 전극(110), 제1 절연막(120), 제2 전극(130), 제2 절연막(140), 제1 플러그들(150), 제2 플러그들(160), 제3 전극(170), 제4 전극(180) 및 제3 절연막(190)에 대한 설명과 실질적으로 동일하다.
예를 들면, 상기 제3 절연막(290)은 적층된 다섯개의 절연막들(290a, 290b, 290c, 290d, 290e)을 포함한다. 상기 제3 전극(270)은 각 절연막들(290a, 290b, 290c, 290d, 290e)에 각각 구비되며 서로 전기적으로 연결되는 제1 금속 배 선(270a), 제1 비아(270b), 제2 금속 배선(270c), 제2 비아(270d) 및 제3 금속 배선(270e)을 포함한다. 상기 제4 전극(280)은 각 절연막들(290a, 290b, 290c, 290d, 290e)에 각각 구비되며 서로 전기적으로 연결되는 제4 금속 배선(280a), 제3 비아(280b), 제5 금속 배선(280c), 제4 비아(280d) 및 제5 금속 배선(280e)을 포함한다.
상기 제3 전극(270)과 상기 제4 전극(280)의 표면적이 증가하므로, 상기 커패시터 구조물(200)의 커패시턴스를 증가시킬 수 있다.
도 5a 내지 도 5c는 도 4에 도시된 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 제1 전극(210), 제1 절연막(220), 제2 전극(230), 제2 절연막(240), 제1 플러그들(250), 제2 플러그들(260), 절연막(290a), 제1 금속 배선(270a) 및 제4 금속 배선(280a)을 제조 방법은 도 3a 내지 3c를 참조한 제1 전극(110), 제1 절연막(120), 제2 전극(130), 제2 절연막(140), 제1 플러그들(150), 제2 플러그들(160), 제3 절연막(190), 제3 전극(170) 및 제4 전극(180)의 제조 방법과 각각 실질적으로 동일하다.
도 5b를 참조하면, 상기 절연막(290a) 상에 다른 절연막(290b)을 형성하고, 상기 절연막(290b)을 부분적으로 식각하여 상기 절연막(290b)에 상기 제1 금속 배선(270a) 및 제4 금속 배선(280a)을 각각 노출하는 개구들(미도시)을 형성한다.
상기 개구들을 채우도록 상기 절연막(290b) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 절연막(290b)이 노출될 때까지 평탄화 공정을 수행하여 제1 비아(270b) 및 제3 비아(280b)를 형성한다.
이후, 상기 절연막(290b) 상에 또 다른 절연막(290c)을 형성하고, 상기 절연막(290c)을 부분적으로 식각하여 상기 절연막(290c)에 상기 제1 qlk아(270b) 및 제3 비아(280b)를 각각 노출하는 개구들(미도시)을 형성한다.
상기 개구들을 채우도록 상기 절연막(290c) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 절연막(290c)이 노출될 때까지 평탄화 공정을 수행하여 제2 금속 배선(270c) 및 제5 금속 배선(280c)을 형성한다.
도 5c를 참조하면, 도 5b와 마찬가지 방법으로 절연막(290d), 제2 비아(270d) 및 제4 비아(280d)를 형성한 후, 절연막(290e), 제3 금속 배선(270e) 및 제6 금속 배선(280e)를 형성한다.
적층된 다섯개의 절연막들(290a, 290b, 290c, 290d, 290e)은 제3 절연막(290)을 형성한다. 각 절연막들(290a, 290b, 290c, 290d, 290e)에 각각 구비되어 서로 전기적으로 연결되는 제1 금속 배선(270a), 제1 비아(270b), 제2 금속 배선(270c), 제2 비아(270d) 및 제3 금속 배선(270e)은 제3 전극(270)을 형성한다. 각 절연막들(290a, 290b, 290c, 290d, 290e)에 각각 구비되며 서로 전기적으로 연결되는 제4 금속 배선(280a), 제3 비아(280b), 제5 금속 배선(280c), 제4 비아(280d) 및 제5 금속 배선(280e)은 제4 전극(280)을 형성한다.
도 6은 본 발명의 다른 실시예에 따른 커패시터 구조물(300)을 설명하기 위 한 개략적인 단면도이다.
도 6을 참조하면, 상기 커패시터 구조물(300)은 반도체 기판(30) 상에 구비되고, 제1 전극(310), 제2 전극(315), 제1 절연막(320), 제2 절연막(325), 제1 플러그들(330), 제2 플러그들(335), 제3 전극(340), 제3 절연막(345), 제4 전극(350), 제4 절연막(355), 제3 플러그들(360), 제4 플러그들(365), 제5 전극(370), 제6 전극(375) 및 제5 절연막(380)을 포함한다.
상기 제1 전극(310) 및 상기 제2 전극(315)은 상기 반도체 기판(30) 상에 구비된다. 상기 반도체 기판(30), 제1 전극(310) 및 상기 제2 전극(315)에 대한 구체적인 설명은 도 1 및 2를 참조한 반도체 기판(10), 제3 전극(170) 및 제4 전극(180)과 실질적으로 동일하다.
상기 제1 절연막(320)은 상기 반도체 기판(30) 상에 구비되며, 상기 제1 전극(310)과 상기 제2 전극(315) 사이에 위치한다.
상기 제2 절연막(325)은 상기 제1 전극(310), 상기 제2 전극(315) 및 상기 제1 절연막(320) 상에 구비된다.
상기 제3 전극(340)은 상기 제2 절연막(320) 상에 배치된다. 상기 제3 전극(340)은 평판 형태를 갖는다. 상기 제3 전극(340)은 상기 제2 전극(315)과 대응하는 제2 절연막(320) 상에 배치된다.
상기 제3 절연막(345)은 상기 제3 전극(340)과 상기 제2 절연막(325) 상에 배치된다.
상기 제4 전극(350)은 상기 제3 절연막(345)에 구비된다. 상기 제4 전 극(350)은 평판 형태를 갖는다.
상기 제2 플러그(335)들과 상기 제4 전극(350) 및 상기 제4 플러그(365)들과 상기 제3 전극(340)의 연결을 위해 상기 제4 전극(350)과 상기 제3 전극(340)은 서로 일부분은 중접되고 나머지 부분은 중접되지 않도록 배치된다. 즉, 상기 제4 전극(350)은 상기 제3 전극(340)과 대응하는 상기 제3 절연막(345) 영역의 일부를 커버하고, 상기 제3 전극(340)은 상기 제4 전극(350)과 대응하는 상기 제3 절연막(345) 영역의 일부를 커버한다. 상기 제4 전극(350)과 상기 제3 전극(340)은 서로 동일한 면적을 가지거나, 서로 다른 면적을 가질 수 있다.
상기 제1 플러그(330)들은 상기 제2 절연막(325)을 관통하여 구비되며, 상기 제1 전극(310)과 상기 제3 전극(340)을 전기적으로 연결한다.
상기 제2 플러그(335)들은 상기 제2 절연막(325) 및 상기 제3 절연막(345)을 관통하여 구비되며, 상기 제2 전극(315)과 상기 제4 전극(350)을 전기적으로 연결한다.
상기 제4 절연막(355)은 상기 제2 절연막(325) 상에 구비되며, 상기 제3 전극(340), 상기 제3 절연막(345) 및 상기 제4 전극(350)을 덮는다.
상기 제5 전극(370) 및 상기 제6 전극(375)은 상기 제4 절연막(355) 상에 구비된다. 상기 제5 전극(370) 및 상기 제6 전극(375)에 대한 구체적인 설명은 도 1 및 2를 참조한 제3 전극(170) 및 제4 전극(180)과 실질적으로 동일하다.
상기 제3 플러그(360)들은 상기 제4 절연막(355)을 관통하여 구비되며, 상기 제4 전극(350)과 상기 제5 전극(370)을 전기적으로 연결한다.
상기 제4 플러그(365)들은 상기 제4 절연막(355) 및 상기 제3 절연막(345)을 관통하여 구비되며, 상기 제3 전극(340)과 상기 제6 전극(375)을 전기적으로 연결한다.
상기 제5 절연막(380)은 상기 제4 절연막(355) 상에 구비되며, 상기 제5 전극(370)과 상기 제6 전극(375) 사이에 위치한다.
상기 제1 전극(310), 제2 전극(315), 제1 플러그들(330), 제2 플러그들(335), 제3 전극(340), 제4 전극(350), 제3 플러그들(360), 제4 플러그들(365), 제5 전극(370) 및 제6 전극(375)은 각각 금속 또는 금속 질화물을 포함한다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
상기 제1 절연막(320), 제2 절연막(325), 제3 절연막(345), 제4 절연막(355) 및 제5 절연막(380)은 각각 실리콘 산화물, 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 고유전율 물질로는 탄탈륨 산화물 또는 하프늄 산화물 등을 들 수 있다. 상기 제1 절연막(320), 제2 절연막(325), 제3 절연막(345), 제4 절연막(355) 및 제5 절연막(380)은 서로 동일한 물질을 포함할 수 있지만, 서로 상이한 물질을 포함할 수 있다.
한편, 상기 제1 전극(310), 제2 전극(315), 제5 전극(370) 및 제6 전극(375)은 각각 2층 이상으로 적층되는 금속 배선 및 상기 금속 배선을 연결하는 비아를 포함할 수 있다.
상기 제1 전극(310), 제1 절연막(320) 및 제2 전극(315)이 제1 커패시터를 형성한다. 상기 제3 전극(340)이 상기 제2 전극(315)과 대응하는 상기 제2 절연막(325) 상에 배치되므로, 상기 제2 전극(315), 상기 제2 절연막(325) 및 상기 제3 전극(340)이 제2 커패시터를 형성한다. 상기 제3 전극(340), 제3 절연막(345) 및 제4 전극(350)이 제3 커패시터를 형성한다. 상기 제6 전극(375)이 상기 제4 전극(350)과 대응하는 상기 제4 절연막(355) 상에 배치되므로, 상기 제4 전극(350), 상기 제4 절연막(355) 및 상기 제6 전극(375)이 제4 커패시터를 형성한다. 상기 제5 전극(370), 제5 절연막(380) 및 상기 제6 전극(375)이 제5 커패시터를 형성한다.
상기 커패시터 구조물(300)은 단위 면적당 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
도 7a 내지 도 7i는 도 6에 도시된 커패시터 구조물(300)의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 반도체 기판(30) 상에 제1 절연막(320)을 형성한다. 상기 제1 절연막(320)을 부분적으로 식각하여 상기 제1 절연막(320)에 제1 개구(320a) 및 제2 개구(320b)를 형성한다.
상기 제1 개구(320a)는 평면 구조의 콤(comb) 형태를 갖는다. 상기 제2 개구(320b)는 평면 구조의 콤 형태를 가지며 상기 제1 개구(320a)와 이격되어 상기 제1 개구(320a) 사이에 배치된다.
도 7b를 참조하면, 상기 제1 개구(320a) 및 상기 제2 개구(320b)를 채우도록 상기 제1 절연막(320) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제1 절연막(320)이 노출될 때까지 평탄화 공정을 수행하여 제1 전극(310) 및 제2 전극(315)을 형성한다. 상기 평탄화 공정의 예로는 화학적 기계적 연마, 에치백, 그라인딩 등을 들 수 있다.
상기 제1 전극(310)은 상기 제1 개구(320a)를 채우며, 평면 구조의 콤(comb) 형태를 갖는다. 상기 제2 전극(315)은 상기 제2 개구(320b)를 채워 평면 구조의 콤 형태를 가지며 상기 제1 전극(310)과 이격되어 상기 제1 전극(170) 사이에 배치된다. 상기 제1 전극(310) 및 상기 제2 전극(315)의 형태는 도 1에 도시된 제3 전극(170) 및 제4 전극(180)의 형태와 실질적으로 동일하다.
도 7c를 참조하면, 상기 제1 전극(310), 상기 제2 전극(315) 및 상기 제1 절연막(320) 상에 제2 절연막(325)을 형성한다.
도 7d를 참조하면, 상기 제2 절연막(325)을 부분적으로 식각하여 상기 제1 전극(310)을 부분적으로 노출하는 다수의 비아홀들(미도시)을 형성한다.
상기 비아홀들을 채우도록 상기 제2 절연막(325) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제2 절연막(325)이 노출될 때까지 평탄화 공정을 수행하여 상기 제1 전극(310)과 연결되는 제1 플러그(330)들을 형성한다.
도 7e를 참조하면, 상기 제2 절연막(325) 상에 제3 전극(340)을 형성한다. 상기 제3 전극(340)은 평판 형태를 가지며, 상기 제1 플러그(330)들과 연결된다. 따라서, 상기 제1 플러그(330)들은 상기 제1 전극(310)과 상기 제3 전극(340)을 전 기적으로 연결한다.
상기 제3 전극(340)과 상기 제2 절연막(325) 상에 제3 절연막(345)을 형성한다.
이후, 상기 제2 절연막(325)을 부분적으로 식각하여 상기 제2 전극(315)을 부분적으로 노출하는 다수의 비아홀들(미도시)을 형성한다.
상기 비아홀들을 채우도록 상기 제3 절연막(345) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제3 절연막(345)이 노출될 때까지 평탄화 공정을 수행하여 상기 제2 전극(315)과 연결되는 제2 플러그(335)들을 형성한다.
상기 제3 절연막(345) 상에 제4 전극(350)을 형성한다. 상기 제4 전극(350)은 평판 형태를 가지며, 상기 제2 플러그(335)들과 연결된다. 따라서, 상기 제2 플러그(335)들은 상기 제2 전극(315)과 상기 제4 전극(340)을 전기적으로 연결한다.
상기 제4 전극(350)과 상기 제3 전극(340)은 서로 일부분은 중접되고 나머지 부분은 중접되지 않도록 형성될 수 있다. 즉, 상기 제4 전극(350)은 상기 제3 전극(340)과 대응하는 상기 제3 절연막(345) 영역의 일부를 커버하고, 상기 제3 전극(340)은 상기 제4 전극(350)과 대응하는 상기 제3 절연막(345) 영역의 일부를 커버한다. 상기 제4 전극(350)과 상기 제3 전극(340)은 서로 동일한 면적을 가지거나, 서로 다른 면적을 가질 수 있다.
도 7f를 참조하면, 상기 제3 전극(340), 상기 제3 절연막(345) 및 상기 제4 전극(350)을 덮도록 상기 제2 절연막(325) 상에 제4 절연막(355)을 형성한다.
도 7g를 참조하면, 상기 제4 절연막(355) 및 상기 제3 절연막(345)을 부분적 으로 식각하여 상기 제4 전극(350) 및 상기 제3 전극(340)을 부분적으로 노출하는 다수의 비아홀들(미도시)을 형성한다.
상기 비아홀들을 채우도록 상기 제4 절연막(355) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제4 절연막(355)이 노출될 때까지 평탄화 공정을 수행하여 제3 플러그(360)들 및 제4 플러그(365)들을 형성한다.
상기 제3 플러그(360)들은 상기 제4 절연막(355)을 관통하여 상기 제4 전극(350)과 연결된다. 상기 제4 플러그(365)들은 상기 제4 절연막(355) 및 상기 제3 절연막(345)을 관통하여 상기 제3 전극(340)과 연결된다.
도 7h를 참조하면, 상기 제4 절연막(355) 상에 제5 절연막(380)을 형성한다.
이후, 상기 제5 절연막(380)을 부분적으로 식각하여 상기 제5 절연막(380)에 상기 제3 플러그(360)들을 노출하는 제3 개구(380a) 및 상기 제4 플러그(365)들을 노출하는 제4 개구(380b)를 형성한다.
상기 제3 개구(380a)는 평면 구조의 콤(comb) 형태를 갖는다. 상기 제4 개구(380b)는 평면 구조의 콤 형태를 가지며 상기 제3 개구(380a)와 이격되어 상기 제3 개구(380a) 사이에 배치된다.
도 7i를 참조하면, 상기 제3 개구(380a) 및 상기 제4 개구(380b)를 채우도록 상기 제5 절연막(380) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제5 절연막(380)이 노출될 때까지 평탄화 공정을 수행하여 제5 전극(370) 및 제6 전극(375)을 형성한다.
상기 제5 전극(370)은 상기 제3 개구(380a)를 채우면서 상기 제3 플러 그(360)들과 연결되는 평면 구조의 콤(comb) 형태를 갖는다. 상기 제6 전극(375)은 상기 제4 개구(380b)를 채우면서 상기 제4 플러그(365)들과 연결되는 평면 구조의 콤 형태를 가지며 상기 제5 전극(370)과 이격되어 상기 제5 전극(370) 사이에 배치된다. 상기 제5 전극(370) 및 상기 제6 전극(375)의 형태는 도 1을 제3 전극(170) 및 제4 전극(180)의 형태와 실질적으로 동일하다.
상기 제5 전극(370) 및 상기 제6 전극(375)을 형성함으로써 커패시터 구조물(300)을 형성한다.
상기 제1 전극(310), 제2 전극(315), 제1 플러그들(330), 제2 플러그들(335), 제3 전극(340), 제4 전극(350), 제3 플러그들(360), 제4 플러그들(365), 제5 전극(370) 및 제6 전극(375)은 각각 금속 또는 금속 질화물을 포함한다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
상기 제1 절연막(320), 제2 절연막(325), 제3 절연막(345), 제4 절연막(355) 및 제5 절연막(380)은 각각 실리콘 산화물, 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 고유전율 물질로는 탄탈륨 산화물 또는 하프늄 산화물 등을 들 수 있다. 상기 제1 절연막(320), 제2 절연막(325), 제3 절연막(345), 제4 절연막(355) 및 제5 절연막(380)은 서로 동일한 물질을 포함할 수 있지만, 서로 상이한 물질을 포함할 수 있다.
한편, 상기 제1 전극(310), 제2 전극(315), 제5 전극(370) 및 제6 전극(375)은 각각 금속 배선 및 상기 금속 배선을 연결하는 비아를 2층 이상으로 적층하여 형성할 수 있다.
상기 제1 전극(310), 제1 절연막(320) 및 제2 전극(315)이 제1 커패시터를 형성한다. 상기 제2 전극(315), 상기 제2 절연막(325) 및 상기 제3 전극(340)이 제2 커패시터를 형성한다. 상기 제3 전극(340), 제3 절연막(345) 및 제4 전극(350)이 제3 커패시터를 형성한다. 상기 제4 전극(350), 상기 제4 절연막(355) 및 상기 제6 전극(375)이 제4 커패시터를 형성한다. 상기 제5 전극(370), 제5 절연막(380) 및 상기 제6 전극(375)이 제5 커패시터를 형성한다.
상기 커패시터 구조물(300)은 단위 면적당 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 커패시터 구조물(400)을 설명하기 위한 개략적인 평면도이고, 도 9는 도 8의 B-B' 선을 기준으로 절단한 단면도이다.
도 8 및 도 9를 참조하면, 상기 커패시터 구조물(400)은 제1 전극(410), 제1 절연막(415), 제2 전극(420), 제2 절연막(425), 제3 전극(430), 제3 절연막(440), 제1 플러그(445)들, 제2 플러그(450)들, 제3 플러그(455)들, 제4 플러그(460)들, 제4 전극(465), 제5 전극(470), 제6 전극(475) 및 제4 절연막(480)을 포함한다.
상기 커패시터 구조물(400)은 반도체 기판(40) 상에 구비된다. 상기 반도체 기판(40)은 내부에 배치된 반도체 소자들을 포함한다. 상기 반도체 소자들은 트랜 지스터들, 저항체들 및 커패시터들일 수 있다. 상기 반도체 기판(40)은 활성영역을 구비할 수 있다. 상기 반도체 기판(40) 상에 하부 절연막(미도시)이 위치할 수 있다. 상기 하부 절연막은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 하부 절연막은 차례로 배치된 복수개의 막일 수 있고, 상기 반도체 기판(40) 및 하부 절연막 사이에 다른 물질막이 개재될 수도 있다. 상기 하부 절연막을 관통하는 플러그(미도시)가 제공될 수 있다. 상기 플러그는 상기 반도체 기판(40)에 접촉할 수 있다. 상기 반도체 기판(40) 상에 내부 배선(45)이 구비될 수 있다.
상기 제1 전극(410)은 반도체 기판(40) 상에 배치된다. 상기 제1 전극(410)은 평판 형태를 갖는다. 상기 제1 절연막(415)은 상기 제1 전극(410) 상에 배치된다.
상기 제2 전극(420)은 상기 제1 절연막(415) 상에 배치된다. 상기 제2 전극(420)은 평판 형태를 갖는다. 상기 제3 플러그(455)들과 상기 제1 전극(410)의 연결을 위해 상기 제2 전극(420)은 상기 제1 전극(410)과 대응하는 제1 절연막(415) 영역의 일부를 커버한다. 즉, 상기 제2 전극(420)은 상기 제1 전극(410)의 일부 영역과 중첩될 수 있다. 상기 제2 전극(420)과 상기 제1 전극(410)은 동일한 면적을 가지거나, 상기 제2 전극(420)은 상기 제1 전극(410)보다 작은 면적을 가질 수 있다.
상기 제2 절연막(425)은 상기 제2 전극(420) 상에 배치된다.
상기 제3 전극(430)은 상기 제2 절연막(425)에 구비된다. 상기 제3 전극(430)은 평판 형태를 갖는다. 상기 제2 플러그(450)들과 상기 제2 전극(420)의 연결을 위해 상기 제3 전극(430)은 상기 제2 전극(420)과 대응하는 제2 절연막(425) 영역의 일부를 커버한다. 즉, 상기 제3 전극(430)은 상기 제2 전극(420)의 일부 영역과 중첩될 수 있다. 상기 제3 전극(430)과 상기 제2 전극(420)은 동일한 면적을 가지거나, 상기 제3 전극(430)은 상기 제2 전극(420)보다 작은 면적을 가질 수 있다.
상기 제1 전극(410), 상기 제1 절연막(415) 및 상기 제2 전극(420)이 제1 커패시터를 형성하고, 상기 제2 전극(420), 상기 제2 절연막(425) 및 상기 제3 전극(430)이 제2 커패시터를 형성한다.
상기 제3 절연막(440)은 상기 기판(40) 상에 구비되며, 상기 제1 전극(410), 상기 제1 절연막(415), 상기 제2 전극(420), 상기 제2 절연막(425) 및 상기 제3 전극(430)을 덮는다.
상기 제4 전극(465), 상기 제5 전극(470) 및 상기 제6 전극(475)은 상기 제3 절연막(440) 상에 구비되고, 각각 콤(comb) 형태를 갖는다. 상기 제4 전극(465), 상기 제5 전극(470) 및 상기 제6 전극(475)은 서로 이격되며 서로 사이에 배치된다. 예를 들면, 상기 제5 전극(470)은 상기 제4 전극(465)과 이격되어 상기 제4 전극(465) 사이에 배치되고, 상기 제6 전극(475)은 상기 제5 전극(470)과 이격되어 상기 제5 전극(470) 사이에 배치될 수 있다.
상기 제4 전극(465)은 상기 제3 전극(430)의 영역과 대응하는 제3 절연막(440) 상에 배치되며, 도 8과 같이 상기 제3 전극(430)과 중첩되지 않는 상기 제2 전극(420) 영역과 대응하는 상기 제3 절연막(440)까지 연장할 수 있다. 상기 제5 전극(470)은 상기 제3 전극(430) 및 상기 제2 전극(420)의 영역과 대응하는 제3 절연막(440) 상에 배치되며, 도 8과 같이 상기 제2 전극(420)과 중첩되지 않는 상기 제1 전극(410) 영역과 대응하는 상기 제3 절연막(440)까지 연장할 수 있다. 상기 제6 전극(475)은 상기 제2 전극(420) 및 상기 제3 전극(430)의 영역과 대응하는 제3 절연막(440) 상에 배치될 수 있다.
상기 제4 전극(465)은 상기 도 1 및 도 2를 참조한 제3 전극(170)과 유사한 형태를 가지며, 상기 제5 전극(470) 및 상기 제6 전극(475)은 상기 도 1 및 도 2를 참조한 제4 전극(180)과 유사한 형태를 가지므로, 상기 제4 전극(465), 상기 제5 전극(470) 및 상기 제6 전극(475)에 대한 구체적인 설명은 생략한다.
상기 제1 플러그(445)들은 상기 제3 절연막(440)을 관통하여 구비되며, 상기 제3 전극(430)과 상기 제4 전극(465)을 전기적으로 연결한다.
상기 제2 플러그(450)들은 상기 제3 절연막(440) 및 상기 제2 절연막(425)을 관통하여 구비되며, 상기 제2 전극(420)과 상기 제5 전극(470)을 전기적으로 연결한다.
상기 제3 플러그(455)들은 상기 제3 절연막(440) 및 상기 제1 절연막(415)을 관통하여 구비되며, 상기 제1 전극(410)과 상기 제6 전극(475)을 전기적으로 연결한다.
상기 제4 플러그(460)들은 상기 제3 절연막(440)을 관통하여 구비되며, 상기 제6 전극(475)과 상기 기판(40)의 내부 배선(45)을 전기적으로 연결한다.
상기 제4 절연막(480)은 상기 제3 절연막(440) 상에 구비되며, 상기 제4 전 극(465), 상기 제5 전극(470) 및 상기 제3 전극(470)의 사이에 위치한다.
상기 제1 전극(410), 제2 전극(420), 제3 전극(430), 제1 플러그(445)들, 제2 플러그(450)들, 제3 플러그(455)들, 제4 플러그(460)들, 제4 전극(465), 제5 전극(470) 및 제6 전극(475)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
상기 제1 절연막(415), 제2 절연막(425), 제3 절연막(440) 및 제4 절연막(480)은 실리콘 산화물, 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 고유전율 물질로는 탄탈륨 산화물 또는 하프늄 산화물 등을 들 수 있다. 상기 제1 절연막(415), 제2 절연막(425), 제3 절연막(440) 및 제4 절연막(480)은 서로 동일한 물질을 포함할 수 있지만, 서로 상이한 물질을 포함할 수 있다.
상기 제4 전극(465), 상기 제4 절연막(480) 및 상기 제5 전극(470)은 제3 커패시터를 형성하고, 상기 제5 전극(470), 상기 제4 절연막(480) 및 상기 제6 전극(475)은 제4 커패시터를 형성한다. 또한, 상기 제5 전극(470)이 상기 제3 전극(430)의 상방에 배치되므로, 상기 제3 전극(430), 상기 제3 절연막(440) 및 상기 제5 전극(470)은 제5 커패시터를 형성하고, 상기 제6 전극(475)이 상기 제2 전극(420)의 상방에 배치되므로, 상기 제2 전극(420), 상기 제3 절연막(440) 및 상기 제6 전극(475)은 제6 커패시터를 형성한다.
한편, 상기 제4 전극(465)이 상기 제3 전극(430)과 중첩되지 않는 상기 제2 전극(420) 영역과 대응하는 상기 제3 절연막(440)까지 연장하는 경우, 상기 제2 전극(420), 상기 제3 절연막(440) 및 상기 제4 전극(465)이 제7 커패시터를 형성할 수 있다. 또한, 상기 제5 전극(470)이 상기 제2 전극(420)과 중첩되지 않는 상기 제1 전극(410) 영역과 대응하는 상기 제3 절연막(440)까지 연장하는 경우, 상기 제1 전극(410), 상기 제3 절연막(440) 및 상기 제5 전극(470)이 제8 커패시터를 형성할 수 있다.
상기 커패시터 구조물(400)은 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
도 10a 내지 도 10e는 도 9에 도시된 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 내부 배선(45)을 갖는 반도체 기판(40) 상에 제1 전극(410), 제1 절연막(415), 제2 전극(420), 제2 절연막(425) 및 제3 전극(430)을 순차적으로 적층한다. 상기 제1 전극(410), 제1 절연막(415), 제2 전극(420), 제2 절연막(425) 및 제3 전극(430)은 각각 증착 공정에 의해 형성될 수 있다.
상기 제1 전극(410), 제2 전극(420) 및 제3 전극(430)은 각각 평판 형태를 갖는다.
상기 제3 플러그(455)들과 상기 제1 전극(410)의 연결을 위해 상기 제2 전극(420)은 상기 제1 전극(410)과 대응하는 제1 절연막(415) 영역의 일부를 커버한 다. 즉, 상기 제2 전극(420)은 상기 제1 전극(410)의 일부 영역과 중첩될 수 있다. 상기 제2 전극(420)과 상기 제1 전극(410)은 동일한 면적을 가지거나, 상기 제2 전극(420)은 상기 제1 전극(410)보다 작은 면적을 가질 수 있다.
상기 제2 플러그(450)들과 상기 제2 전극(420)의 연결을 위해 상기 제3 전극(430)은 상기 제2 전극(420)과 대응하는 제2 절연막(425) 영역의 일부를 커버한다. 즉, 상기 제3 전극(430)은 상기 제2 전극(420)의 일부 영역과 중첩될 수 있다. 상기 제3 전극(430)과 상기 제2 전극(420)은 동일한 면적을 가지거나, 상기 제3 전극(430)은 상기 제2 전극(420)보다 작은 면적을 가질 수 있다.
도 10b를 참조하면, 상기 제1 전극(410), 상기 제1 절연막(415), 상기 제2 전극(420), 상기 제2 절연막(425) 및 상기 제3 전극(430)을 덮도록 상기 기판(40) 상에 제3 절연막(440)을 형성한다.
도 10c를 참조하면, 상기 제3 절연막(440), 제2 절연막(425), 제1 절연막(415) 및 반도체 기판(40)을 부분적으로 식각하여 상기 제3 전극(430), 제2 전극(420), 제1 전극(410) 및 내부 배선(45)을 부분적으로 노출하는 다수의 비아홀들(미도시)을 형성한다. 상기 비아홀들은 동시에 형성되거나 개별적으로 형성될 수 있다.
상기 비아홀들을 채우도록 상기 제3 절연막(440) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제3 절연막(440)이 노출될 때까지 평탄화 공정을 수행하여 제1 플러그(445)들, 제2 플러그(450)들, 제3 플러그(455)들 및 제4 플러그(460)들을 형성한다. 상기 평탄화 공정의 예로는 화학적 기계적 연마, 에 치백, 그라인딩 등을 들 수 있다.
상기 제1 플러그(445)들은 상기 제3 절연막(440)을 관통하여 상기 제3 전극(430)과 연결된다. 상기 제2 플러그(450)들은 상기 제3 절연막(440) 및 제2 절연막(425)을 관통하여 상기 제2 전극(420)과 연결된다. 상기 제3 플러그(455)들은 상기 제3 절연막(440) 및 제1 절연막(415)을 관통하여 상기 제1 전극(410)과 연결된다. 상기 제4 플러그(460)들은 상기 제3 절연막(440) 및 반도체 기판(40)을 관통하여 상기 내부 배선(45)과 연결된다.
도 10d를 참조하면, 상기 제3 절연막(440) 상에 제4 절연막(480)을 형성한다.
이후, 상기 제4 절연막(480)을 부분적으로 식각하여 상기 제3 절연막(190)에 상기 제1 플러그(445)들을 노출하는 제1 개구(480a), 상기 제2 플러그(450)들을 노출하는 제2 개구(480b) 및 상기 제3 플러그(455)들과 상기 제4 플러그(460)들을 노출하는 제3 개구(480c)를 형성한다.
상기 제1 개구(480a)는 평면 구조의 콤(comb) 형태를 갖는다. 상기 제2 개구(480b)는 평면 구조의 콤 형태를 가지며 상기 제1 개구(480a)와 이격되어 상기 제1 개구(480a) 사이에 배치된다. 상기 제3 개구(480c)는 평면 구조의 콤 형태를 가지며 상기 제2 개구(480b)와 이격되어 상기 제2 개구(480b) 사이에 배치된다.
도 10e를 참조하면, 상기 제1 개구(480a), 제2 개구(480b) 및 제3 개구(480c)를 채우도록 상기 제4 절연막(480) 상에 금속 또는 금속 질화물로 이루어진 도전막을 형성한 후, 상기 제4 절연막(480)이 노출될 때까지 평탄화 공정을 수 행하여 제4 전극(465), 제5 전극(470) 및 제6 전극(475)을 형성한다.
상기 제4 전극(465)은 상기 제1 개구(480a)를 채우면서 상기 제1 플러그(445)들과 연결되는 평면 구조의 콤(comb) 형태를 갖는다.
상기 제5 전극(470)은 상기 제2 개구(480b)를 채우면서 상기 제2 플러그(450)들과 연결되는 평면 구조의 콤 형태를 가지며 상기 제4 전극(465)과 이격되어 상기 제4 전극(465) 사이에 배치된다.
상기 제6 전극(475)은 상기 제3 개구(480c)를 채우면서 상기 제3 플러그(455)들 및 상기 제4 플러그(460)들과 연결되는 평면 구조의 콤 형태를 가지며 상기 제5 전극(470)과 이격되어 상기 제5 전극(470) 사이에 배치된다.
상기 제4 전극(465), 제5 전극(470) 및 제6 전극(475)을 형성함으로써 커패시터 구조물(400)을 형성한다.
상기 제1 전극(410), 제2 전극(420), 제3 전극(430), 제1 플러그(445)들, 제2 플러그(450)들, 제3 플러그(455)들, 제4 플러그(460)들, 제4 전극(465), 제5 전극(470) 및 제6 전극(475)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.
상기 제1 절연막(415), 제2 절연막(425), 제3 절연막(440) 및 제4 절연막(480)은 실리콘 산화물, 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k material)을 포함한다. 상기 고유전율 물질로는 탄탈륨 산화물 또는 하프늄 산화물 등을 들 수 있다. 상기 제1 절연막(415), 제2 절연막(425), 제3 절연막(440) 및 제4 절연막(480)은 서로 동일한 물질을 포함할 수 있지만, 서로 상이한 물질을 포함할 수 있다.
상기 제1 전극(410), 상기 제1 절연막(415) 및 상기 제2 전극(420)이 제1 커패시터를 형성하고, 상기 제2 전극(420), 상기 제2 절연막(425) 및 상기 제3 전극(430)이 제2 커패시터를 형성한다. 상기 제4 전극(465), 상기 제4 절연막(480) 및 상기 제5 전극(470)은 제3 커패시터를 형성하고, 상기 제5 전극(470), 상기 제4 절연막(480) 및 상기 제6 전극(475)은 제4 커패시터를 형성한다. 또한, 상기 제3 전극(430), 상기 제3 절연막(440) 및 상기 제5 전극(470)은 제5 커패시터를 형성하고, 상기 제2 전극(420), 상기 제3 절연막(440) 및 상기 제6 전극(475)은 제6 커패시터를 형성한다.
따라서, 상기 커패시터 구조(400)는 단위 면적당 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 커패시터 구조물은 수직 및 수평 방향으로 커패시터를 다수 형성할 수 있으므로, 단위면적당 커패시턴스를 증가시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 커패시터 구조물을 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A-A' 선을 기준으로 절단한 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 커패시터 구조물을 설명하기 위한 개략적인 단면도이다.
도 5a 내지 도 5c는 도 4에 도시된 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 커패시터 구조물을 설명하기 위한 개략적인 단면도이다.
도 7a 내지 도 7i는 도 6에 도시된 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 커패시터 구조물을 설명하기 위한 개략적인 평면도이다.
도 9는 도 8의 B-B' 선을 기준으로 절단한 단면도이다.
도 10a 내지 도 10e는 도 9에 도시된 커패시터 구조물의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 커패시터 구조물 110 : 제1 전극
120 : 제1 절연막 130 : 제2 전극
140 : 제2 절연막 150 : 제1 플러그들
160 : 제2 플러그들 170 : 제3 전극
180 : 제4 전극 190 : 제3 절연막
10 : 반도체 기판

Claims (14)

  1. 기판 상에 구비되는 제1 전극;
    상기 제1 전극 상에 구비되는 제1 절연막;
    상기 제1 절연막 상에 구비되고 상기 제1 전극과 부분적으로 중첩되는 제2 전극;
    상기 기판 상에 구비되며, 상기 제1 전극, 상기 제1 절연막 및 상기 제2 전극을 덮는 제2 절연막;
    상기 제2 절연막 상에 제1 수평방향을 따라 연장하고 상기 제1 전극과 중첩되는 단일한 제1 배선 및 상기 제1 수평방향과 수직한 제2 수평방향을 따라 연장하고 상기 제1 배선과 연결되며 상기 제2 전극과 중첩되는 다수의 제2 배선을 구비하며, 상기 다수의 제2 배선은 상기 제2 수평방향을 따라 서로 평행하게 배치되어 상기 제2 절연막 상에서 콤(comb) 형태를 갖는 제3 전극;
    상기 제2 절연막 상에 상기 제1 전극과 중첩되는 제3 배선 및 상기 제2 수평방향을 따라 연장하고 상기 제3 배선과 연결되며 상기 제2 전극과 중첩되는 다수의 제4 배선을 구비하며, 상기 다수의 제4 배선은 상기 제1 수평방향을 따라 서로 평행하고 상기 제2 배선들의 사이에 배치되어 상기 제2 절연막 상에서 콤 형태를 갖는 제4 전극;
    상기 제2 절연막을 관통하며, 상기 제2 전극과 상기 제3 전극을 전기적으로 연결하는 제1 플러그들;
    상기 제2 절연막을 관통하며, 상기 제1 전극과 상기 제4 전극을 전기적으로 연결하는 제2 플러그들; 및
    상기 제2 절연막 상에 배치되어 상기 제3 전극과 상기 제4 전극을 전기적으로 절연하는 제3 절연막을 포함하는 것을 특징으로 하는 커패시터 구조물.
  2. 삭제
  3. 제1항에 있어서, 상기 제3 전극 및 상기 제4 전극은 각각 2층 이상으로 적층되는 금속 배선 및 상기 금속 배선을 연결하는 비아를 포함하는 것을 특징으로 하는 커패시터 구조물.
  4. 제1항에 있어서, 상기 기판 상에 구비되고, 평면 구조의 콤(comb) 형태를 갖는 제5 전극;
    상기 기판 상에 구비되고, 평면 구조의 콤 형태를 가지며 상기 제5 전극과 이격되어 상기 제5 전극 사이에 배치되는 제6 전극;
    상기 제5 전극과 상기 제6 전극 사이에 구비되는 제4 절연막;
    상기 제5 전극, 상기 제6 전극 및 상기 제4 절연막과 상기 제1 전극 사이에 구비되는 제5 절연막;
    상기 제5 절연막을 관통하여 구비되며, 상기 제5 전극과 상기 제1 전극을 전기적으로 연결하는 제3 플러그들; 및
    상기 제5 절연막을 관통하여 구비되며, 상기 제6 전극과 상기 제2 전극을 전기적으로 연결하는 제4 플러그들을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  5. 제4항에 있어서, 상기 제1 전극은 상기 제6 전극과 대응하는 상기 제5 절연막 상에 배치되는 것을 특징으로 하는 커패시터 구조물.
  6. 제1항에 있어서, 상기 기판 상에 구비되는 제5 전극;
    상기 제5 전극과 상기 제1 전극 사이에 구비되는 제4 절연막;
    상기 제2 절연막 상에 구비되고, 평면 구조의 콤 형태를 가지며 상기 제4 전극과 이격되어 상기 제4 전극 사이에 배치되는 제6 전극; 및
    상기 제4 절연막 및 상기 제2 절연막을 관통하여 구비되며, 상기 제5 전극과 상기 제6 전극을 전기적으로 연결하는 제3 플러그들을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  7. 제6항에 있어서, 상기 제4 전극은 상기 제2 전극과 대응하는 상기 제2 절연막 상에 배치되며, 상기 제6 전극은 상기 제1 전극과 대응하는 상기 제2 절연막 상에 배치되는 것을 특징으로 하는 커패시터 구조물.
  8. 제6항에 있어서, 상기 제2 절연막을 관통하여 구비되며, 상기 제6 전극과 상기 기판의 내부 배선을 전기적으로 연결하는 제4 플러그들을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  9. 기판 상에 제1 전극, 제1 절연막 및 제2 전극을 순차적으로 적층하여 부분적으로 중첩하는 상기 제1 및 제2 전극이 상기 제1 절연막에 의해 전기적으로 서로 분리하는 단계;
    상기 기판 상에 상기 제1 전극, 상기 제1 절연막 및 상기 제2 전극을 덮는 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 관통하여, 상기 제2 전극과 연결되는 다수의 제1 플러그들 및 상기 제2 절연막 및 상기 제1 절연막을 관통하여 상기 제1 전극과 연결되는 다수의 제2 플러그들을 형성하는 단계;
    상기 제2 절연막 상에 상기 제1 플러그들 및 상기 제2 플러그들을 각각 노출하는 제1 개구 및 제2 개구를 갖는 제3 절연막을 형성하는 단계; 및
    상기 제1 개구를 채우도록 제2 수평방향을 따라 연장하여 상기 제1 플러그들과 연결되는 다수의 제2 배선과 상기 제2 전극과 중첩하지 않도록 상기 제1 전극의 상부에 형성되어 상기 제2 수평방향과 수직한 제1 수평방향을 따라 연장하고 상기 다수의 제2 배선과 연결되는 단일한 제1 배선을 구비하여 콤(comb) 형태를 갖는 제3 전극 및 상기 제2 개구를 채우도록 상기 제2 수평방향을 따라 연장하고 상기 제2 전극과 중첩하지 않도록 상기 제1 전극의 상부를 덮는 'ㄷ'자 형상의 제3 배선과 상기 제2 전극과 중첩하도록 상기 제2 전극의 상부에서 상기 제2 수평방향을 따라 연장하고 상기 제2 배선들의 사이에 배치되며 상기 제3 배선과 연결되는 다수의 제4 배선을 구비하도록 콤 형태를 갖는 제4 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 구조물 제조 방법.
  10. 삭제
  11. 제1항에 있어서, 상기 제 1 및 제2 전극은 평판 형상을 갖고, 상기 제3 배선은 상기 제2 전극과 중첩되지 않는 상기 제1 전극의 상부에 배치되고 상기 제4 배선은 상기 제2 전극의 상부에 배치되는 것을 특징으로 하는 커패시터 구조물.
  12. 제11항에 있어서, 상기 제3 배선은 'ㄷ'자 형상을 구비하여 한 쌍의 수평부와 상기 수평부를 연결하는 수직부를 포함하고 상기 수평부는 상기 제1 전극의 상부에 배치되고 상기 수직부는 상기 다수의 제4 배선과 연결되는 것을 특징으로 하는 커패시터 구조물.
  13. 제12항에 있어서, 상기 제1 플러그들은 상기 제2배선을 따라 일렬로 배치되어 상기 제2 전극과 상기 제3 전극의 상기 제2 배선을 연결하고, 상기 제2 플러그들은 상기 제3 배선의 상기 수평부들을 따라 일렬로 배치되어 상기 제1 전극과 상기 제4전극의 상기 제3 배선을 연결하는 것을 특징으로 하는 커패시터 구조물.
  14. 제9항에 있어서, 상기 제 1 및 제2 전극은 평판 형상을 갖도록 형성되고, 상기 제3 배선은 상기 제2 전극과 중첩되지 않는 상기 제1 전극의 상부에 배치되는 한 쌍의 수평부와 상기 수평부를 연결하는 수직부를 갖도록 형성되고 상기 제4 배선은 상기 수직부와 연결되도록 형성되는 것을 특징으로 하는 커패시터 구조물 제조방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8570706B2 (en) * 2010-08-23 2013-10-29 Nxp B.V. Tantalum-based electrode stack
EP2458636A1 (en) * 2010-11-29 2012-05-30 Nxp B.V. Compensation Network for RF Transistor
US8649153B2 (en) * 2011-04-28 2014-02-11 International Business Machines Corporation Tapered via and MIM capacitor
US9082555B2 (en) 2011-08-22 2015-07-14 Micron Technology, Inc. Structure comprising multiple capacitors and methods for forming the structure
KR101380309B1 (ko) * 2012-05-23 2014-04-02 주식회사 동부하이텍 커패시터 및 그 형성 방법
US8623673B1 (en) * 2012-08-13 2014-01-07 International Business Machines Corporation Structure and method for detecting defects in BEOL processing
KR101936036B1 (ko) * 2013-02-08 2019-01-09 삼성전자 주식회사 커패시터 구조물
KR20150028929A (ko) * 2013-09-06 2015-03-17 매그나칩 반도체 유한회사 정전용량형 습도센서
CN105226044B (zh) 2014-05-29 2018-12-18 联华电子股份有限公司 集成电路及形成集成电路的方法
JP6466148B2 (ja) * 2014-11-19 2019-02-06 東芝メモリ株式会社 半導体記憶装置
US9881738B2 (en) * 2015-08-05 2018-01-30 Globalfoundries Inc. Capacitor structures with embedded electrodes and fabrication methods thereof
US10418181B2 (en) * 2016-04-20 2019-09-17 Eulex Components Inc Single layer capacitors
KR101792414B1 (ko) * 2016-05-19 2017-11-01 삼성전기주식회사 박막 커패시터 및 그 제조방법
US11158794B2 (en) * 2018-08-14 2021-10-26 Newport Fab, Llc High-yield tunable radio frequency (RF) filter with auxiliary capacitors and non-volatile RF switches
US10937960B2 (en) 2018-08-14 2021-03-02 Newport Fab, Llc Concurrent fabrication of and structure for capacitive terminals and ohmic terminals in a phase-change material (PCM) radio frequency (RF) switch
US10615338B2 (en) 2018-08-14 2020-04-07 Newport Fab, Llc Phase-change material (PCM) contacts with slot lower portions and contact dielectric for reducing parasitic capacitance and improving manufacturability in PCM RF switches
US11050022B2 (en) 2018-08-14 2021-06-29 Newport Fab, Llc Radio frequency (RF) switches having phase-change material (PCM) and heat management for increased manufacturability and performance
US10770389B2 (en) 2018-08-14 2020-09-08 Newport Fab, Llc Phase-change material (PCM) radio frequency (RF) switches with capacitively coupled RF terminals
US11793096B2 (en) 2018-08-14 2023-10-17 Newport Fab, Llc Discrete and monolithic phase-change material (PCM) radio frequency (RF) switches with sheet of thermally conductive and electrically insulating material
US11031689B2 (en) 2018-08-14 2021-06-08 Newport Fab, Llc Method for rapid testing of functionality of phase-change material (PCM) radio frequency (RF) switches
US11563079B2 (en) * 2020-01-08 2023-01-24 Taiwan Semiconductor Manufacturing Company Ltd. Metal insulator metal (MIM) structure and manufacturing method thereof
US11152458B2 (en) * 2020-02-07 2021-10-19 Macronix International Co., Ltd. Metal capacitor
CN113823621A (zh) * 2020-06-19 2021-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20230163063A1 (en) * 2021-11-19 2023-05-25 Intel Corporation Staircase-based metal-insulator-metal (mim) capacitors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179419A (ja) 2002-11-27 2004-06-24 Toshiba Corp 半導体装置及びその製造方法
WO2007031395A1 (en) * 2005-09-12 2007-03-22 International Business Machines Corporation Integration of a mim capacitor over a metal gate or silicide with high-k dielectric materials

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
EP1075004A4 (en) * 1999-02-17 2007-05-02 Tdk Corp CAPACITOR
JP2001284367A (ja) * 2000-03-29 2001-10-12 Nec Kansai Ltd 高周波用電界効果トランジスタ
US6690570B2 (en) * 2000-09-14 2004-02-10 California Institute Of Technology Highly efficient capacitor structures with enhanced matching properties
JP2002243689A (ja) * 2001-02-15 2002-08-28 Denso Corp 容量式湿度センサおよびその製造方法
JP4014432B2 (ja) * 2002-03-28 2007-11-28 ユーディナデバイス株式会社 インタディジタルキャパシタ及びその容量調整方法
JP2004095754A (ja) * 2002-08-30 2004-03-25 Renesas Technology Corp キャパシタ
KR101037321B1 (ko) * 2003-12-15 2011-05-27 매그나칩 반도체 유한회사 반도체 소자의 캐패시터 구조
US7259956B2 (en) * 2003-12-19 2007-08-21 Broadcom Corporation Scalable integrated circuit high density capacitors
TWI229354B (en) * 2003-12-31 2005-03-11 Via Tech Inc Capacitor pair structure for increasing the match thereof
US7335956B2 (en) 2005-02-11 2008-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor device with vertically arranged capacitor regions of various kinds
US7009832B1 (en) * 2005-03-14 2006-03-07 Broadcom Corporation High density metal-to-metal maze capacitor with optimized capacitance matching
JP2006261455A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 半導体装置およびｍｉｍキャパシタ
KR100695989B1 (ko) * 2005-06-30 2007-03-15 매그나칩 반도체 유한회사 반도체소자의 플럭스 캐패시터
KR100731078B1 (ko) 2005-12-30 2007-06-22 동부일렉트로닉스 주식회사 Ｍｏｍ 커패시터
WO2008010028A1 (en) * 2006-06-15 2008-01-24 Freescale Semiconductor, Inc. Mim capacitor integration
JP4793125B2 (ja) 2006-06-22 2011-10-12 日本電気株式会社 集積化受動素子及び集積化受動素子内蔵多層配線基板
US7879681B2 (en) * 2008-10-06 2011-02-01 Samsung Electronics Co., Ltd. Methods of fabricating three-dimensional capacitor structures having planar metal-insulator-metal and vertical capacitors therein
US7871892B2 (en) * 2009-06-07 2011-01-18 Kinsus Interconnect Technology Corp. Method for fabricating buried capacitor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179419A (ja) 2002-11-27 2004-06-24 Toshiba Corp 半導体装置及びその製造方法
WO2007031395A1 (en) * 2005-09-12 2007-03-22 International Business Machines Corporation Integration of a mim capacitor over a metal gate or silicide with high-k dielectric materials

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Publication number Publication date
US8130483B2 (en) 2012-03-06
KR20100104448A (ko) 2010-09-29
US20120151726A1 (en) 2012-06-21
US8493709B2 (en) 2013-07-23
US20100238603A1 (en) 2010-09-23

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