JP2001284367A - 高周波用電界効果トランジスタ - Google Patents
高周波用電界効果トランジスタInfo
- Publication number
- JP2001284367A JP2001284367A JP2000095251A JP2000095251A JP2001284367A JP 2001284367 A JP2001284367 A JP 2001284367A JP 2000095251 A JP2000095251 A JP 2000095251A JP 2000095251 A JP2000095251 A JP 2000095251A JP 2001284367 A JP2001284367 A JP 2001284367A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- electrode
- finger
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 238000000605 extraction Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 14
- 239000011347 resin Substances 0.000 claims description 11
- 229920005989 resin Polymers 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 19
- 239000010410 layer Substances 0.000 description 18
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 244000126211 Hericium coralloides Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 櫛歯状ドレイン電極と櫛歯状ソース電極とが
互いに噛み合った高周波用電界効果トランジスタのドレ
インーソース間の寄生容量を小さくする。 【解決手段】 活性領域にあるドレインオーミック電極
９に比較して不活性領域５まで延びるドレインフィンガ
３３ａの先端部３３ｃを後退させ、同様に活性領域にあ
るソースオーミック電極１０に比較して不活性領域５ま
で延びるソースフィンガ３４ａの先端部３４ｃを後退さ
せることにより、活性領域内でのゲートフィンガー８ａ
に対して低いＯＮ抵抗を確保しつゝ不活性領域内でのソ
ース、ドレイン間の対向面を減少して寄生容量を小さく
する。
互いに噛み合った高周波用電界効果トランジスタのドレ
インーソース間の寄生容量を小さくする。 【解決手段】 活性領域にあるドレインオーミック電極
９に比較して不活性領域５まで延びるドレインフィンガ
３３ａの先端部３３ｃを後退させ、同様に活性領域にあ
るソースオーミック電極１０に比較して不活性領域５ま
で延びるソースフィンガ３４ａの先端部３４ｃを後退さ
せることにより、活性領域内でのゲートフィンガー８ａ
に対して低いＯＮ抵抗を確保しつゝ不活性領域内でのソ
ース、ドレイン間の対向面を減少して寄生容量を小さく
する。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波用の電界効
果トランジスタ（以下ＦＥＴ）に関し、特にソース電極
とドレイン電極との間の寄生容量を小さくして高周波特
性を改善したＦＥＴに関する。
果トランジスタ（以下ＦＥＴ）に関し、特にソース電極
とドレイン電極との間の寄生容量を小さくして高周波特
性を改善したＦＥＴに関する。
【０００２】
【従来の技術】例えば携帯電話に用いられるアンテナ切
り替え回路ＩＣに用いられるスイッチ素子はＧａＡｓの
ような化合物半導体によるショットキ接合ゲート型電界
効果トランジスタ（以下ＭＥＳＦＥＴ）が多用されてい
る。このようなＭＥＳＦＥＴは使用される電波の周波数
は１〜２ＧＨｚと高いが、伝達ロスを少なくするよう求
められるので、ＯＮ抵抗の低いものが必要である。
り替え回路ＩＣに用いられるスイッチ素子はＧａＡｓの
ような化合物半導体によるショットキ接合ゲート型電界
効果トランジスタ（以下ＭＥＳＦＥＴ）が多用されてい
る。このようなＭＥＳＦＥＴは使用される電波の周波数
は１〜２ＧＨｚと高いが、伝達ロスを少なくするよう求
められるので、ＯＮ抵抗の低いものが必要である。
【０００３】そのような用途のＭＥＳＦＥＴの従来例を
簡単な製法の説明を伴って説明する。図３（Ａ）はその
要部平面図、図３（Ｂ）はそのＡ−Ａ線の部分を示す要
部断面図である。半絶縁性ＧａＡｓ基板１上に高純度Ｇ
ａＡｓバッファー層（図示せず）、Ｎ型ＧａＡｓのチャ
ンネル層２及びＮ＋型ＧａＡｓのコンタクト層３を順次
エピタキシャル形成した半導体基板４を準備し、所定寸
法の矩形なマスク（図示せず）を用いてイオン注入する
ことにより、マスクされていない部分のチャンネル層２
及びコンタクト層３を半絶縁性化し不活性領域５とし、
マスクされていた部分を不活性領域５で取り巻かれて孤
立した活性領域６とする。その表面にコンタクト層３を
貫通してチャンネル層２の表面を一部除去するリセス７
を設け、そのなかにチャンネル層２に接してゲート電極
８を設ける。ゲート電極８は図３（Ａ）に示すように活
性領域６を横切るゲートフィンガ８ａを互いに平行に複
数有する。ゲートフィンガ８ａの長さは位相ずれが顕著
とならない長さに抑さえねばならず高周波用の場合には
非常に短い寸法に制限される。従って活性領域６の幅も
小さい寸法に制限される。そこで、ゲートフィンガ８ａ
を多数（複数）として合計のゲート幅を確保して低いＯ
Ｎ抵抗を得ようとするものである。そして、ゲート電極
８はこれらのゲートフィンガ８ａの片側を不活性領域５
上において接続するゲート電極幹部８ｂを有している。
簡単な製法の説明を伴って説明する。図３（Ａ）はその
要部平面図、図３（Ｂ）はそのＡ−Ａ線の部分を示す要
部断面図である。半絶縁性ＧａＡｓ基板１上に高純度Ｇ
ａＡｓバッファー層（図示せず）、Ｎ型ＧａＡｓのチャ
ンネル層２及びＮ＋型ＧａＡｓのコンタクト層３を順次
エピタキシャル形成した半導体基板４を準備し、所定寸
法の矩形なマスク（図示せず）を用いてイオン注入する
ことにより、マスクされていない部分のチャンネル層２
及びコンタクト層３を半絶縁性化し不活性領域５とし、
マスクされていた部分を不活性領域５で取り巻かれて孤
立した活性領域６とする。その表面にコンタクト層３を
貫通してチャンネル層２の表面を一部除去するリセス７
を設け、そのなかにチャンネル層２に接してゲート電極
８を設ける。ゲート電極８は図３（Ａ）に示すように活
性領域６を横切るゲートフィンガ８ａを互いに平行に複
数有する。ゲートフィンガ８ａの長さは位相ずれが顕著
とならない長さに抑さえねばならず高周波用の場合には
非常に短い寸法に制限される。従って活性領域６の幅も
小さい寸法に制限される。そこで、ゲートフィンガ８ａ
を多数（複数）として合計のゲート幅を確保して低いＯ
Ｎ抵抗を得ようとするものである。そして、ゲート電極
８はこれらのゲートフィンガ８ａの片側を不活性領域５
上において接続するゲート電極幹部８ｂを有している。
【０００４】各ゲートフィンガ６ａの間のコンタクト層
３の表面にはゲートフィンガ６ａに平行に略活性領域６
の全幅にわたるオーミック電極が設けられ、交互にドレ
インオーミック電極９、ソースオーミック電極１０とな
っている。これら個々のドレインオーミック電極９や個
々のソースオーミック電極１０はそれぞれ孤立して設け
られている。なお図示していないがゲートフィンガ８ａ
の配列におけるもっとも外側のものに対してその外側に
もドレインオーミック電極９もしくはソースオーミック
電極１０が配置される。
３の表面にはゲートフィンガ６ａに平行に略活性領域６
の全幅にわたるオーミック電極が設けられ、交互にドレ
インオーミック電極９、ソースオーミック電極１０とな
っている。これら個々のドレインオーミック電極９や個
々のソースオーミック電極１０はそれぞれ孤立して設け
られている。なお図示していないがゲートフィンガ８ａ
の配列におけるもっとも外側のものに対してその外側に
もドレインオーミック電極９もしくはソースオーミック
電極１０が配置される。
【０００５】そして、上記ゲート電極８、ドレインオー
ミック電極９、ソースオーミック電極１０上を含む半導
体基板４の表面を覆って層間絶縁膜１１が設けられ、層
間絶縁膜１１にはドレインオーミック電極９、ソースオ
ーミック電極１０上を露出するスルーホール１２を設け
る。スルーホール１２は図３（Ａ）には記載を略してい
るが、ドレインオーミック電極９、又は、ソースオーミ
ック電極１０の略全長に渡って開いているものである。
ミック電極９、ソースオーミック電極１０上を含む半導
体基板４の表面を覆って層間絶縁膜１１が設けられ、層
間絶縁膜１１にはドレインオーミック電極９、ソースオ
ーミック電極１０上を露出するスルーホール１２を設け
る。スルーホール１２は図３（Ａ）には記載を略してい
るが、ドレインオーミック電極９、又は、ソースオーミ
ック電極１０の略全長に渡って開いているものである。
【０００６】そして、その上にはスルーホール１２を介
してドレインオーミック電極９、又は、ソースオーミッ
ク電極１０にそれぞれ接続するドレイン引出し電極１
３、又は、ソース引出し電極１４が設けられている。ド
レイン引出し電極１３は各ドレインオーミック電極９に
被さるように延びて接続するドレインフィンガ１３ａと
不活性領域５上で各ドレインフィンガ１３ａの片側に接
続するドレイン電極幹部１３ｂとを有する。同様に、ソ
ース引出し電極１４は各ソースオーミック電極１０に被
さるように延びて接続するソースフィンガ１４ａとドレ
イン電極幹部の配置とは反対側の不活性領域５上で各ソ
ースフィンガ１４ａの片側に接続するソース電極幹部１
４ｂとを有する。ここで、ドレイン引出し電極１３やソ
ース引出し電極１４は例えばＡｕメッキ層のような比抵
抗の小さい材料で厚みも厚くしてＯＮ抵抗を小さくする
ようにする。そして、ドレインフィンガ１３ａやソース
フィンガ１４ａはドレインオーミック電極９（ソースオ
ーミック電極１０）より幅広としてなるべく抵抗を小さ
くしている。
してドレインオーミック電極９、又は、ソースオーミッ
ク電極１０にそれぞれ接続するドレイン引出し電極１
３、又は、ソース引出し電極１４が設けられている。ド
レイン引出し電極１３は各ドレインオーミック電極９に
被さるように延びて接続するドレインフィンガ１３ａと
不活性領域５上で各ドレインフィンガ１３ａの片側に接
続するドレイン電極幹部１３ｂとを有する。同様に、ソ
ース引出し電極１４は各ソースオーミック電極１０に被
さるように延びて接続するソースフィンガ１４ａとドレ
イン電極幹部の配置とは反対側の不活性領域５上で各ソ
ースフィンガ１４ａの片側に接続するソース電極幹部１
４ｂとを有する。ここで、ドレイン引出し電極１３やソ
ース引出し電極１４は例えばＡｕメッキ層のような比抵
抗の小さい材料で厚みも厚くしてＯＮ抵抗を小さくする
ようにする。そして、ドレインフィンガ１３ａやソース
フィンガ１４ａはドレインオーミック電極９（ソースオ
ーミック電極１０）より幅広としてなるべく抵抗を小さ
くしている。
【０００７】
【発明が解決しようとする課題】上述のようにドレイン
引出し電極１３とドレインオーミック電極９とでなるド
レイン電極とソース引出し電極１４とソースオーミック
電極９とでなるソース電極とがそれぞれ櫛歯状で噛み合
う構造であると、厚みのあるドレイン引出し電極１３と
ソース引出し電極１４とが近接して平行に延びて対向す
るので電極間に容量を形成する。そして、図３（Ｂ）に
示すように、このようなＭＥＳＦＥＴを含んで回路構成
されたＩＣチップを樹脂モールドパッケージに組み込む
と、空気より誘電率の高いモールド樹脂１５が対向する
ドレインフィンガ１３ａとソースフィンガ１４ａとの間
に充填されるので、ドレイン−ソース間寄生容量はさら
に大きくなる。そこで櫛歯の数を減らして（ＭＥＳＦＥ
Ｔを小さくして）寄生容量を小さくしようとすると、チ
ャンネル幅が小さくなってＯＮ抵抗が大きくなりすぎ
る。そこで、この発明はＯＮ抵抗が大きくなるのをなる
べく少なくしてドレイン−ソ−ス間の寄生容量を小さく
したＦＥＴを提供する。
引出し電極１３とドレインオーミック電極９とでなるド
レイン電極とソース引出し電極１４とソースオーミック
電極９とでなるソース電極とがそれぞれ櫛歯状で噛み合
う構造であると、厚みのあるドレイン引出し電極１３と
ソース引出し電極１４とが近接して平行に延びて対向す
るので電極間に容量を形成する。そして、図３（Ｂ）に
示すように、このようなＭＥＳＦＥＴを含んで回路構成
されたＩＣチップを樹脂モールドパッケージに組み込む
と、空気より誘電率の高いモールド樹脂１５が対向する
ドレインフィンガ１３ａとソースフィンガ１４ａとの間
に充填されるので、ドレイン−ソース間寄生容量はさら
に大きくなる。そこで櫛歯の数を減らして（ＭＥＳＦＥ
Ｔを小さくして）寄生容量を小さくしようとすると、チ
ャンネル幅が小さくなってＯＮ抵抗が大きくなりすぎ
る。そこで、この発明はＯＮ抵抗が大きくなるのをなる
べく少なくしてドレイン−ソ−ス間の寄生容量を小さく
したＦＥＴを提供する。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、この発明は、半導体基板表面に不活性領域でとり
囲まれて設けられた活性領域と、それぞれが前記活性領
域を横切って互いに平行に配置される複数のゲートフィ
ンガ及び前記不活性領域上に配置されて各ゲートフィン
ガの片側端が接続するゲート電極幹部とでなるゲート電
極と、前記複数のゲートフィンガ間の前記活性領域の１
個所おきに設けられて、前記活性領域の幅の略全体に渡
る長さであって、前記活性領域にオーミック接触するド
レインオーミック電極及び前記ドレインオーミック電極
それぞれに接続して前記不活性領域まで延びるドレイン
フィンガが前記不活性領域上で共通接続されたドレイン
引出し電極を含むドレイン電極と、前記複数のゲートフ
ィンガ間の残りの個所に設けられ、前記活性領域の幅の
略全体に渡る長さであって、前記活性領域にオーミック
接触するソースオーミック電極及び前記ソースオーミッ
ク電極それぞれに接続して前記不活性領域まで延びるソ
ースフィンガが前記不活性領域上で共通接続されたソー
ス引出し電極を含むソース電極とを備える高周波用電界
効果トランジスタにおいて、前記ドレインオーミック電
極に比較して前記ドレインフィンガの先端が、及び（又
は）前記ソースオーミック電極に比較して前記ソースフ
ィンガの先端が、後退していることを特徴とする高周波
用電界効果トランジスタである。上記の構成によれば、
ドレインオーミック電極に比較してドレインフィンガの
先端又はソースオーミック電極に比較して前記ソースフ
ィンガの先端が後退しているので、ドレインフィンガと
ソースフィンガとが対向する部分が減じ、ドレイン−ソ
ース間寄生容量がその分小さくなる。そして、ドレイン
フィンガの先端やソースフィンガの先端が後退していて
もその先には、ドレインオーミック電極やソースオーミ
ック電極は残っているので、ＯＮ抵抗の増加はフィンガ
の数を減ずるのに比較して大きくない。
めに、この発明は、半導体基板表面に不活性領域でとり
囲まれて設けられた活性領域と、それぞれが前記活性領
域を横切って互いに平行に配置される複数のゲートフィ
ンガ及び前記不活性領域上に配置されて各ゲートフィン
ガの片側端が接続するゲート電極幹部とでなるゲート電
極と、前記複数のゲートフィンガ間の前記活性領域の１
個所おきに設けられて、前記活性領域の幅の略全体に渡
る長さであって、前記活性領域にオーミック接触するド
レインオーミック電極及び前記ドレインオーミック電極
それぞれに接続して前記不活性領域まで延びるドレイン
フィンガが前記不活性領域上で共通接続されたドレイン
引出し電極を含むドレイン電極と、前記複数のゲートフ
ィンガ間の残りの個所に設けられ、前記活性領域の幅の
略全体に渡る長さであって、前記活性領域にオーミック
接触するソースオーミック電極及び前記ソースオーミッ
ク電極それぞれに接続して前記不活性領域まで延びるソ
ースフィンガが前記不活性領域上で共通接続されたソー
ス引出し電極を含むソース電極とを備える高周波用電界
効果トランジスタにおいて、前記ドレインオーミック電
極に比較して前記ドレインフィンガの先端が、及び（又
は）前記ソースオーミック電極に比較して前記ソースフ
ィンガの先端が、後退していることを特徴とする高周波
用電界効果トランジスタである。上記の構成によれば、
ドレインオーミック電極に比較してドレインフィンガの
先端又はソースオーミック電極に比較して前記ソースフ
ィンガの先端が後退しているので、ドレインフィンガと
ソースフィンガとが対向する部分が減じ、ドレイン−ソ
ース間寄生容量がその分小さくなる。そして、ドレイン
フィンガの先端やソースフィンガの先端が後退していて
もその先には、ドレインオーミック電極やソースオーミ
ック電極は残っているので、ＯＮ抵抗の増加はフィンガ
の数を減ずるのに比較して大きくない。
【０００９】
【発明の実施の形態】この発明は高周波用で低ＯＮ抵抗
なＦＥＴに関する。多くの場合ＦＥＴは半導体基板表面
に不活性領域でとり囲まれて設けられた活性領域を横切
るようにゲートフィンガで仕切り、活性領域の一方をド
レイン領域とし、他方をソース領域として構成される。
例えばＳｉを基板とする絶縁ゲート型電界効果トランジ
スタの場合は例えばＰ型基板の表面に活性領域となる矩
形部分を残して、他の部分に厚い絶縁膜を例えば選択酸
化法で形成して不活性領域とする。例えばＧａＡｓのよ
うな化合物半導体基板を用いる例えばＭＥＳＦＥＴの場
合には図３に示す従来のＭＥＳＦＥＴのように活性領域
となる矩形部分を残して、他の部分のチャンネル層やコ
ンタクト層にイオン注入を行い半絶縁性化することで不
活性領域としたり、不活性領域とする部分のコンタクト
層やチャンネル層のような活性な層を除去し、下地の半
絶縁性の基板を露出させて不活性領域としたりする。
なＦＥＴに関する。多くの場合ＦＥＴは半導体基板表面
に不活性領域でとり囲まれて設けられた活性領域を横切
るようにゲートフィンガで仕切り、活性領域の一方をド
レイン領域とし、他方をソース領域として構成される。
例えばＳｉを基板とする絶縁ゲート型電界効果トランジ
スタの場合は例えばＰ型基板の表面に活性領域となる矩
形部分を残して、他の部分に厚い絶縁膜を例えば選択酸
化法で形成して不活性領域とする。例えばＧａＡｓのよ
うな化合物半導体基板を用いる例えばＭＥＳＦＥＴの場
合には図３に示す従来のＭＥＳＦＥＴのように活性領域
となる矩形部分を残して、他の部分のチャンネル層やコ
ンタクト層にイオン注入を行い半絶縁性化することで不
活性領域としたり、不活性領域とする部分のコンタクト
層やチャンネル層のような活性な層を除去し、下地の半
絶縁性の基板を露出させて不活性領域としたりする。
【００１０】このＦＥＴは高周波用であるからゲートフ
ィンガは長く出来ない。それにもかかわらず低ＯＮ抵抗
とするために大きなチャンネル幅を必要とする。そこで
ゲートフィンガを多数櫛歯状に備えてそれぞれの片側端
が不活性領域上でゲート電極幹部につながるマルチフィ
ンガ型のゲート電極とするものに適用して効果のあるも
のである。
ィンガは長く出来ない。それにもかかわらず低ＯＮ抵抗
とするために大きなチャンネル幅を必要とする。そこで
ゲートフィンガを多数櫛歯状に備えてそれぞれの片側端
が不活性領域上でゲート電極幹部につながるマルチフィ
ンガ型のゲート電極とするものに適用して効果のあるも
のである。
【００１１】そして、ゲートフィンガ間の活性領域は交
互にドレイン領域とソース領域とになる。そこにはドレ
インオーミック電極又はソースオーミック電極が設けら
れる。これら両オーミック電極は下地の半導体基板の活
性領域にオーミック接続する。そして、活性領域の幅の
略全体に渡る長さとし、厚みは後述するドレイン引出し
電極やソース引出し電極に比較して薄いものである。厚
みが薄いので、ドレインオーミック電極とソースオーミ
ック電極とはゲートフィンガを挟んで対向配置される
が、それら間の寄生容量は比較的小さい。しかしなが
ら、なるべく小さい活性領域になるべく多くのゲートフ
ィンガを配置してゲート幅を稼ぎ、低いＯＮ抵抗を得よ
うとすると、ゲートフィンガ間の間隔は狭いので、これ
らドレインオーミック電極とソースオーミック電極とは
ゲートフィンガ間方向の幅が狭く、充分低い抵抗とはな
っていない。
互にドレイン領域とソース領域とになる。そこにはドレ
インオーミック電極又はソースオーミック電極が設けら
れる。これら両オーミック電極は下地の半導体基板の活
性領域にオーミック接続する。そして、活性領域の幅の
略全体に渡る長さとし、厚みは後述するドレイン引出し
電極やソース引出し電極に比較して薄いものである。厚
みが薄いので、ドレインオーミック電極とソースオーミ
ック電極とはゲートフィンガを挟んで対向配置される
が、それら間の寄生容量は比較的小さい。しかしなが
ら、なるべく小さい活性領域になるべく多くのゲートフ
ィンガを配置してゲート幅を稼ぎ、低いＯＮ抵抗を得よ
うとすると、ゲートフィンガ間の間隔は狭いので、これ
らドレインオーミック電極とソースオーミック電極とは
ゲートフィンガ間方向の幅が狭く、充分低い抵抗とはな
っていない。
【００１２】そして、各ドレインオーミック電極それぞ
れに接続して不活性領域まで延びるドレインフィンガと
不活性領域上に配置されドレインフィンガの片側が接続
されたドレイン電極幹部とで構成されたドレイン引出し
電極が設けられ、このドレイン引出し電極とドレインオ
ーミック電極とで櫛歯状のドレイン電極が構成される。
れに接続して不活性領域まで延びるドレインフィンガと
不活性領域上に配置されドレインフィンガの片側が接続
されたドレイン電極幹部とで構成されたドレイン引出し
電極が設けられ、このドレイン引出し電極とドレインオ
ーミック電極とで櫛歯状のドレイン電極が構成される。
【００１３】そして、各ソースオーミック電極それぞれ
に接続して不活性領域まで延びるドレインフィンガと不
活性領域上に配置されソースフィンガの片側が接続され
たソース電極幹部とで構成されたソース引出し電極が設
けられ、このソース引出し電極とソースオーミック電極
とで櫛歯状のソース電極が構成される。
に接続して不活性領域まで延びるドレインフィンガと不
活性領域上に配置されソースフィンガの片側が接続され
たソース電極幹部とで構成されたソース引出し電極が設
けられ、このソース引出し電極とソースオーミック電極
とで櫛歯状のソース電極が構成される。
【００１４】これらドレイン引出し電極とソース引出し
電極とは、それぞれの幹部を活性領域を挟んで互いに反
対側とされ、ドレイン電極全体とソース電極全体とは互
いに噛み合う櫛歯状とする。そしてドレイン引出し電極
やソース引出し電極は比較的厚みを厚くして抵抗を低く
し、従って、ＦＥＴのＯＮ抵抗を低くするようにしてい
る。
電極とは、それぞれの幹部を活性領域を挟んで互いに反
対側とされ、ドレイン電極全体とソース電極全体とは互
いに噛み合う櫛歯状とする。そしてドレイン引出し電極
やソース引出し電極は比較的厚みを厚くして抵抗を低く
し、従って、ＦＥＴのＯＮ抵抗を低くするようにしてい
る。
【００１５】上記のように双方が櫛歯状で互いに噛み合
った状態のドレイン電極とソース電極との双方が図３に
示す従来のＦＥＴのようにドレインオーミック電極又は
ソースオーミック電極の全体をカバーするようにドレイ
ン引出し電極やソース引出し電極におけるドレインフィ
ンガやソースフィンガを長くすると、互いに対向する側
面が寄生容量を形成するので対向面積を少なくして寄生
容量を減少するようにドレインオーミック電極に比較し
てドレインフィンガの先端を後退させたり、ソースオー
ミック電極に比較してソースフィンガの先端を後退させ
たりする。勿論双方を、後退させても良い。後退させる
寸法が大きくなるほどＯＮ抵抗が大きくなるので寄生容
量とＯＮ抵抗とのバランスで選ぶことが出来る。そし
て、ドレインフィンガとソースフィンガが互いに対向す
る部分が無くなるまで後退させたらそれ以上後退させて
も寄生容量の減少は少なくなり、ＯＮ抵抗の増加には寄
与する。従って後退させる量は対向する部分が無くなっ
た状態で留めておくのが望ましい場合が多い。
った状態のドレイン電極とソース電極との双方が図３に
示す従来のＦＥＴのようにドレインオーミック電極又は
ソースオーミック電極の全体をカバーするようにドレイ
ン引出し電極やソース引出し電極におけるドレインフィ
ンガやソースフィンガを長くすると、互いに対向する側
面が寄生容量を形成するので対向面積を少なくして寄生
容量を減少するようにドレインオーミック電極に比較し
てドレインフィンガの先端を後退させたり、ソースオー
ミック電極に比較してソースフィンガの先端を後退させ
たりする。勿論双方を、後退させても良い。後退させる
寸法が大きくなるほどＯＮ抵抗が大きくなるので寄生容
量とＯＮ抵抗とのバランスで選ぶことが出来る。そし
て、ドレインフィンガとソースフィンガが互いに対向す
る部分が無くなるまで後退させたらそれ以上後退させて
も寄生容量の減少は少なくなり、ＯＮ抵抗の増加には寄
与する。従って後退させる量は対向する部分が無くなっ
た状態で留めておくのが望ましい場合が多い。
【００１６】そして、ドレインフィンガの先端を後退さ
せるか、ソースフィンガの先端を後退させるかあるいは
双方等分に後退させるかはドレイン−ソース間寄生容量
や、ＯＮ抵抗には大きくは関係しない。ドレインフィン
ガを後退させれば少しではあるがドレインーゲート間の
寄生容量が小さくなり、ソースフィンガを後退させれば
同様にソースーゲート間寄生容量が小さくなる。ドレイ
ン−ゲート間容量はＦＥＴの用途によっては負帰還をか
ける作用があり、より小さい方が好ましい場合があり、
そのようなＦＥＴに対してはドレインフィンガを後退さ
せれば良い。
せるか、ソースフィンガの先端を後退させるかあるいは
双方等分に後退させるかはドレイン−ソース間寄生容量
や、ＯＮ抵抗には大きくは関係しない。ドレインフィン
ガを後退させれば少しではあるがドレインーゲート間の
寄生容量が小さくなり、ソースフィンガを後退させれば
同様にソースーゲート間寄生容量が小さくなる。ドレイ
ン−ゲート間容量はＦＥＴの用途によっては負帰還をか
ける作用があり、より小さい方が好ましい場合があり、
そのようなＦＥＴに対してはドレインフィンガを後退さ
せれば良い。
【００１７】この発明は例えばＳｉ基板を用いたＭＯＳ
ＦＥＴであれ、例えばＧａＡｓのような化合物半導体基
板を用いたＭＥＳＦＥＴであれ、ドレイン電極とソース
電極とが櫛歯状で噛み合った構造のＦＥＴに適用でき
る。一般に高周波用のＦＥＴは化合物半導体を用いたＭ
ＥＳＦＥＴとすることが多い。
ＦＥＴであれ、例えばＧａＡｓのような化合物半導体基
板を用いたＭＥＳＦＥＴであれ、ドレイン電極とソース
電極とが櫛歯状で噛み合った構造のＦＥＴに適用でき
る。一般に高周波用のＦＥＴは化合物半導体を用いたＭ
ＥＳＦＥＴとすることが多い。
【００１８】そして、ドレインフィンガとソースフィン
ガが対向している場合に、それらの間にモールド樹脂が
入ると寄生容量は大きくなるので、この発明は樹脂モー
ルドパッケージされたＦＥＴに適用してより効果的であ
る。
ガが対向している場合に、それらの間にモールド樹脂が
入ると寄生容量は大きくなるので、この発明は樹脂モー
ルドパッケージされたＦＥＴに適用してより効果的であ
る。
【００１９】
【実施例１】この発明の一実施例を図面を参照して説明
する。図１（Ａ）はその要部平面図、図１（Ｂ）はその
Ａ−Ａ線の部分を示す要部断面図である。このＭＥＳＦ
ＥＴは図３に示す従来のＭＥＳＦＥＴと層間絶縁膜１１
より下の層は変わらないので同じ符号を付して説明を略
す。
する。図１（Ａ）はその要部平面図、図１（Ｂ）はその
Ａ−Ａ線の部分を示す要部断面図である。このＭＥＳＦ
ＥＴは図３に示す従来のＭＥＳＦＥＴと層間絶縁膜１１
より下の層は変わらないので同じ符号を付して説明を略
す。
【００２０】この実施例では、層間絶縁膜１１に設ける
スルーホール３２が図３のＭＥＳＦＥＴのようにドレイ
ンオーミック電極９、ソースオーミック電極１０上を長
手方向に略全幅に露出するものではなく、後述するドレ
イン引出し電極３３のドレインフィンガ３３ａ又は、ソ
ース引出し電極３４のソースフィンガ３４ａに対応して
短くなっている。
スルーホール３２が図３のＭＥＳＦＥＴのようにドレイ
ンオーミック電極９、ソースオーミック電極１０上を長
手方向に略全幅に露出するものではなく、後述するドレ
イン引出し電極３３のドレインフィンガ３３ａ又は、ソ
ース引出し電極３４のソースフィンガ３４ａに対応して
短くなっている。
【００２１】そして、層間絶縁膜１１上にはスルーホー
ル３２を介してドレインオーミック電極９、又は、ソー
スオーミック電極１０にそれぞれ接続するドレイン引出
し電極３３、又は、ソース引出し電極３４が設けられて
いる。ドレイン引出し電極３３は各ドレインオーミック
電極９に被さるように延びて接続するドレインフィンガ
３３ａと不活性領域上で各ドレインフィンガ３３ａの片
側に接続するドレイン電極幹部３３ｂとを有する。そし
て、このドレインフィンガ３３ａの先端３３ｃはドレイ
ンオーミック電極９の中央位置まで延びており、ドレイ
ンオーミック電極９の端からは大きく後退している。同
様に、ソース引出し電極３４は各ソースオーミック電極
１０に被さるように延びて接続するソースフィンガ３４
ａと不活性領域上で各ソースフィンガ３４ａの片側に接
続するソース電極幹部３４ｂとを有する。そして、この
ソースフィンガ３４ａの先端３４ｃはソースオーミック
電極１０の中央位置まで延びており、ドレインオーミッ
ク電極１０の端からは大きく後退している。なお、ドレ
イン電極幹部３３ｂとソース電極幹部３４ｂとは活性領
域６を挟んで互いに反対側の不活性領域５に配置され
る。そして、ドレインフィンガ３３ａとソースフィンガ
３４ａとは対向する部分を無くしている。ここで、ドレ
イン引出し電極３３やソース引出し電極３４は例えばＡ
ｕメッキ層のような比抵抗の小さい材料で厚みも厚くし
てＯＮ抵抗を小さくするようにする。そして、ドレイン
フィンガ３３ａ（ソースフィンガ３４ａ）はドレインオ
ーミック電極９（ソースオーミック電極１０）より幅広
として、なるべく抵抗を小さくしている。
ル３２を介してドレインオーミック電極９、又は、ソー
スオーミック電極１０にそれぞれ接続するドレイン引出
し電極３３、又は、ソース引出し電極３４が設けられて
いる。ドレイン引出し電極３３は各ドレインオーミック
電極９に被さるように延びて接続するドレインフィンガ
３３ａと不活性領域上で各ドレインフィンガ３３ａの片
側に接続するドレイン電極幹部３３ｂとを有する。そし
て、このドレインフィンガ３３ａの先端３３ｃはドレイ
ンオーミック電極９の中央位置まで延びており、ドレイ
ンオーミック電極９の端からは大きく後退している。同
様に、ソース引出し電極３４は各ソースオーミック電極
１０に被さるように延びて接続するソースフィンガ３４
ａと不活性領域上で各ソースフィンガ３４ａの片側に接
続するソース電極幹部３４ｂとを有する。そして、この
ソースフィンガ３４ａの先端３４ｃはソースオーミック
電極１０の中央位置まで延びており、ドレインオーミッ
ク電極１０の端からは大きく後退している。なお、ドレ
イン電極幹部３３ｂとソース電極幹部３４ｂとは活性領
域６を挟んで互いに反対側の不活性領域５に配置され
る。そして、ドレインフィンガ３３ａとソースフィンガ
３４ａとは対向する部分を無くしている。ここで、ドレ
イン引出し電極３３やソース引出し電極３４は例えばＡ
ｕメッキ層のような比抵抗の小さい材料で厚みも厚くし
てＯＮ抵抗を小さくするようにする。そして、ドレイン
フィンガ３３ａ（ソースフィンガ３４ａ）はドレインオ
ーミック電極９（ソースオーミック電極１０）より幅広
として、なるべく抵抗を小さくしている。
【００２２】この実施例によれば、比較的膜厚の厚いド
レインフィンガ３３ａとソースフィンガ３４ａとが対向
する部分を無くしたので、モールド樹脂１５で樹脂モー
ルドパッケージした時でもドレイン−ソース間寄生容量
が小さく抑さえられる。
レインフィンガ３３ａとソースフィンガ３４ａとが対向
する部分を無くしたので、モールド樹脂１５で樹脂モー
ルドパッケージした時でもドレイン−ソース間寄生容量
が小さく抑さえられる。
【００２３】
【実施例２】この発明の他の実施例を図面を参照して説
明する。図２（Ａ）はその要部平面図、図２（Ｂ）はそ
のＡ−Ａ線の部分を示す要部断面図である。このＭＥＳ
ＦＥＴも図３に示す従来のＭＥＳＦＥＴと層間絶縁膜１
１より下の層は変わらないので同じ符号を付して説明を
略す。図１に示す第１実施例の場合はドレインフィンガ
３３ａとソースフィンガ３４ａとを同程度短くして、対
向する部分を無くしたが、この実施例では主にドレイン
フィンガ５３を短くしたものである。
明する。図２（Ａ）はその要部平面図、図２（Ｂ）はそ
のＡ−Ａ線の部分を示す要部断面図である。このＭＥＳ
ＦＥＴも図３に示す従来のＭＥＳＦＥＴと層間絶縁膜１
１より下の層は変わらないので同じ符号を付して説明を
略す。図１に示す第１実施例の場合はドレインフィンガ
３３ａとソースフィンガ３４ａとを同程度短くして、対
向する部分を無くしたが、この実施例では主にドレイン
フィンガ５３を短くしたものである。
【００２４】この実施例でも、層間絶縁膜１１に設ける
スルーホール５２は、後述するドレイン引出し電極５３
のドレインフィンガ５３ａ又は、ソース引出し電極５４
のソースフィンガ５４ａに対応して短くなっている。
スルーホール５２は、後述するドレイン引出し電極５３
のドレインフィンガ５３ａ又は、ソース引出し電極５４
のソースフィンガ５４ａに対応して短くなっている。
【００２５】そして、その上にはスルーホール５２を介
してドレインオーミック電極９、又は、ソースオーミッ
ク電極１０にそれぞれ接続するドレイン引出し電極５
３、又は、ソース引出し電極５４が設けられている。ド
レイン引出し電極５３は各ドレインオーミック電極９に
被さるように延びて接続するドレインフィンガ５３ａと
不活性領域上で各ドレインフィンガ５３ａの片側に接続
するドレイン電極幹部５３ｂとを有する。そして、この
ドレインフィンガ５３ａの先端５３ｃはドレインオーミ
ック電極９の端から大きく後退している。同様に、ソー
ス引出し電極５４は各ソースオーミック電極１０に被さ
るように延びて接続するソースフィンガ５４ａと不活性
領域上で各ソースフィンガ５４ａの片側に接続するソー
ス電極幹部５４ｂとを有する。そして、このソースフィ
ンガ５４ａの先端５４ｃがソースオーミック電極１０の
端から後退した寸法は小さい。しかしながら、ドレイン
フィンガ５３ａとソースフィンガ５４ａとは対向する部
分を無くしている。
してドレインオーミック電極９、又は、ソースオーミッ
ク電極１０にそれぞれ接続するドレイン引出し電極５
３、又は、ソース引出し電極５４が設けられている。ド
レイン引出し電極５３は各ドレインオーミック電極９に
被さるように延びて接続するドレインフィンガ５３ａと
不活性領域上で各ドレインフィンガ５３ａの片側に接続
するドレイン電極幹部５３ｂとを有する。そして、この
ドレインフィンガ５３ａの先端５３ｃはドレインオーミ
ック電極９の端から大きく後退している。同様に、ソー
ス引出し電極５４は各ソースオーミック電極１０に被さ
るように延びて接続するソースフィンガ５４ａと不活性
領域上で各ソースフィンガ５４ａの片側に接続するソー
ス電極幹部５４ｂとを有する。そして、このソースフィ
ンガ５４ａの先端５４ｃがソースオーミック電極１０の
端から後退した寸法は小さい。しかしながら、ドレイン
フィンガ５３ａとソースフィンガ５４ａとは対向する部
分を無くしている。
【００２６】この実施例によれば、比較的膜厚の厚いド
レインフィンガ３３ａとソースフィンガ３４ａとが対向
する部分を無くしたので、モールド樹脂１５で樹脂モー
ルドパッケイジングした時でもドレイン−ソース間寄生
容量が小さく押さえられる点は第１の実施例と同様であ
る。そして、ドレイン−ゲート間寄生容量も小さくす
る。
レインフィンガ３３ａとソースフィンガ３４ａとが対向
する部分を無くしたので、モールド樹脂１５で樹脂モー
ルドパッケイジングした時でもドレイン−ソース間寄生
容量が小さく押さえられる点は第１の実施例と同様であ
る。そして、ドレイン−ゲート間寄生容量も小さくす
る。
【００２７】
【発明の効果】以上の説明のように、この発明のＦＥＴ
によれば、ドレインフィンガとソースフィンガの対向す
る部分を減らしたのでドレイン−ソース間寄生容量が小
さくなり、高周波特性が向上する。しかも、ドレインオ
ーミック電極やソースオーミック電極は残すので、ＯＮ
抵抗の増加は小さく抑えられる。
によれば、ドレインフィンガとソースフィンガの対向す
る部分を減らしたのでドレイン−ソース間寄生容量が小
さくなり、高周波特性が向上する。しかも、ドレインオ
ーミック電極やソースオーミック電極は残すので、ＯＮ
抵抗の増加は小さく抑えられる。
【図１】 （Ａ）この発明の一実施例のＭＥＳＦＥＴの
要部平面図。 （Ｂ）その要部であるＡ−Ａ線での断面図。
要部平面図。 （Ｂ）その要部であるＡ−Ａ線での断面図。
【図２】 （Ａ）この発明の他の実施例のＭＥＳＦＥＴ
の要部平面図。 （Ｂ）その要部であるＡ−Ａ線での断面図。
の要部平面図。 （Ｂ）その要部であるＡ−Ａ線での断面図。
【図３】 （Ａ）従来のＭＥＳＦＥＴの要部平面図。 （Ｂ）その要部であるＡ−Ａ線での断面図。
４ 半導体基板 ５ 不活性領域 ６ 活性領域 ８ ゲート電極 ８ａ ゲートフィンガ ８ｂ ゲート電極幹部 ９ ドレインオーミック電極 １０ ソースオーミック電極 １５ モールド樹脂 ３３，５３ ドレイン引出し電極 ３３ａ，５３ａ ドレインフィンガ ３３ｃ，５３ｃ ドレインフィンガの先端 ３４，５４ ソース引出し電極 ３４ａ，５４ａ ソースフィンガ ３４ｃ，５４ｃ ソースフィンガの先端
Claims (5)
- 【請求項１】半導体基板表面に不活性領域でとり囲まれ
て設けられた活性領域と、 それぞれが前記活性領域を横切って互いに平行に配置さ
れる複数のゲートフィンガ及び前記不活性領域上に配置
されて各ゲートフィンガの片側端が接続するゲート電極
幹部とでなるゲート電極と、 前記複数のゲートフィンガ間の前記活性領域の１個所お
きに設けられて、前記活性領域の幅の略全体に渡る長さ
であって、前記活性領域にオーミック接触するドレイン
オーミック電極及び前記ドレインオーミック電極それぞ
れに接続して前記不活性領域まで延びるドレインフィン
ガが前記不活性領域上で共通接続されたドレイン引出し
電極を含むドレイン電極と、 前記複数のゲートフィンガ間の残りの個所に設けられ、
前記活性領域の幅の略全体に渡る長さであって、前記活
性領域にオーミック接触するソースオーミック電極及び
前記ソースオーミック電極それぞれに接続して前記不活
性領域まで延びるソースフィンガが前記不活性領域上で
共通接続されたソース引出し電極を含むソース電極とを
備える高周波用電界効果トランジスタにおいて、 前記ドレインオーミック電極に比較して前記ドレインフ
ィンガの先端が、及び（又は）前記ソースオーミック電
極に比較して前記ソースフィンガの先端が、後退してい
ることを特徴とする高周波用電界効果トランジスタ。 - 【請求項２】前記ドレインフィンガとソースフィンガが
互いに対向する部分を無くした請求項１に記載の高周波
用電界効果トランジスタ。 - 【請求項３】主としてドレインフィンガの先端が後退し
ている請求項１又は２に記載の高周波用電界効果トラン
ジスタ。 - 【請求項４】前記ゲート電極がショットキ接合ゲート型
である請求項１，２又は３に記載の高周波用電界効果ト
ランジスタ。 - 【請求項５】樹脂モールドされていることを特徴とする
請求項１，２，３又は４に記載の高周波用電界効果トラ
ンジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095251A JP2001284367A (ja) | 2000-03-29 | 2000-03-29 | 高周波用電界効果トランジスタ |
| US09/800,149 US6376886B2 (en) | 2000-03-29 | 2001-03-05 | Field effect transistor having comb-shaped lead-out electrodes capable of reducing parasitic capacitance therebetween |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000095251A JP2001284367A (ja) | 2000-03-29 | 2000-03-29 | 高周波用電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284367A true JP2001284367A (ja) | 2001-10-12 |
Family
ID=18610177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000095251A Pending JP2001284367A (ja) | 2000-03-29 | 2000-03-29 | 高周波用電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6376886B2 (ja) |
| JP (1) | JP2001284367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307298B2 (en) | 2003-11-27 | 2007-12-11 | Renesas Technology Corp. | Semiconductor device |
| WO2012157480A1 (ja) * | 2011-05-13 | 2012-11-22 | シャープ株式会社 | 電界効果トランジスタ |
| US10903323B2 (en) | 2018-09-13 | 2021-01-26 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4272142B2 (ja) * | 2004-12-07 | 2009-06-03 | 株式会社ルネサステクノロジ | スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール |
| JP5162823B2 (ja) * | 2005-12-08 | 2013-03-13 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2007165446A (ja) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体素子のオーミックコンタクト構造 |
| US7818698B2 (en) | 2007-06-29 | 2010-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accurate parasitic capacitance extraction for ultra large scale integrated circuits |
| KR101595788B1 (ko) * | 2009-03-18 | 2016-02-22 | 삼성전자주식회사 | 커패시터 구조물 및 그 제조 방법 |
| KR101299799B1 (ko) * | 2011-10-24 | 2013-08-23 | 숭실대학교산학협력단 | 멀티 게이트 트랜지스터 |
| US10381447B2 (en) | 2017-12-13 | 2019-08-13 | Nxp B.V. | Field effect transistor and method of making |
| US11145743B2 (en) | 2019-04-29 | 2021-10-12 | International Business Machines Corporation | Transistor device having a comb-shaped channel region to increase the effective gate width |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1316555A (ja) * | 1969-08-12 | 1973-05-09 | ||
| JPH022179A (ja) * | 1988-06-13 | 1990-01-08 | Fujitsu Ltd | メタル・セミコンダクタ・ｆｅｔ |
-
2000
- 2000-03-29 JP JP2000095251A patent/JP2001284367A/ja active Pending
-
2001
- 2001-03-05 US US09/800,149 patent/US6376886B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307298B2 (en) | 2003-11-27 | 2007-12-11 | Renesas Technology Corp. | Semiconductor device |
| US7838914B2 (en) | 2003-11-27 | 2010-11-23 | Renesas Electronics Corporation | Semiconductor device |
| US8169008B2 (en) | 2003-11-27 | 2012-05-01 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| WO2012157480A1 (ja) * | 2011-05-13 | 2012-11-22 | シャープ株式会社 | 電界効果トランジスタ |
| JP2012238808A (ja) * | 2011-05-13 | 2012-12-06 | Sharp Corp | 電界効果トランジスタ |
| US10903323B2 (en) | 2018-09-13 | 2021-01-26 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010025966A1 (en) | 2001-10-04 |
| US6376886B2 (en) | 2002-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5357427B2 (ja) | トランジスタ用の非対称レイアウト構造及びその製作方法 | |
| KR100841472B1 (ko) | Ⅲ-질화물 양방향 스위치 | |
| US8969973B2 (en) | Multi-gate semiconductor devices | |
| JP2005159157A (ja) | 半導体装置 | |
| JP2001284367A (ja) | 高周波用電界効果トランジスタ | |
| US20020195617A1 (en) | Compound semiconductor device | |
| JP2014239201A (ja) | 半導体装置、アンテナスイッチ回路、および無線通信装置 | |
| US8420487B2 (en) | Power MOS electronic device and corresponding realizing method | |
| TW201513364A (zh) | 具有匹配臨界電壓之積體電路及其製造方法 | |
| US20090179234A1 (en) | Field effect transistor | |
| US6262451B1 (en) | Electrode structure for transistors, non-volatile memories and the like | |
| US20090173999A1 (en) | Field effect transistor with gate having varying sheet resistance | |
| US4063267A (en) | MNOS Memory device | |
| US5670804A (en) | PN-junction gate FET | |
| US7755112B2 (en) | Field effect transistor with air bridge | |
| JPH088441A (ja) | デュアルゲート型電界効果トランジスタ | |
| EP1788634B1 (en) | Field effect transistor and method for manufactoring the same | |
| JPH08115924A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP5562921B2 (ja) | 半導体装置 | |
| US20080173907A1 (en) | Field effect transistor having a crank-shaped multigate structure | |
| JP2001015528A (ja) | 半導体装置 | |
| JP2507030B2 (ja) | 電界効果トランジスタ | |
| JP2011249821A (ja) | 半導体装置 | |
| JPH04207041A (ja) | 半導体装置とその製造方法 | |
| JP2000174291A (ja) | 半導体装置 |