JP2005159157A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2005159157A
JP2005159157A JP2003397982A JP2003397982A JP2005159157A JP 2005159157 A JP2005159157 A JP 2005159157A JP 2003397982 A JP2003397982 A JP 2003397982A JP 2003397982 A JP2003397982 A JP 2003397982A JP 2005159157 A JP2005159157 A JP 2005159157A
Authority
JP
Japan
Prior art keywords
semiconductor device
gate
hemt
gate electrode
electron supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003397982A
Other languages
English (en)
Inventor
Masao Yamane
正雄 山根
Atsushi Kurokawa
敦 黒川
Shinya Osakabe
伸也 長壁
Eigo Tange
英吾 丹下
Yasushi Shigeno
靖 重野
浩幸 ▲高▼澤
Hiroyuki Takazawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003397982A priority Critical patent/JP2005159157A/ja
Priority to US10/989,388 priority patent/US7307298B2/en
Publication of JP2005159157A publication Critical patent/JP2005159157A/ja
Priority to US11/979,565 priority patent/US7838914B2/en
Priority to US12/909,300 priority patent/US8169008B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】 高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子を小型化する。
【解決手段】 ＧａＡｓからなる基板１の主面上の素子分離部９で規定された活性領域内において、ゲート電極１７は、１本で形成し、ソース電極１３とドレイン電極１４との間では紙面上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングすることにより、活性領域外に配置されるゲート電極１７の割合を減じ、ゲートパッド１７Ａの面積を減じる。
【選択図】 図８

Description

本発明は、半導体装置に関し、特に、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）素子を有する半導体装置に適用して有効な技術に関するものである。
第１のソース電極と第２のソース電極とを交互に配置するとともに、バイアホールが周期的に形成された第１のソース電極の幅広部と、バイアホールが周期的に形成された第２のソース電極の幅広部とを、互い違いになるように配置することにより、ソース電極配列ピッチを短くし、チップ長手方向の寸法を短縮する技術がある（たとえば、特許文献１参照）。
また、櫛歯状ドレイン電極と櫛歯状ソース電極とが互いに噛み合った高周波用電界効果トランジスタにおいて、活性領域にあるドレインオーミック電極に比較して不活性領域まで延びるドレインフィンガの先端部を後退させ、同様に活性領域にあるソースオーミック電極に比較して不活性領域まで延びるソースフィンガの先端部を後退させることにより、ドレイン・ソース間の寄生容量を小さくする技術がある（たとえば、特許文献２参照）。
特開２０００−３３２０３０号公報 特開２００１−２８４３６７号公報
ＨＥＭＴは、化合物半導体ヘテロ接合で形成される２次元電子ガス層を電流チャネルとして用いた高速電界効果トランジスタであり、高移動度電子をソース・ドレインのオーミック電極で接続し、ゲート電極により電流を制御することによってＦＥＴ（Field Effect Transistor）動作させるものである。また、移動体通信、無線ＬＡＮ（Local Area Network）および衝突防止レーダーなどの情報システムにて使用される電波の周波数帯域はマイクロ波領域からミリ波領域へと高くなっていることから、高い電子移動度を有するＨＥＭＴはそれら情報システムに含まれる回路中での使用に適している。
本発明者らは、ＨＥＭＴを、たとえば携帯電話などの移動体通信機器に搭載される高周波（ＲＦ；Radio Frequency）モジュールに含まれる高周波回路の１つであるアンテナスイッチ回路中にて、スイッチング素子として適用する技術について検討している。その中で、本発明者らは以下のような課題を見出した。その課題について図４４〜図５０を用いて説明する。
図４４は本発明者らが検討した高周波増幅用のＨＥＭＴ素子の構造の一例の要部平面図であり、図４５は図４４中のＡ−Ａ線に沿った断面図である。また、図４６は本発明者らが検討したＨＥＭＴ素子の構造の他の一例の要部平面図であり、図４７は図４６中のＡ−Ａ線に沿った断面図である。
本発明者らが検討したＨＥＭＴ素子は、ＧａＡｓ（ガリウムヒ素）を主成分とし（００１）面を主面とする半導体基板１０１上において、ソース電極１０２とドレイン電極１０３との間にてゲート電極１０４が、いわゆる逆メサ方向と呼ばれる［−１−１０］方向に向かって延在するように配置されている。なお、図４４は逆メサ方向に向かって延在するゲート電極１０４のフィンガー部が１本の平面構造を示したものであり、図４６は逆メサ方向に向かって延在するゲート電極１０４のフィンガー部が２本の平面構造を示したものである。また、図４８に示すように、図４４および図４６に示したような構造のソース電極１０２、ドレイン電極１０３およびゲート電極１０４が、それぞれソース配線１０５、ドレイン配線１０６およびゲート配線１０７によって複数個まとめられて１ブロックとなり、さらに複数ブロックが並列にまとめられて最終的なＨＥＭＴ素子となっている。なお、図４８は、図４６に示した構造を２個並列に接続した構造の要部平面図であり、図４９は図４８中のＡ−Ａ線に沿った断面図である。ゲート電極１０４を逆メサ方向に向かって延在させるのは、半導体基板１０１を形成するＧａＡｓの結晶が反転対称性を有しておらず、たとえば方向が９０°異なる［−１−１０］方向と［１−１０］方向とでは、応力に対するピエゾ電気効果によって発生した電荷の極性が逆になるからである。すなわち、半導体基板１０１の主面においては、［−１−１０］方向と［１−１０］方向とでは方向が９０°異なるが、図５０に示すように、ゲート電極１０４が［−１−１０］方向に沿って延在している場合と［１−１０］方向に沿って延在している場合とでは、ＨＥＭＴの電気的特性の基本であるしきい電圧や電流の温度依存性などが異なってくる。たとえば、しきい電圧については、応力が働いていない状態の時に比べて変化が生じ、［−１−１０］方向と［１−１０］方向とでは、変化の方向は逆方向で、変化の量は同一となる。
また、ゲート電極１０４のパターニング時においては、方向によってフォトリソグラフィ技術に起因する寸法差異が生じやすいことから、複数のゲート電極１０４を同じ寸法で形成するために、これら複数のゲート電極１０４は同じ方向に延在するようにパターニングされる。また、高周波増幅用のＨＥＭＴ素子は、高い利得を得るためにゲート電極の入力抵抗が低いことが求められることから、最適化されたゲート長を有する１本のゲート電極１０４を基準とし、必要なトータルゲート幅が得られる本数のゲート電極１０４を配置する手段が採られる。
ところで、高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子に対しては、小型化の要求が高まっている。一方で、ＧａＡｓのエピタキシャル結晶をベースとして形成される上記ＨＥＭＴにおいて、１本のゲート電極１０４ついては、ゲート幅方向における端部にてメサエッチによって導電層（半導体基板１０１）が除去され、電気的なアイソレーションが取られている。また、ゲート電極１０４のフィンガー部をまとめ、上層のゲート配線１０７からのコンタクトホールと接続するためのゲートパッド１０４Ａ（図４４、図４６および図４８参照）が設けられている。そのため、そのアイソレーションを取るための領域およびゲートパッド１０４Ａを設けるための領域を確保するために、ＨＥＭＴ素子の小型化を阻害してしまう課題が存在する。
本発明の目的は、高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子を小型化できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による半導体装置は、
第１チャネル型のＨＥＭＴを有し、
前記ＨＥＭＴは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、
前記チャネル層上に形成された電子供給層と、
前記電子供給層とショットキー接続するゲート電極と、
前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、
前記ゲート電極は、平面において第１方向および前記第１方向と交差する第２方向に沿って延在しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、ＨＥＭＴ素子を小型化できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態１の半導体装置は、たとえば携帯電話などの移動体通信機器に搭載される高周波モジュールに含まれる高周波回路の１つであるアンテナスイッチ回路中にてスイッチング素子となるｎチャネル型（第１チャネル型）のＨＥＭＴを有するものである。この本実施の形態１の半導体装置について、その製造工程に沿って説明する。
まず、図１に示すように、化合物半導体であるＧａＡｓからなる半導体基板（以下、単に基板と記す）１を用意する。続いて、たとえば有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）法により、この基板１の主面（素子形成面）上にバッファ層２、電子供給層３、チャネル層４、電子供給層５、ショットキー層（電子供給層）６、層間膜７およびキャップ層８を順次エピタキシャル成長させる。図２に示すように、バッファ層２は、膜厚１０００Å程度のノンドープのＧａＡｓ層２Ａ、膜厚１００Å程度のノンドープのＡｌＧａＡｓ（アルミニウムガリウムヒ素）層２Ｂ、膜厚５００Å程度のノンドープのＧａＡｓ層２Ｃおよび膜厚３０００Å程度のノンドープのＡｌＧａＡｓ層２Ｄを下層から順次積層することで形成されている。電子供給層３は、膜厚１００Å程度のｎ+型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型（第１導電型）を有する不純物イオン（たとえばシリコンイオン）が５×１０17ｃｍ-3程度の濃度で導入されている。チャネル層４は、膜厚２０Å程度のノンドープのＡｌＧａＡｓ層４Ａ、膜厚２０Å程度のノンドープのＧａＡｓ層４Ｂ、膜厚１１２Å程度のノンドープのＩｎＧａＡｓ層４Ｃ、膜厚２０Å程度のノンドープのＧａＡｓ層４Ｄおよび膜厚２０Å程度のノンドープのＡｌＧａＡｓ層４Ｅを下層から順次積層することで形成されている。電子供給層５は、膜厚１００Å程度のｎ+型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が３．１×１０18ｃｍ-3程度の濃度で導入されている。ショットキー層６は、膜厚５９０Å程度のｎ+型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が２×１０16ｃｍ-3程度の濃度で導入されている。層間膜７は、膜厚３０Å程度のｎ+型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０18ｃｍ-3程度の濃度で導入されている。キャップ層８は、膜厚１４００Å程度のｎ+型ＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０18ｃｍ-3程度の濃度で導入されている。
次に、図３に示すように、メサエッチング法によって半導体チップ（以下、単にチップと記す）領域の周辺部のキャップ層８、層間膜７、ショットキー層６、電子供給層５、チャネル層４および電子供給層３を除去し、素子分離部（素子分離領域）９を形成する。この素子分離部９を形成することにより、活性領域（素子形成領域）を規定することができる。
次に、図４に示すように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、基板１上に酸化シリコン膜１０を堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１０をエッチングし、酸化シリコン膜１０にキャップ層８に達する開口部１１、１２を形成する。次いで、図５に示すように、前記フォトレジスト膜をマスクとして開口部１１、１２内にＡｕＧｅ（金ゲルマニウム）膜およびＮｉ（ニッケル）膜を順次蒸着することにより、開口部１１、１２内にそれぞれキャップ層８とオーミック接触するソース電極１３およびドレイン電極１４を形成する。このソース電極１３およびドレイン電極１４の形成後、前記フォトレジスト膜は除去する。続いて、ＣＶＤ法によって基板１上に酸化シリコン膜を堆積することによって保護膜１５を形成する。
次に、図６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして保護膜１５、酸化シリコン膜１０、キャップ層８および層間膜７をエッチングし、開口部１６を形成する。続いて、図７に示すように、前記フォトレジスト膜をマスクとして開口部１６（図６参照）内にＰｔ（白金）を蒸着することにより、開口部１６内にショットキー層６とショットキー接続するゲート電極（第１ゲート部）１７を形成する。本実施の形態１において、ゲート電極１７は、ゲート長が１μｍ程度以下、好ましくは０．６５μｍ〜０．８μｍ程度、さらに好ましくは０．３μｍ程度となるように形成することを例示する。このゲート電極１７の形成後、前記フォトレジスト膜は除去する。
ここで、図８は、ゲート電極１７の形成後におけるチップ領域の平面図を図示したものであり、図７に示した断面は、図８中のＡ−Ａ線に沿った断面に相当する。なお、図８中において、ゲート電極１７はハッチングを付して示してある。図８に示すように、本実施の形態１において、ゲート電極１７は上層の配線からのコンタクトホールと接続するためのゲートパッド（第２ゲート部）１７Ａを除いて、素子分離部９で囲まれたチップ領域内に入るようにパターニングされている。また、ゲート電極１７は、チップ領域内において連続した１本となるようにパターニングされ、ソース電極１３とドレイン電極１４との間では図８を示した紙面において上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングされている。
ところで、基板１を形成するＧａＡｓは結晶が反転対称性を有しておらず、たとえば基板１の主面を（００１）面とした場合には、その主面内において方向が９０°異なる［−１−１０］方向と［１−１０］方向とでは応力に対するピエゾ電気効果によって発生した電荷の極性が逆になる。すなわち、基板１の主面においては、［−１−１０］方向と［１−１０］方向とでは方向が９０°異なるが、ゲート電極１７が［−１−１０］方向に沿って延在している場合と［１−１０］方向に沿って延在している場合とでは、ＨＥＭＴの電気的特性の基本であるしきい電圧や電流の温度依存性などが異なってくる。たとえば、しきい電圧については、応力が働いていない状態の時に比べて変化が生じ、［−１−１０］方向と［１−１０］方向とでは、変化の方向は逆方向で、変化の量は同一となる。
また、ゲート電極１７に加わる応力は、ゲート長に反比例する。そのため、ゲート長が小さいほど応力が大きくなるため、この応力に比例したピエゾ電気効果によって電荷が発生することになる。ここで、図９および図１０は、それぞれ、ゲート長を０．３μｍとしゲート幅を０．１ｍｍとした時におけるＨＥＭＴのドレイン電流特性および相互コンダクタンス特性を示したものであり、図１１および図１２は、それぞれ、ゲート長を１．５μｍとしゲート幅を０．１ｍｍとした時におけるＨＥＭＴのドレイン電流特性および相互コンダクタンス特性を示したものであり、また、図９〜図１２においては、ゲート電極１７が［−１−１０］方向に沿って延在している場合と［１−１０］方向に沿って延在している場合とのそれぞれについての特性を示している。なお、図９〜図１２は、本発明者らが実験により調べた結果を示したものである。図９および図１１に示すように、ゲート長が１．５μｍである場合に比べて、ゲート長が０．３μｍである場合には、しきい電圧の変化量が大きくなっている。ゲート長が０．３μｍである場合には、応力が働いていない時のしきい電圧が約１．４Ｖであったものが約０．２Ｖ変化し、ゲート電極１７が［１−１０］方向に沿って延在している場合には約−１．２Ｖであり、［−１−１０］方向に沿って延在している場合には約−１．６Ｖであった。また、図１０および図１２に示すように、しきい電圧の変化が大きくなるのに伴って相互コンダクタンスの変化量も大きくなる。そのため、ゲート電極の延在方向が異なるＨＥＭＴを並列接続し、たとえば信号増幅用素子として用いることは困難になる。一方、ドレイン電流の飽和値については、ゲート電極の延在方向が異なっていても差がない（図９参照）。また、ゲート電極の延在方向が異なっていても、ドレイン電流がピンチオフ状態および飽和状態に近づくに従ってドレイン電流値の差が小さくなり、所定のゲート電圧値で差がなくなる。たとえば、ゲート電圧が−２Ｖの時にはゲート電極の延在方向に関係なくドレイン電流はピンチオフ状態となり、ゲート電圧が０．６Ｖの時にはゲート電極の延在方向に関係なくドレイン電流は飽和状態となる。前述のように、本実施の形態１のＨＥＭＴはスイッチング素子として用いるものであり、スイッチング素子として用いる限りは、ドレイン電流は飽和状態もしくはピンチオフ状態のいずれかかの状態で用いるものである。すなわち、本実施の形態１のＨＥＭＴにおいては、ゲート電極１７の延在方向が混在していてもよく、図８に示したように延在方向が混在する１本のゲート電極１７を形成することが可能となる。
また、前述の高周波モジュールの小型化の要求に伴って、ＨＥＭＴが形成されるチップについても小型化が求められる。ここで、ソース電極１３とドレイン電極１４との間に１本ずつゲート電極を配置し、すべてのゲート電極を１つのゲートパッドで電気的に接続する場合を想定すると、すべてのゲート電極と接続するためにゲートパッドが拡大し、チップの小型化を阻害してしまうことが懸念される。一方、本実施の形態１のＨＥＭＴにおいては、図８を用いて前述したように、各ソース電極１３とドレイン電極１４との間に配置されるゲート電極１７は、素子分離部９で囲まれたチップ領域内において、紙面の上下方向および左右方向に沿って連続的に１本で延在し、その一端でゲートパッド１７Ａと接続する構造となっている。そのため、ゲートパッド１７Ａの面積を縮小することができる。それにより、チップの小型化を実現することが可能となる。
次に、図１３に示すように、たとえば基板１上にＰＳＧ（Phospho Silicate Glass）膜を堆積することによって層間絶縁膜１８を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして層間絶縁膜１８をエッチングし、ソース電極１３に達する開口部１９、ドレイン電極１４に達する開口部２０およびゲートパッド１７Ａ（図８参照）に達する開口部（図示は省略）を形成する。次に、図１４に示すように、Ａｕ系の配線金属を蒸着もしくはスパッタリング法によりウエハ全面に堆積させ、配線が形成される領域の上部にフォトレジスト膜をマスクとして形成した後、ドライエッチング（ミリング）技術により余分な金属を除去し、それぞれ配線２１〜２３（配線２３については図１５に図示）を形成する。配線２１、２２およびゲートパッド１７Ａに達する開口部内に形成された配線は、それぞれソース電極１３、ドレイン電極１４およびゲート電極１７と電気的に接続する。ここで、図１５は、その配線２１〜２３の形成後におけるチップ領域の平面図を図示したものであり、図１４に示した断面は、図１５中のＡ−Ａ線に沿った断面に相当する。配線２１〜２３の形成後、前記フォトレジスト膜は除去する。
次に、図１６に示すように、たとえば基板１上に酸化シリコン膜を堆積することによって層間絶縁膜２４を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてその層間絶縁膜２４をエッチングして、配線２１に達する開口部２５および配線２２に達する開口部２６を形成する。
次に、図１７に示すように、たとえば基板１上にＭｏ／Ａｕ／Ｍｏ膜２７を蒸着し、そのＭｏ／Ａｕ／Ｍｏ膜２７で開口部２５、２６を埋め込む。
次に、図１８に示すように、Ｍｏ／Ａｕ／Ｍｏ膜２７上にフォトレジスト膜２８を成膜する。続いて、フォトリソグラフィ技術によってそのフォトレジスト膜２８をパターニングし、Ｍｏ／Ａｕ／Ｍｏ膜２７に達する開口部２９、３０を形成する。
次に、図１９に示すように、めっき法により開口部２９、３０内に膜厚５μｍ程度のＡｕ膜３１を成膜する。続いて、フォトレジスト膜２８を除去した後、Ａｕ膜３１をマスクとしてＭｏ／Ａｕ／Ｍｏ膜２７をエッチングし、Ａｕ膜３１およびＭｏ／Ａｕ／Ｍｏ膜２７からなる配線３２、３３を形成する。配線３２、３３は、それぞれ配線２１、２２と電気的に接続する。ここで、図２０は、その配線３２、３３の形成後におけるチップ領域の平面図を図示したものであり、図１９に示した断面は、図２０中のＡ−Ａ線に沿った断面に相当する。また、図２１は、図２０中のＢ−Ｂ線に沿った断面を示したものである。なお、図２０中において、配線２３、３２、３３はハッチングを付して示してある。また、図示は省略するが、配線３２、３３を形成する際に、これら配線３２、３３と同様の他の配線が形成され、その配線は配線２３（図１５参照）と電気的に接続する。
次に、図２２に示すように、基板１上にポリイミド膜３４を塗布し、そのポリイミド膜３４で配線３２、３３を覆う。続いて、図２３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてポリイミド膜３４をエッチングし、配線３２、３３に達する開口部３５を形成する。その後、図２４に示すように、基板１の裏面を研削することによって基板１を１６０μｍ程度の厚さまで薄くし、本実施の形態１の半導体装置を製造する。
ところで、ソース電極１３およびドレイン電極１４については、図２５または図２６に示すような櫛歯型の平面パターンで形成し、その櫛歯型のパターンが互い違いに配置されるようにし、さらにゲート電極１７がその櫛歯型のパターンの間に配置されるようにしてもよい。なお、図２７および図２８は、それぞれ図２５または図２６中のＡ−Ａ線に沿った断面およびＢ−Ｂ線に沿った断面を示したものである。また、図２５および図２６中において、ゲート電極１７はハッチングを付して示してある。ソース電極１３、ドレイン電極１４およびゲート電極１７を図２５に示したような平面パターンとすることで、ゲート電極１７のうち櫛歯型パターンの先端部と対向する部分も実効的なゲート幅に含まれると見なすことができるようになるので、たとえば図８を用いて説明したような平面パターンとする場合に比べて総ゲート幅を大きく取ることが可能となる。ＨＥＭＴのオン抵抗は、ソース抵抗、ドレイン抵抗およびチャネル抵抗の総和であることから、総ゲート幅が大きくなることにより、そのオン抵抗をさらに低減することが可能となる。
ここで、本発明者らは、ＨＥＭＴが形成されたチップの面積、ＨＥＭＴのオン抵抗およびピンチオフ時における容量の関係について調べた。図２９および図３０に示す平面パターンは、本発明者らが本実施の形態１のＨＥＭＴの平面パターン（図２０、図２５および図２６参照）と比較および検討したものであり、各部の寸法を記載したものである。また、図３１、図３２および図３３は、それぞれ図２０、図２５および図２６に示した本実施の形態１のＨＥＭＴの平面パターンについて各部の寸法を記載したものである。なお、図２９〜図３３中において、配線２３、３２、３３はハッチングを付して示してある。また、図２９〜図３３に示した平面パターンにおいては、各部の寸法を次のように定義する。すなわち、単位ゲートフィンガー（ゲート電極１７のうち、ソース電極１３とドレイン電極１４との間に配置された部分）長Ｗｆは、５０μｍまたは１５０μｍとする。ゲート電極１７と電気的に接続する配線２３の幅ａは、５μｍとする。ソース電極１３およびドレイン電極１４の幅は、配線２３と同様のａとし、５μｍとする。配線間スペースｂは、５μｍとする。配線間スペースｃは、７．５μｍとする。配線間スペースＬｓｐは、５μｍとする。チップ内における総ゲート長を３ｍｍとした時のゲートフィンガー数ｎは、単位ゲートフィンガー長Ｗｆが５０μｍの時は６０とし、単位ゲートフィンガー長Ｗｆが１５０μｍの時は２０とする。単位ゲート幅当たりのオン抵抗Ｒは、１Ω・ｍｍ（＝１０００Ω・μｍ）とする。単位ゲート幅当たりのピンチオフ時のゲート容量Ｃ０は、０．１ｐＦ／ｍｍ（＝０．０００１ｐＦ／μｍ）とする。ゲートフィンガー以外のゲート電極１７におけるピンチオフ時の単位長さ当たりのゲート容量ＣｏｆｆおよびＣｏｆｆ’はα×Ｃ０で表し、αは０．２とする。また、チップ面積はＳで表し、ＨＥＭＴのオン抵抗はＲｏｎで表し、図２９〜図３１の例における総ゲート幅Ｗｇはｎ×Ｗｆで表し、図３２および図３３の例における総ゲート幅Ｗｇｅｆｆは（Ｗｆ＋ａ＋ｂ）×ｎ＋ａで表し、ＨＥＭＴのピンチオフ時の総容量はＣｔｏｔａｌで表す。
図２９に示す平面パターン（以降、パターン１と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋ａ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇ＋Ｃｏｆｆ’×｛（ａ＋ｂ＋２×ｂ）×ｎ／２｝と表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４６１２５μｍ2、Ｒｏｎ＝０．３４Ω、およびＣｔｏｔａｌ＝０．３１２ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３７６２５μｍ2、Ｒｏｎ＝０．４１Ω、およびＣｔｏｔａｌ＝０．３０４ｐＦとなる。
図３０に示す平面パターン（以降、パターン２と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇ＋Ｃｏｆｆ×｛（ａ＋ｂ＋２×ｂ）×ｎ｝と表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４３０５０μｍ2、Ｒｏｎ＝０．３４Ω、およびＣｔｏｔａｌ＝０．３２４ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３６５５０μｍ2、Ｒｏｎ＝０．４１Ω、およびＣｔｏｔａｌ＝０．３０８ｐＦとなる。
図３１に示す平面パターン（以降、パターン３と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇ＋Ｃｏｆｆ×｛（ａ＋ｂ＋２×ｂ）×ｎ｝と表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４３０５０μｍ2、Ｒｏｎ＝０．３４Ω、およびＣｔｏｔａｌ＝０．３２４ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３６５５０μｍ2、Ｒｏｎ＝０．４１Ω、およびＣｔｏｔａｌ＝０．３０８ｐＦとなる。
図３２に示す平面パターン（以降、パターン４と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ａ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇｅｆｆ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇｅｆｆと表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４９２００μｍ2、Ｒｏｎ＝０．２９Ω、およびＣｔｏｔａｌ＝０．３６０５ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３８７００μｍ2、Ｒｏｎ＝０．３９Ω、およびＣｔｏｔａｌ＝０．３２０５ｐＦとなる。
図３３に示す平面パターン（以降、パターン５と記す）の場合には、チップ面積Ｓ、ＨＥＭＴのオン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量Ｃｔｏｔａｌは、それぞれＳ＝（Ｗｆ＋２×ａ＋２×ｂ＋２×Ｌｓｐ）×｛（ａ＋ｂ）×ｎ＋ａ＋２×Ｌｓｐ｝、Ｒｏｎ＝Ｒ／Ｗｇｅｆｆ、およびＣｔｏｔａｌ＝Ｃ０×Ｗｇｅｆｆと表すことができる。Ｗｆが５０μｍの場合には、Ｓ＝４９２００μｍ2、Ｒｏｎ＝０．２９Ω、およびＣｔｏｔａｌ＝０．３６０５ｐＦとなる。また、Ｗｆが１５０μｍの場合には、Ｓ＝３８７００μｍ2、Ｒｏｎ＝０．３９Ω、およびＣｔｏｔａｌ＝０．３２０５ｐＦとなる。
図３４は、上記パターン１〜パターン５についてのチップ面積Ｓ、オン抵抗Ｒｏｎ、およびＨＥＭＴのピンチオフ時の総容量ＣｔｏｔａｌからＳ／Ｒｏｎ、Ｒｏｎ／ＣｔｏｔａｌおよびＳ／Ｃｔｏｔａｌを求め、これらの数値を表に示したものである。また、図３５は、これらの数値をグラフに示したものである。高周波特性を考慮すると、Ｒｏｎ／Ｃｔｏｔａｌが小さい方が好ましく、特に１より小さい方が好ましい。図３４および図３５に示すように、本実施の形態１のＨＥＭＴの平面パターンであるパターン４およびパターン５はＲｏｎ／Ｃｔｏｔａｌが１より小さくなり、パターン４またはパターン５を有するＨＥＭＴについては、前述のスイッチング素子として用いるのに好ましい状態とすることができる。
図３６は、前述の高周波モジュールの構成図である。図３６に示すように、この高周波モジュールは、ＨＰＡ（High Power Amplifier）部４０、高周波ＩＣ部４１およびベースバンドＬＳＩ部４２から形成されている。ＨＰＡ部４０は、信号電波の送受信用アンテナ４４と電気的に接続する送受信切り替え用スイッチ回路４５および送信信号を増幅するパワーアンプモジュール４６などから形成されている。高周波ＩＣ部４１は、受信信号から不要波を除去する高周波フィルタ４７、受信信号を増幅するＬＮＡ（Low Noise Amplifier）４８、ＰＧＡ（Programmable Gain Amplifier）４９、デジタル制御水晶発振器（Digital Controlled Crystal Oscillator；ＤＣＸＯ）５０、ＲＦＶＣＯ（Radio Frequency Voltage Controlled Oscillator）５１、出力制御部５２、ＶＧＡ（Variable Gain Amplifier）５３、変調回路５４およびレギュレータ５５などから形成されている。また、ＬＮＡ４８は、増幅器４８Ａと復調回路４８Ｂとから形成されている。
図３７は、図３６中に示したＨＰＡ部に含まれる送受信切り替え用スイッチ回路４５の動作を示したものである。送受信切り替え用スイッチ回路４５は、図３７中に示すスイッチＳＷに相当する。たとえば、スイッチＳＷによって、送受信用アンテナ４４が送信側回路に含まれるパワーアンプモジュール４６と電気的に接続された場合には、送受信用アンテナ４４は送信用アンテナとして機能し、パワーアンプモジュール４６から送受信用アンテナ４４へは送信ＲＦ信号が送信される。
本実施の形態１において、上記スイッチＳＷは前述の本実施の形態１のＨＥＭＴで形成される。図３８に示すように、スイッチＳＷは、２個のＨＥＭＴＱ１と２個のＨＥＭＴＱ２とから形成されている。ＨＥＭＴＱ１およびＨＥＭＴＱ２は同時にオンとなることはなく、一方がオンの時には他方はオフとなる。すなわち、２個のＨＥＭＴＱ１のゲートに電圧Ｖｇ１が印加される（ＨＥＭＴＱ１がオンになる）時には、２個のＨＥＭＴＱ２のゲートには電圧は印加されず（ＨＥＭＴＱ２がオフになる）、パワーアンプモジュール４６から送受信用アンテナ４４へ送信ＲＦ信号が送信される。一方、２個のＨＥＭＴＱ２のゲートに電圧Ｖｇ２が印加される（ＨＥＭＴＱ２がオンになる）時には、２個のＨＥＭＴＱ１のゲートには電圧は印加されず（ＨＥＭＴＱ１がオフになる）、送受信用アンテナ４４からＬＮＡ４８へ受信ＲＦ信号が送信される。また、図３９に示すような回路図で示すことができる本実施の形態１のＨＥＭＴＱ１、Ｑ２において、スイッチング動作時におけるドレインバイアスＶｄ、ソースバイアスＶｓおよびゲートバイアスＶｇは、オフ時のゲートバイアスＶｇが−２．８Ｖである以外はすべてのバイアスは０Ｖとすることを例示できる。このような各バイアス条件下において、ＨＥＭＴＱ１、Ｑ２は、オン時には図４０に示すような等価回路図で表すことができ、ゲート・ドレイン間、ゲート・ソース間およびソース・ドレイン間には、それぞれ容量Ｃｇｄ、容量Ｃｇｓおよびオン抵抗Ｒｏｎが形成される。また、ＨＥＭＴＱ１、Ｑ２は、オフ時には図４１に示すような等価回路図で表すことができ、ゲート・ドレイン間、ゲート・ソース間およびソース・ドレイン間には、それぞれ容量Ｃｇｄ、容量Ｃｇｓおよび容量Ｃｄｓが形成される。
図４２は、上記送受信切り替え用スイッチ回路４５の詳細を示した回路図である。図４２に示すように、送受信切り替え用スイッチ回路４５は、たとえば複数バンドの信号を送受信可能な高周波モジュールに用いることができる。送受信切り替え用スイッチ回路４５は、上記ＨＥＭＴＱ１、Ｑ２の他にＨＥＭＴＱ３Ａ、Ｑ３Ｂ、Ｑ４を含む。送受信用アンテナ４４（図３６〜図３８参照）と電気的に接続する端子５６は、２個のＨＥＭＴＱ１のソース・ドレインの一方と電気的に接続している。端子５７はＨＥＭＴＱ１、Ｑ３Ａ、Ｑ３Ｂのゲートと電気的に接続し、上記電圧Ｖｇ１はこの端子５７を介して印加される。すなわち、ＨＥＭＴＱ３Ａ、Ｑ３Ｂのオンまたはオフは、ＨＥＭＴＱ１のオンまたはオフと連動することになる。送受信用アンテナ４４と電気的に接続する端子５８は、２個のＨＥＭＴＱ２のソース・ドレインの一方と電気的に接続している。端子５９はＨＥＭＴＱ２のゲートと電気的に接続し、上記電圧Ｖｇ２はこの端子５９を介して印加される。端子６０はＨＥＭＴＱ４のゲートと電気的に接続している。ＨＥＭＴＱ３Ａ、Ｑ３Ｂのソース・ドレインの一方は、ＨＥＭＴＱ２のソース・ドレインの端子５８と電気的に接続していない方と電気的に接続し、他方は容量Ｃ１を介して端子６１と電気的に接続している。また、端子６１は、接地電位と電気的に接続している。ＨＥＭＴＱ４のソース・ドレインの一方は、ＨＥＭＴＱ２のソース・ドレインの端子５８と電気的に接続していない方と電気的に接続し、他方は端子６２と電気的に接続している。端子６３は、接地電位と電気的に接続している。
（実施の形態２）
図４３は、本実施の形態２のＨＥＭＴの製造工程中の要部断面図である。
前記実施の形態１においては、メサエッチング法によってチップ領域の周辺部のキャップ層８、層間膜７、ショットキー層６、電子供給層５、チャネル層４および電子供給層３を除去し、素子分離部９を形成したが（図３参照）、本実施の形態２においては、図４３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとし、チップ領域の周辺部にｐ型の導電型（第２導電型）を有する不純物を導入することによって素子分離部９Ａを形成する。この時、導入する不純物としては、Ｈ+イオン（水素イオン）またはＢ（ホウ素）を例示することができる。なお、素子分離部９Ａを形成する工程以外は、前記実施の形態１で説明した製造工程と同様である。このように、不純物の導入によって素子分離部９Ａを形成することにより、メサエッチングによる段差が形成されないので、その段差の製造上の形成位置の誤差を考慮して設ける活性領域の外周部の領域を小さくすることができる。すなわち、前記実施の形態１に比べて平面では素子分離部９Ａで規定される活性領域が小さくなるので、ソース電極（図８参照）、ドレイン電極（図８参照）、ゲート電極１７（ゲートパッド１７Ａを含む（図８参照））、配線２１、２２、２３（図１５参照）、配線３２、３３（図２０参照）を効率よく配置することが可能となる。その結果、前記実施の形態１に比べてチップを小型化することができる。
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体装置は、たとえば携帯電話などの移動体通信機器に搭載される高周波モジュールに含まれる高周波回路の１つであるアンテナスイッチ回路中にて、スイッチング素子として適用することができる。
本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。 図１に示した基板の断面をさらに詳細に示した要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴのドレイン電流特性を示す説明図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴの相互コンダクタンス特性を示す説明図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴのドレイン電流特性を示す説明図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴの相互コンダクタンス特性を示す説明図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 本発明者らが検討した半導体装置の構造の一例を説明する要部平面図である。 本発明者らが検討した半導体装置の構造の一例を説明する要部平面図である。 本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置の要部平面図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴと本発明者らが検討したＨＥＭＴについての諸特性を表に示した説明図である。 図３４に示した各数値をグラフ化して示した説明図である。 本発明の実施の形態１である半導体装置を含む高周波モジュールの構成図である。 図３６中に示したＨＰＡ部に含まれる送受信切り替え用スイッチ回路の動作を示す説明図である。 図３７に示した送受信切り替え用スイッチ回路の動作をさらに詳細に示した要部回路図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴの回路図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴのオン時の等価回路図である。 本発明の実施の形態１である半導体装置が有するＨＥＭＴのオフ時の等価回路図である。 図３６に示した送受信切り替え用スイッチ回路の回路図である。 本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。 本発明者らが検討したＨＥＭＴ素子の構造の一例を説明する要部平面図である。 図４４中のＡ−Ａ線に沿った断面図である。 本発明者らが検討したＨＥＭＴ素子の構造の一例を説明する要部平面図である。 図４６中のＡ−Ａ線に沿った断面図である。 図４６に示したＨＥＭＴ素子を２個並列に接続した構造を説明する要部平面図である。 図４８中のＡ−Ａ線に沿った断面図である。 ゲート電極の延在方向を説明する平面図である。
符号の説明
１ 基板
２ バッファ層
２Ａ、２Ｃ ＧａＡｓ層
２Ｂ、２Ｄ ＡｌＧａＡｓ層
３ 電子供給層
４ チャネル層
４Ａ、４Ｅ ＡｌＧａＡｓ層
４Ｂ、４Ｄ ＧａＡｓ層
４Ｃ ＩｎＧａＡｓ層
５ 電子供給層
６ ショットキー層（電子供給層）
７ 層間膜
８ キャップ層
９ 素子分離部（素子分離領域）
９Ａ 素子分離部（素子分離領域）
１０ 酸化シリコン膜
１１、１２ 開口部
１３ ソース電極
１４ ドレイン電極
１５ 保護膜
１６ 開口部
１７ ゲート電極（第１ゲート部）
１７Ａ ゲートパッド（第２ゲート部）
１８ 層間絶縁膜
１９、２０ 開口部
２１、２２、２３ 配線
２４ 層間絶縁膜
２５、２６ 開口部
２７ Ｍｏ／Ａｕ／Ｍｏ膜
２８ フォトレジスト膜
２９、３０ 開口部
３１ Ａｕ膜
３２、３３ 配線
３４ ポリイミド膜
３５ 開口部
４０ ＨＰＡ部
４１ 高周波ＩＣ部
４２ ベースバンドＬＳＩ部
４４ 送受信用アンテナ
４５ 送受信切り替え用スイッチ回路
４６ パワーアンプモジュール
４７ 高周波フィルタ
４８ ＬＮＡ
４８Ａ 増幅器
４８Ｂ 復調回路
４９ ＰＧＡ
５０ デジタル制御水晶発振器
５１ ＲＦＶＣＯ
５２ 出力制御部
５３ ＶＧＡ
５４ 変調回路
５５ レギュレータ
５６〜６３ 端子
１０１ 半導体基板
１０２ ソース電極
１０３ ドレイン電極
１０４ ゲート電極
１０４Ａ ゲートパッド
１０５ ソース配線
１０６ ドレイン配線
１０７ ゲート配線
Ｃ１ 容量
Ｑ１、Ｑ２、Ｑ３Ａ、Ｑ３Ｂ、Ｑ４ ＨＥＭＴ
ＳＷ スイッチ

Claims (18)

  1. 第１チャネル型のＨＥＭＴを有し、
    前記ＨＥＭＴは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、
    前記チャネル層上に形成された電子供給層と、
    前記電子供給層とショットキー接続するゲート電極と、
    前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、
    前記ゲート電極は、平面において第１方向および前記第１方向と交差する第２方向に沿って延在していることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ＨＥＭＴは、通信機器のアンテナスイッチ回路におけるスイッチング素子であることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記ゲート電極のゲート長は、１μｍ以下であることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記ゲート電極は、前記第１方向および前記第２方向に沿って延在する電極が連続的に接続された構造となっていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記ゲート電極は、前記ＨＥＭＴのゲートとなる第１ゲート部と、上層の配線が接続する第２ゲート部とから形成され、
    前記第１ゲート部は、前記素子分離領域上には延在しないように前記活性領域上に配置されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１方向と前記第２方向とは直交することを特徴とする半導体装置。
  7. 請求項２記載の半導体装置において、
    前記通信機器は移動体通信機器であることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記基板は、化合物半導体を主成分とすることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記化合物半導体は、ガリウムヒ素であることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、
    前記電子供給層は第１導電型であり、
    前記素子分離領域は、前記基板に第２導電型の不純物を導入することで形成されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第２導電型の不純物は、水素イオンまたはホウ素イオンであることを特徴とする半導体装置。
  12. 第１チャネル型のＨＥＭＴを有し、
    前記ＨＥＭＴは、基板の主面上において素子分離領域に取り囲まれた活性領域に形成されたチャネル層と、
    前記チャネル層上に形成された電子供給層と、
    前記電子供給層とショットキー接続するゲート電極と、
    前記電子供給層とオーミック接続するソース電極およびドレイン電極とを含み、
    前記ゲート電極は、平面において第１方向および前記第１方向と交差する第２方向に沿って延在し、
    前記ゲート電極のゲート長は、１μｍ以下であり、
    前記基板は、化合物半導体を主成分としていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記ＨＥＭＴは、通信機器のアンテナスイッチ回路におけるスイッチング素子であることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記ゲート電極は１本であり、連続して前記第１方向および前記第２方向に沿って延在していることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記ゲート電極は、前記ＨＥＭＴのゲートとなる第１ゲート部と、上層の配線が接続する第２ゲート部とから形成され、
    前記第１ゲート部は、前記素子分離領域上には延在しないように前記活性領域上に配置されていることを特徴とする半導体装置。
  16. 請求項１３記載の半導体装置において、
    前記通信機器は移動体通信機器であることを特徴とする半導体装置。
  17. 請求項１２記載の半導体装置において、
    前記化合物半導体は、ガリウムヒ素であることを特徴とする半導体装置。
  18. 請求項１２記載の半導体装置において、
    前記電子供給層は第１導電型であり、
    前記素子分離領域は、前記基板に第２導電型の不純物を導入することで形成されていることを特徴とする半導体装置。
JP2003397982A 2003-11-27 2003-11-27 半導体装置 Pending JP2005159157A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003397982A JP2005159157A (ja) 2003-11-27 2003-11-27 半導体装置
US10/989,388 US7307298B2 (en) 2003-11-27 2004-11-17 Semiconductor device
US11/979,565 US7838914B2 (en) 2003-11-27 2007-11-06 Semiconductor device
US12/909,300 US8169008B2 (en) 2003-11-27 2010-10-21 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003397982A JP2005159157A (ja) 2003-11-27 2003-11-27 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011153413A Division JP2011249821A (ja) 2011-07-12 2011-07-12 半導体装置

Publications (1)

Publication Number Publication Date
JP2005159157A true JP2005159157A (ja) 2005-06-16

Family

ID=34616556

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003397982A Pending JP2005159157A (ja) 2003-11-27 2003-11-27 半導体装置

Country Status (2)

Country Link
US (3) US7307298B2 (ja)
JP (1) JP2005159157A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335586A (ja) * 2006-06-14 2007-12-27 Sony Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2008021949A (ja) * 2006-07-14 2008-01-31 Sony Corp 半導体素子及びこれを備える通信機器
JP2010062320A (ja) * 2008-09-03 2010-03-18 Toshiba Corp 半導体装置およびその製造方法
JP2010098243A (ja) * 2008-10-20 2010-04-30 Renesas Technology Corp 半導体装置
JP2011181743A (ja) * 2010-03-02 2011-09-15 Panasonic Corp 電界効果トランジスタ
WO2012008075A1 (ja) * 2010-07-12 2012-01-19 パナソニック株式会社 窒化物半導体装置
JP2012524403A (ja) * 2009-04-14 2012-10-11 トライクイント・セミコンダクター・インコーポレイテッド 複数のフィールドプレートを有する電界効果トランジスタ
WO2020004198A1 (ja) * 2018-06-28 2020-01-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び高周波モジュール
JP2020043295A (ja) * 2018-09-13 2020-03-19 住友電工デバイス・イノベーション株式会社 半導体装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4024762B2 (ja) * 2004-01-16 2007-12-19 ユーディナデバイス株式会社 高周波スイッチ
US7250642B2 (en) * 2004-07-29 2007-07-31 Matsushita Electric Industrial Co., Ltd. Field-effect transistor
JP4272142B2 (ja) * 2004-12-07 2009-06-03 株式会社ルネサステクノロジ スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール
CN101233531B (zh) * 2005-07-29 2012-05-30 株式会社半导体能源研究所 半导体装置的制造方法
JP2007165446A (ja) * 2005-12-12 2007-06-28 Oki Electric Ind Co Ltd 半導体素子のオーミックコンタクト構造
JP5200323B2 (ja) * 2005-12-22 2013-06-05 三菱電機株式会社 高周波半導体装置
JP5608322B2 (ja) 2008-10-21 2014-10-15 パナソニック株式会社 双方向スイッチ
US8008977B2 (en) * 2009-04-14 2011-08-30 Triquint Semiconductor, Inc. Field-plated transistor including feedback resistor
JP2011165749A (ja) * 2010-02-05 2011-08-25 Panasonic Corp 半導体装置
JP5467979B2 (ja) 2010-09-14 2014-04-09 ルネサスエレクトロニクス株式会社 高周波モジュール
CN103582939B (zh) 2011-06-24 2016-03-09 松下知识产权经营株式会社 氮化物半导体装置
US9029230B2 (en) * 2013-01-31 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive line routing for multi-patterning technology
US9214423B2 (en) * 2013-03-15 2015-12-15 Semiconductor Components Industries, Llc Method of forming a HEMT semiconductor device and structure therefor
EP2942815B1 (en) * 2014-05-08 2020-11-18 Nexperia B.V. Semiconductor device and manufacturing method
DE102014113465B4 (de) 2014-09-18 2022-01-13 Infineon Technologies Austria Ag Elektronisches Bauteil
JP6451605B2 (ja) * 2015-11-18 2019-01-16 株式会社村田製作所 高周波モジュール及び通信装置
US10037985B2 (en) * 2016-05-17 2018-07-31 X-Celeprint Limited Compound micro-transfer-printed power transistor device
US10580768B1 (en) * 2018-09-28 2020-03-03 Win Semiconductors Corp. Gallium arsenide cell
US11152395B1 (en) 2020-11-12 2021-10-19 X-Celeprint Limited Monolithic multi-FETs
CN112687740B (zh) * 2020-12-30 2022-06-21 江苏大学 一种AlGaN/GaN高电子迁移率晶体管及制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5946001A (ja) * 1982-09-08 1984-03-15 ソニー株式会社 リ−ドレス電子部品
JPS5952701A (ja) * 1982-09-21 1984-03-27 Fuji Xerox Co Ltd 測定具の目盛表示装置
JPS60149174A (ja) * 1984-01-17 1985-08-06 Toshiba Corp 電界効果型半導体装置
JPH0494137A (ja) * 1990-08-10 1992-03-26 Nikko Kyodo Co Ltd 電界効果トランジスタ
JPH07303001A (ja) * 1994-05-10 1995-11-14 Hitachi Ltd 高周波スイッチ
JPH08172163A (ja) * 1994-12-19 1996-07-02 Matsushita Electric Ind Co Ltd １入力多出力スイッチおよび多入力１出力スイッチ
JPH10256533A (ja) * 1997-03-17 1998-09-25 Toshiba Corp 化合物半導体装置およびその製造方法
JP2000012561A (ja) * 1998-06-18 2000-01-14 Nec Corp 半導体装置およびその製造方法
JP2001068482A (ja) * 1999-08-27 2001-03-16 Sanken Electric Co Ltd 電界効果型半導体装置
JP2001168112A (ja) * 1999-12-03 2001-06-22 Oki Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222210B1 (en) * 1998-04-14 2001-04-24 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor apparatus
JP3241022B2 (ja) 1999-05-25 2001-12-25 日本電気株式会社 電界効果トランジスタ
JP2003522412A (ja) * 2000-02-04 2003-07-22 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 埋込形チャネル電界効果トランジスタを含む半導体デバイスの製造方法
JP2001284367A (ja) 2000-03-29 2001-10-12 Nec Kansai Ltd 高周波用電界効果トランジスタ
JP4049239B2 (ja) * 2000-08-30 2008-02-20 Ｔｄｋ株式会社 表面弾性波素子を含む高周波モジュール部品の製造方法
JP4137356B2 (ja) * 2000-09-07 2008-08-20 Ｔｄｋ株式会社 表面弾性波素子を含む高周波モジュール部品の製造方法
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
JP2002343802A (ja) * 2001-05-16 2002-11-29 Hitachi Ltd 半導体装置およびそれを搭載した電子装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5946001A (ja) * 1982-09-08 1984-03-15 ソニー株式会社 リ−ドレス電子部品
JPS5952701A (ja) * 1982-09-21 1984-03-27 Fuji Xerox Co Ltd 測定具の目盛表示装置
JPS60149174A (ja) * 1984-01-17 1985-08-06 Toshiba Corp 電界効果型半導体装置
JPH0494137A (ja) * 1990-08-10 1992-03-26 Nikko Kyodo Co Ltd 電界効果トランジスタ
JPH07303001A (ja) * 1994-05-10 1995-11-14 Hitachi Ltd 高周波スイッチ
JPH08172163A (ja) * 1994-12-19 1996-07-02 Matsushita Electric Ind Co Ltd １入力多出力スイッチおよび多入力１出力スイッチ
JPH10256533A (ja) * 1997-03-17 1998-09-25 Toshiba Corp 化合物半導体装置およびその製造方法
JP2000012561A (ja) * 1998-06-18 2000-01-14 Nec Corp 半導体装置およびその製造方法
JP2001068482A (ja) * 1999-08-27 2001-03-16 Sanken Electric Co Ltd 電界効果型半導体装置
JP2001168112A (ja) * 1999-12-03 2001-06-22 Oki Electric Ind Co Ltd 半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335586A (ja) * 2006-06-14 2007-12-27 Sony Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2008021949A (ja) * 2006-07-14 2008-01-31 Sony Corp 半導体素子及びこれを備える通信機器
JP2010062320A (ja) * 2008-09-03 2010-03-18 Toshiba Corp 半導体装置およびその製造方法
JP2010098243A (ja) * 2008-10-20 2010-04-30 Renesas Technology Corp 半導体装置
JP2012524403A (ja) * 2009-04-14 2012-10-11 トライクイント・セミコンダクター・インコーポレイテッド 複数のフィールドプレートを有する電界効果トランジスタ
US8754496B2 (en) 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
JP2011181743A (ja) * 2010-03-02 2011-09-15 Panasonic Corp 電界効果トランジスタ
CN102194866A (zh) * 2010-03-02 2011-09-21 松下电器产业株式会社 场效应晶体管
JP2012023074A (ja) * 2010-07-12 2012-02-02 Panasonic Corp 窒化物半導体装置
WO2012008075A1 (ja) * 2010-07-12 2012-01-19 パナソニック株式会社 窒化物半導体装置
WO2020004198A1 (ja) * 2018-06-28 2020-01-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び高周波モジュール
JPWO2020004198A1 (ja) * 2018-06-28 2021-07-08 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び高周波モジュール
JP7345464B2 (ja) 2018-06-28 2023-09-15 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び高周波モジュール
JP2020043295A (ja) * 2018-09-13 2020-03-19 住友電工デバイス・イノベーション株式会社 半導体装置
JP7155482B2 (ja) 2018-09-13 2022-10-19 住友電工デバイス・イノベーション株式会社 半導体装置
TWI821392B (zh) * 2018-09-13 2023-11-11 日商住友電工器件創新股份有限公司 半導體裝置

Also Published As

Publication number Publication date
US8169008B2 (en) 2012-05-01
US20080073671A1 (en) 2008-03-27
US20110031533A1 (en) 2011-02-10
US20050116253A1 (en) 2005-06-02
US7307298B2 (en) 2007-12-11
US7838914B2 (en) 2010-11-23

Similar Documents

Publication Publication Date Title
JP2005159157A (ja) 半導体装置
US8385847B2 (en) Switching element, antenna switch circuit and radio frequency module using the same
US8502235B2 (en) Integrated nitride and silicon carbide-based devices
US8035111B2 (en) Integrated nitride and silicon carbide-based devices
TWI475690B (zh) 多閘半導體裝置
JP4954463B2 (ja) ショットキーバリアダイオード
US8338871B2 (en) Field effect transistor with electric field and space-charge control contact
CN107068667B (zh) 调谐的半导体放大器
US20070114568A1 (en) Semiconductor device and circuit having multiple voltage controlled capacitors
US20050263822A1 (en) Semiconductor device and manufacturing method thereof
JP2004039657A (ja) 半導体装置
CN116403982A (zh) 具有旁路栅极晶体管的高功率mmic器件
US9472497B2 (en) Semiconductor device
US20090173999A1 (en) Field effect transistor with gate having varying sheet resistance
JP2011249821A (ja) 半導体装置
US8587028B2 (en) Gateless switch with capacitively-coupled contacts
US20240162340A1 (en) Semiconductor device and manufacturing method
US20240170550A1 (en) Semiconductor device
JPS63164504A (ja) 半導体装置
JP2005101565A (ja) スイッチ用半導体装置及びスイッチ回路
US10256334B2 (en) Gateless switch with capacitively-coupled contacts
JPH10144913A (ja) 電界効果トランジスタ、半導体集積回路装置及び電界効果トランジスタの製造方法
JP2023044022A (ja) 半導体装置
JP2004153275A (ja) ガリウム砒素半導体中の高抵抗体
JP2011035197A (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法及び通信装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061115

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110412

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110712