CN107068667B - 调谐的半导体放大器 - Google Patents

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Abstract

描述了用于改进在高频率和/或高功率下工作的集成半导体晶体管的性能的方法和结构。两个电容器可以被连接到半导体晶体管的输入并且被调谐以抑制第二谐波产生并且转换和匹配所述器件的输入阻抗。描述了两个阶段的调谐过程。晶体管可以含有氮化镓并且可以配置为能够处理最高1000W的功率的功率晶体管。调谐的晶体管能够在最高6GHz的频率下以高于60％的峰值漏极效率工作。

Description

调谐的半导体放大器
技术领域
本申请涉及高速高功率半导体晶体管和由这种晶体管构造成的放大器。
背景技术
近年来，氮化镓半导体材料由于其令人满意的电子和光电性能，已经获得了相当的关注。GaN具有约3.4ev的宽的直接带隙，其对应于可见光谱的蓝色波长区域。已经开发出并且能够在市场上买到基于GaN及其合金的发光二极管(LED)和激光二极管(LD)。这些器件能够发射可见光谱的从紫色到红色区域的可见光。
由于其较宽的带隙，GaN比其它半导体(例如硅)更耐雪崩击穿，并且能够在更高的温度下保持电学性能。与硅相比，GaN还具有更高的载流子饱和速度。此外，GaN具有纤锌矿型晶体结构，是非常稳定和坚硬的材料，具有较高的热传导性，并且具有比其它常规半导体(例如硅、锗和砷化镓)更高得多的熔点。因此，GaN对于高速、高电压和高功率的应用而言是有用的。例如，氮化镓材料在用于射频(RF)通信、雷达、RF能量和微波应用的半导体放大器中是有用的。
在目前和所提出的通信标准(例如WiMAX、4G、5G)下支持移动通信和无线因特网接入的应用可能对RF功率晶体管有严格的性能要求。这些晶体管可能需要满足与输出功率、信号线性度、信号增益、带宽和效率相关的性能规定。
发明内容
描述了用于改进高速高功率半导体晶体管的性能的方法和结构。在一些实施例中，所述晶体管可以包括氮化镓材料，但是在其他实施例中，可以使用其他半导体材料。在一些实施方式中，晶体管由沉积在不同材料的衬底上的氮化镓半导体材料的一个或更多个层形成。可以包括芯片上的电路，以调整该器件的性能，从而抑制第二谐波产生并匹配该器件的输入阻抗。根据一些实施例，双电容器输入网络被结合到晶体管封装中，以改善该器件的性能。
在一些实施例中，一种用于对具有双电容器输入网络的半导体晶体管进行调谐的方法可以包括以下动作：改变第一电容性分路中的第一电容器的值，直到晶体管的S11散射参数曲线的谐振回路在大约为半导体晶体管的目标频率两倍的频率处具有峰值为止。第一电容性分路可以连接到半导体晶体管的至少一个栅极触点。一种用于对该半导体晶体管进行调谐的方法可以还包括改变第二电容性分路中的第二电容器的值，直到第二电容性分路的输入处的输入阻抗约等于目标阻抗值为止。在所述第一电容器的值已经被改变之后，所述第二电容性分路可以被添加到第一电容性分路。
在一些方面，半导体晶体管可以在晶体管的有源区域中包括氮化镓。目标频率可以从约1GHz到约6GHz。根据一些实施方式，改变第一电容器的值可以包括在从约5pF到约60pF的范围内选择第一电容器的值。在一些方面，改变第二电容器的值可以包括在从约5pF到约60pF的范围内选择第二电容器的值。
根据一些实施方式，通过朝向半导体晶体管看第一电容性分路来确定S11散射参数曲线。在一些方面，通过数值模拟确定S11散射参数曲线。在一些实施方式中，S11散射参数曲线包括栅-源电容Cgs的影响。
根据一些实施方式，一种用于调谐半导体晶体管的方法可以还包括利用多个接合线连接件将第一电容器的电极连接到半导体晶体管的栅极垫。在一些方面，第一电容器为条形电容器。在一些实施方式中，一种方法还包括利用多条接合线将第二电容器的电极连接到第一电容器的电极。一种方法可以还包括将第二电容器的电极连接到封装栅极引线。在一些方面，第二电容器是条形电容器。一种用于调谐半导体晶体管的方法可以还包括以下动作：选择第一电容器的第一值；选择第二电容器的第二值；和将半导体晶体管与具有第一值的第一电容器和具有第二值的第二电容器组装到封装中。
在一些实施方式中，一种调谐半导体晶体管的目标阻抗值包括在0欧姆到100欧姆之间的实数阻抗。在一些方面，半导体晶体管包括以线性阵列设置在半导体管芯上的一个或更多个耗尽型晶体管。
前述实施方式、特征和方面可以以任何合适的组合被包括在用于调谐半导体晶体管的方法的实施例中。
在一些实施例中，调谐的半导体晶体管可以包括与半导体晶体管的至少一个栅极触点相连的第一电容性分路和与第一电容性分路相连的第二电容性分
路，其中在第二电容性分路未连接的情况下在第一电容性分流处朝向半导体晶体管看地确定的S11散射参数曲线的谐振回路的峰值位于大约为半导体晶体管的目标频率两倍的频率处。
在一些方面，半导体晶体管包括集成到管芯上的一个或更多个氮化镓晶体管。所述一个或更多个氮化镓晶体管可以以线性阵列布置。在一些情况下，所述一个或更多个氮化镓晶体管包括耗尽型晶体管。根据一些方面，所述一个或更多个氮化镓晶体管包括高电子迁移率晶体管。在一些实施方式中，所述一个或更多个氮化镓晶体管以线性阵列布置并且半导体晶体管的每单位长度的额定功率密度为约1W/mm到约15W/mm。在一些方面，所述一个或更多个氮化镓晶体管包括形成在硅衬底之上的氮化镓层。根据一些实施方式，调谐的半导体晶体管在目标频率下的漏极效率为约50％到约80％。
在一些实施方式中，调谐的半导体晶体管可以包括形成在硅衬底和氮化镓层之间的至少一个过渡层。在一些方面，第一电容性分路可以包括：电容从约5pF到约60pF的第一条形电容器；和连接在第一条形电容器的电极和该一个或更多个晶体管的栅极垫之间的第一多条接合线。接合线可以由金制成并且可以以约100微米到约500微米的间距间隔开。在一些情况下，第二电容性分路包括：电容为约5pF到约60pF的第二条形电容器；和连接在第二条形电容器的电极和第一条形电容器的电极之间的第二多条接合线。所述第一多条接合线和第二多条接合线可以由金制成并且可以以从约100微米到约500微米的间距间隔开。
根据一些方面，调谐的半导体晶体管可以还包括：容置半导体晶体管、第一电容性分路和第二电容性分路的封装。所述封装可以包括与第二电容性分路相连的金属引线，其提供了与晶体管的该至少一个栅极触点的栅极连接。在一些实施方式中，封装可以包括陶瓷气腔、塑料气腔或者塑料包覆成型封装。在一些方面，半导体晶体管的实数输入阻抗在0欧姆到约100欧姆之间。晶体管的目标频率可以为从约1GHz到约6GHz。在一些情况下，多个调谐的半导体晶体管可以被组装到电路板上以作为单个功率晶体管并联地工作。
前述装置和方法实施例可以具有上述或者以下进一步详细描述的方面、特征和动作地被包括在任何合适的组合中。根据以下结合附图的描述，能够更充分地理解本教示的这些和其他方面、实施例和特征。
附图说明
本领域技术人员将理解，本文中描述的附图仅用于图示目的。应理解，在一些情况下，可能会夸大地或者放大地示出所述实施例的各方面，以方便对所述实施例的理解。附图不一定是成比例的，而是将重点放在图示本教示的原理。在附图中，在各幅附图中，相似的附图标记通常表示相似的特征、功能上相似和/或结构上相似的元件。在附图涉及微制造电路时，可能会仅示出一个器件和/或电路，以简化附图。在实践中，大量器件或电路可以并联地制造在衬底的大区域上或者整个衬底上。此外，描绘的器件或电路可以集成到更大的电路内。
当在以下的详细描述中提及附图时，可能会使用“顶部”、“底部”、“上”、“下”、“垂直”、“水平”和类似的空间参照。这些参照用于教示目的，而不旨在作为对于具体化器件的绝对参考。具体化器件可以以可能与附图中示出的取向不同的任何合适的方式在空间上取向。附图并非旨在以任何方式限制本教示的范围。
图1A是根据一些实施例，包括氮化镓材料的场效应晶体管的结构的正视图；
图1B描绘了根据一些实施例，包括氮化镓材料的场效应晶体管的平面图；
图2A描绘了根据一些实施例，包括氮化镓材料的功率晶体管的平面图；
图2B是描绘了根据一些实施例，包括氮化镓材料的封装功率晶体管的剖视平面图；
图2C描绘了根据一些实施例的封装功率晶体管的平面图；
图2D描绘了根据一些实施例的封装功率晶体管的端视正视图；
图3A为图示了根据一些实施例，针对半导体晶体管的第二谐波调谐曲线的史密斯圆图；
图3B为示出了根据一些实施例，与图3A的调谐曲线对应的输入网络和半导体晶体管的粗略电路示意图；
图4A为图示了根据一些实施例，针对功率晶体管的阻抗匹配曲线的史密斯圆图；
图4B为示出了根据一些实施例，用于与图4A的调谐曲线对应的晶体管的双电容器输入网络的电路示意图；
图5描绘了根据一些实施例，用于调谐功率晶体管的方法；
图6A示出了在第一调谐阶段，从封装外部向用于氮化镓晶体管的器件的栅极引线看到的栅极端子输入阻抗轨迹的示例；
图6B示出了从GaN FET源极端子212向上通过FET的栅极垫255向具有封装的器件栅极端子的单电容器网络看到的阻抗轨迹，其中所述封装的器件栅极端子终止于50欧姆的负载；
图7A示出了在第二调谐阶段，从封装外部向用于氮化镓晶体管的器件的栅极引线看到的栅极端子211的输入阻抗轨迹的示例；和
图7B示出了从GaN FET源极端子212向上通过FET的栅极垫255，向具有封装的器件栅极端子的双电容器网络看到的阻抗轨迹，其中所述封装的器件栅极端子终止于50欧姆的负载。
根据以下给出的详细描述并且结合附图，所图示的实施例的特征和优点会变得更加明显。
具体实施方式
如上所述，由于氮化镓的有利材料性能，包括氮化镓材料的晶体管对于高速、高电压和高功率的应用是有用的。这些应用中的一些可能会对包括氮化镓晶体管的器件有严格的性能要求。本申请发明人已经意识并且领会到，在晶体管的输入处的适当的第二谐波终止能够提高器件的峰值漏极效率(DE)并且可能增大峰值输出功率。此外，经由输入网络，合适的第二谐波终止能够改进晶体管对于功率放大器构架的有用性，所述功率放大器构架包括但不限于J类、F类、逆F类、AB类放大器和多尔蒂(Doherty)放大器。本申请发明人已经意识并且领会到，输入网络能够与晶体管一起被集成到封装中，并且能够使用双阶段的方法来更好地抑制第二谐波产生并且使器件的输入阻抗与目标值匹配。
作为介绍性解释，图1A和图1B描绘了能够被包括在以下描述的实施例中的单个场效应晶体管100的示例。晶体管可以由衬底105上的一个或更多个氮化镓层114、112形成。晶体管100可以包括一个或更多个源极触点120、一个或更多个栅极触点130、以及一个或更多个漏极触点140。可以在晶体管上沉积有一个或更多个钝化层150。栅极的宽度Wg可以从约10微米(μm)到约2毫米(mm)。沟道的长度Lg可以从约0.02μm到约1.0μm。
当使用术语“上”、“相邻”或者“之上”以描述层或者结构的位置时，在所描述的层与该层被描述为在其上、与其相邻或在其之上的基础层之间可能存在或者不存在一个或更多个材料层。当层被描述为“直接”或者“紧接”地在另一层上、与其相邻或者在其之上时，不存在中间层。当层被描述为在另一层或者衬底“上”或者“之上”时，其可以覆盖该整个层或衬底，或者该层或衬底的一部分。术语“上”和“之上”用于方便关于图示的解释，而不旨在作为绝对的方向参考。器件可以以与附图中示出的取向不同的取向制造和实施(例如，绕水平轴转动超过90度)。
在一些实施方式中，晶体管100形成为耗尽型高电子迁移率晶体管(HEMT)。在一些实施例中，晶体管100可以形成为结型场效应晶体管(JFET)。在其他实施例中可以使用其他晶体管构架。其他晶体管构架可以包括但不限于金属氧化物半导体场效应晶体管(MOSFET)和金属绝缘体半导体场效应晶体管(MISFET)。
根据一些实施例，衬底105可以包括块状GaN，尽管块状GaN可能制造起来是昂贵的。在优选的实施方式中，衬底可以包括硅。例如，衬底可以为块状单晶硅衬底或绝缘体上单晶硅(SOI)。在一些实施例中，衬底105可以包括蓝宝石或碳化硅。衬底105可以以晶片(例如硅半导体晶片)的形式，并且具有从约50mm到约450mm的直径。在各实施例中，衬底的表面是单晶的，使得III氮材料可以从衬底的表面外延地生长。根据一些实施例，硅衬底可以包括高电阻率的硅层或者区域。如本文中使用的，高电阻率被定义为大于100欧姆-厘米，大于1000欧姆-厘米或者甚至大于10000欧姆-厘米。在其他实施例中，硅衬底可以由漂浮区硅(111)组成，或者由磁直拉(MCZ)硅(111)组成。衬底105的厚度可以约为1mm，小于725微米，小于675微米，小于625微米，小于约150微米，或者小于约50微米。
由于衬底和氮化镓层114之间的晶格失配，可以在衬底上形成一个或更多个过渡层112。过渡层112可以包括直接沉积在衬底105上或者之上的缓冲层(例如AIN)，接着是沉积在该缓冲层上的一个或更多个氮化镓材料层。在美国专利第7,135,720号和美国专利第9,064,775号中描述了过渡层112的示例，通过引用的方式将这两个专利的全部内容包括在本文中。
如本文中所用的，短语“氮化镓材料”是指氮化镓(GaN)及其任何合金，例如氮化铝镓(AlxGa(1-x)N)、氮化铟镓(InyGa(1-y)N)、氮化铝铟镓(AlxInyGa(1-x-y)N)、氮磷砷化镓(GaAsxPyN(1-x-y))、氮磷砷化铝铟镓(AlxInyGa(1-x-y)AsaPbN(1-a-b))等。通常，在存在时，砷和/或磷处于低浓度(即，小于重量的5％)。在一些优选实施例中，氮化镓材料具有高浓度的镓并且包括少量或者不包括铝和/或铟。在高镓浓度的实施例中，x+y的总和可以在一些实施方式中小于0.4，在一些实施方式中小于0.2，在一些实施方式中小于0.1，或者甚至在其他实施方式中更低。在一些情况下，优选的是，至少一个氮化镓材料层具有GaN成分(即，x＝y＝a＝b＝0)。例如，其中形成有晶体管沟道的有源层可以具有GaN成分。氮化镓材料可以是n型或p型掺杂的，或者可以是本征的。在美国专利第6,649,287号中描述了合适的氮化镓材料，该专利的全部内容通过引用被包括在本文中。在一些实施方式中，优选的是，至少一个氮化镓层由一个或更多个器件层构成，包括例如沟道层，形成在沟道层之上的阻挡层，形成在沟道层之下的后阻挡层，形成在阻挡层和沟道层之间的间隔层或者中间层，和/或形成在阻挡层之上的一个或更多个封盖层。还可以优选的是，器件层形成位于阻挡(后阻挡)和沟道器件层的界面区域处的、包括二维电子气(2DEG)和/或二维空穴气(2DHG)的高电子迁移率晶体管(HEMT)。在一些情况下，该HEMT可以是耗尽型(常开)或者增强型(常关)晶体管。
根据一些实施例，晶体管100包括氮化镓材料层114，所述氮化镓材料层114包括源极、沟道和在源极、栅极和漏极触点之下的漏极区域。在氮化镓材料层114中的源极和漏极之间的载流子传输由施加到栅极触点130的电压来控制。由于氮化镓材料层114包括器件的有源区域，因此其可能具有对于集成电路级GaN而言常见的低缺陷密度。例如，缺陷密度可能在一些实施方式中小于约109cm-2，并且在一些实施方式中小于约108cm-2。过渡层112中的缺陷密度可能更高。氮化镓材料层114的厚度可以从约50nm到约1500nm。在一些实施方式中，氮化镓材料层114具有GaN成分。
每个都像图1A到1B中图示的晶体管的多个晶体管100可以被包括在如图2A所描绘的形成在半导体管芯上的功率晶体管200中。例如，多个源极触点120、栅极触点130、漏极触点140可以以线性阵列形成在基础的氮化镓材料层上。阵列中源极、栅极、漏极触点的数量可以决定功率晶体管的有源区域的长度Ld。例如，根据一些实施例，有源区域的长度Ld可以从约1mm到约50mm。增加源极、栅极、漏极触点的数量使功率晶体管能够处理的功率大小近似线性地增加。此外，增加栅极宽度Wg能够增加器件能够处理的功率大小。在一些实施例中，可以在外周值方面对功率晶体管的每单位长度的额定功率密度进行规定，所述外周值约等于在晶体管中使用的栅极的数量与其相应的栅极宽度Wg的乘积。根据一些实施方式，本实施例的晶体管的额定功率密度为约1瓦特每毫米(W/mm)到约15W/mm，其中，长度是就外周值而言的。
在一些情况下，还可以在施加至晶体管的漏极电压VDD方面对功率晶体管进行限定。例如，功率晶体管可以被设计为在介于0V和约28V之间的VDD下安全地工作。在一些情况下，功率晶体管可以被设计为在介于0V和约50V之间的VDD下安全地工作。在其他情况下，功率晶体管可以被设计为在约等于50V或者更大的VDD下安全地工作。在一些实施例中，可以在外周值和施加到功率晶体管的工作漏极电压方面对功率晶体管的每单位长度的额定功率密度进行规定。
可以存在在衬底105之上图案化的一定数量的金属互连件270，其将源极、栅极、漏极触点连接到位于管芯上的相应栅极垫255、源极垫250以及漏极垫260。可以在多个层面上形成互连件270。可以存在沿着功率晶体管的长度方向形成的、与各晶体管的源极、栅极、漏极触点相邻的多个栅极垫、源极垫和漏极垫。栅极垫、源极垫和漏极垫的尺寸可以被确定为允许线焊接到其他电路部件。例如，所述垫在一侧上的长度可以为至少20微米。所述垫、互连件和触点可以含有金属(例如金、铜、铝)或者金属的组合。在一些实施例中，对于垫，可以在沉积更导电的材料(例如金、铜、镍或铝)之前在层上沉积薄的粘附层(例如钛或铬)。在一些实施方式中，电极可以连接到导电元件。例如，源极、漏极和/或栅极电极可以连接到场板。此外，在一些情况下，垫或电极可以电连接到穿过晶圆的导电通孔，例如，以通过形成于衬底后侧的导电源极通孔和背金属层使晶体管的源极接地。
封装功率晶体管可以包括如图2A所示连接到栅极垫的多条接合线225。可以存在与源极垫和漏极垫相连的另外的接合线。与一个垫相连的可以有多于一条的接合线。例如，如图2B所示，可以存在与漏极垫260相连并且以规则的间距间隔开的多条接合线264。在一些情况下，接合线可以以不规则的间距间隔开。与垫相连的接合线的间距可以为约100微米到约0.5mm。与栅极垫相连的接合线的间距可以与连接到源极垫和漏极垫的接合线的间距相同或者不同。接合线可以含有金或者任何其他合适的金属，并且可以提供到将功率晶体管容置在其中的封装的相应源极、漏极或者栅极引线的电连接。在一些实施方式中，接合线可以例如利用球焊或者楔形焊接连接到接合垫。在一些情况下，还可以代替接合线或者在接合线之外额外地使用带状连结件。
根据一些实施例，封装功率晶体管206可以包括功率晶体管200和输入匹配网络202，所述输入匹配网络202被配置为在功率晶体管的基本工作频率下转换阻抗，并且在基本频率的第二谐振下减小或终止功率。可以通过针对特定工作频率调节输入匹配网络来对封装功率晶体管206进行调谐。工作频率根据一些实施方式可以从约500MHz到约6GHz，或者可以从约1GHz到约6GHz。
在一些实施例中，如图2A到2B所示，输入匹配网络202可以包括与功率晶体管200的栅极垫255相连的第二电容器C2 220和第一电容器C1 210。在一些实施方式中，电容器可以包括在硅上形成的集成电容器。在一些实施方式中，电容器可以包括在砷化镓上形成的集成电容器。施加到封装功率晶体管206的栅极端子211的射频信号(或者其他高频信号)可以通过第一和第二电容器和互连接合线耦接到栅极垫255。在一些实施方式中，可以在输入匹配网络中包括另外的部件(例如，集成无源器件)。此外，来自于封装材料的寄生阻抗和封装的几何结构和部件布局可能影响并且有助于输入匹配网络202。
可以存在具有相关联的电感的多条接合线215，其将第二电容器220的电极连接到第一电容器210的电极。此外，可以存在将第二电容器220连接到功率晶体管封装的输入端子(例如连接到栅极引线或者引脚)的多条接合线225。与栅极垫相连的接合线225的间距可以与连接两个电容器的接合线215的间距以及将第二电容器连接到封装引线的接合线205的间距相同或者不同。
图2A示出了根据一些实施例的功率晶体管的仅一部分。功率晶体管可以沿长度方向Ld比图示的延伸得更远。例如，可以重复图示结构。第一和第二电容器可以沿着器件的栅极垫和源极垫比图示的延伸得更远。电容器的长度可以大于、约等于或小于晶体管有源区域的长度Ld。根据一些实施方式，第一和第二电容器210、220的电容与有源区域长度Ld大约线性地成比例。根据一些实施例，第一电容器的每单位长度(在Ld方向上)的电容可以从约1皮法/毫米(pF/mm)到约10pF/mm。根据一些实施例，第二电容器的每单位长度的电容可以从约1pF/mm到约20pF/mm。在一些情况下，第一电容器210的值可以从约5pF到约60pF。在一些情况下，第二电容器220的值可以从约5pF到约60pF。
图2B描绘了根据一些实施例的封装功率晶体管206的剖视图。根据一些实施例，第二电容器220可以通过接合线205连接到功率晶体管的第一鳍形栅极输入端子211。导电安装件212可以充当源极触点，并且通过接合线或者导电的穿过晶圆的源极通孔(未示出)连接到源极垫250。漏极垫260可以通过接合线264连接到封装功率晶体管206的漏极端子213。漏极端子也可以是鳍形的。在一些实施例中，封装功率晶体管206可以还包括连接在一个或更多个漏极垫260和漏极端子213之间的输出匹配网络(未示出)。输出匹配网络可以包括分路电容器和使该电容器的电极连接到漏极垫260和漏极端子的接合线或者带状连结件。根据一些实施例，包括功率晶体管200和双电容器输入匹配网络的管芯可以被封装在金属陶瓷套204中。在一些情况下，套204可以含有塑料，或者封装可以含有塑料包覆成型套。在一些实施方式中，封装可以包括陶瓷气腔、塑料气腔或者塑料包覆成型封装。
图2C到2D描绘了根据一些实施例的封装功率晶体管206的另外的视图。应注意，虽然图2C表示了本发明的一个示例性实施例，但是可以实施含有每个都具有其相应匹配网络202(元件210、220和接合线)的两个或更多个氮化镓基晶体管200的其他封装配置，以将封装产品增加到更高的输出功率水平。
如上所述，可以通过调节输入匹配网络202的部件(例如通过为至少第一和第二电容器C1和C2选择电容值)而为所期望的应用对封装功率晶体管206进行调谐。在一些实施例中，应用可以具有期望或目标工作频率或者频率范围(例如，对于无线通信或者雷达的载波频率)和目标工作功率。目标功率的实现可以包括选择有源区域长度Ld和/或单晶体管栅极宽度Wg。在一些实施方式中，可以通过将多个封装功率晶体管206组装到同一器件板上来满足目标工作功率。例如，多个功率晶体管(封装或者未封装的)可以被组装到同一电路板上并且被配置为作为单个功率晶体管在输入信号上并联地工作。
本申请发明人已经意识并且领会到，能够利用在其中对第一和第二电容器C1、C2的值分别进行调整的双阶段过程对封装功率晶体管206进行调谐以获得目标工作频率。可以在数值模拟的协助下或者利用经验方法执行该调谐过程。例如，可以利用软件工具(例如可从加利福尼亚圣罗莎的Keysight科技有限公司获取的先进设计系统(ADS))进行调谐。其他合适的软件工具包括但不限于可从加利福尼亚埃尔塞贡多的AWR公司获取的NI AWR设计环境以及可从纽约北锡拉丘兹的Sonnet软件获取的
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软件工具。在一些情况下，在为第一和第二电容器选择电容值之前可以重复调谐过程。
在第一设计阶段，在跨过晶体管的目标工作频率或者工作频率范围的频率范围上确定晶体管和输入匹配网络的一部分的散射参数S11曲线。在该第一阶段，包括第一电容器C1的第一电容性分路连接到晶体管200的至少一个栅极垫255，而第二电容器C2不存在或者还未连接。此外，在确定S11曲线时，包括栅-源电容Cgs 。例如，输入信号可以被施加到封装器件的栅极引线并且频率覆盖约0.5GHz到约10GHz的任意范围。然后可以确定所获得电路的S11散射参数曲线并且将其绘制在史密斯圆图300上，如图3A所示。S11参数曲线表示施加到输入端口(例如，封装晶体管的第一电容性分路或者栅极引线)的从功率晶体管反射或者耦接回来的信号的量。
为了解释，功率晶体管的用于第一设计阶段的部分的粗略电路模型可以包括如图3B的电路350中配置的那样的元件。包括电容器C1的第一电容性分路连接到至少一个栅极垫255。在完整的电路模型中可以包括另外的元件(例如由于在晶体管M1的RF输入和栅极之间的接合线而产生的电感、在晶体管M1的栅极和源极以及栅极和漏极之间的寄生电容、寄生的封装阻抗等)。在一些实施方式中，可以根据完整的电路模型数值地为数个电容值C1计算出试验频率范围内的S11参数值。在确定S11时，可以向功率晶体管的栅极端子施加栅极偏置电压VGS，以将晶体管偏置到其目标静态工作点。
如图3A的史密斯圆图所示，实验电容值的S11 310曲线可以具有谐振回路320。为了将放大器调谐至目标频率，可以在跟踪谐振回路320的位置的同时，改变第一电容器C1的值和/或接合线225的一个或更多个结构方面(数量、尺寸、长度、材料、间隔、直线度)。本申请发明人已经发现，改变第一电容器的值和/或改变接合线的方面能够改变谐振回路320在频率上的位置。本申请发明人已经意识并且领会到，在谐振回路的峰值位于功率晶体管的目标频率的大约两倍处时，封装功率晶体管206会具有改进的漏极效率(增加了最高10％或更多)。在图3A中以“O”符号指示目标频率，并且以“X”符号指示目标频率的两倍。相应地，第一电容器C1的值可以被调节，直到谐振回路峰值移至封装功率晶体管206的目标频率的大约两倍。如第二S11曲线312所示，调节电容器C1的值可以使共振峰值移至更高的频率。例如，如果功率晶体管的目标频率为2.5GHz，那么第一电容器C1的值就可以被调节直到谐振回路位于大约5GHz。
在一些实施例中，晶体管和输入匹配网络被调谐至的目标频率可以为最终封装器件的目标工作频率。在一些实施方式中，目标频率可以是封装器件工作的指定频率范围的上限的频率值。
在第二调谐阶段，包括第二电容器C2的第二电容性分路被包括在输入网络中，并且重复确定S11。可以调节C2的值，以获得在目标频率下的封装功率晶体管的期望的匹配输入阻抗。在一些实施方式中，还可以调节影响封装晶体管的栅极引线和第一电容性分路之间的阻抗的其他元件。其他元件可以包括接合线(例如，改变接合线的数量)、集成无源器件和封装的结构和/或材料。
仅作为示例，一种应用可能要求封装晶体管的输入阻抗为10欧姆。相应地，可以调节第二电容器和其他元件，直到相应的S11曲线412在基本或者目标频率处示出了约10欧姆的输入阻抗，如图4A所示。用于第二设计阶段的封装功率晶体管的粗略电路模型可以包括如图4B的电路450中配置的那样的元件。包括第二电容器C2的第二电容性分路可以连接到第一电容性分路。该电路模型没有示出在输入匹配网络的完整电路模型中可能含有的与接合线相关联的电感、寄生电容或者寄生阻抗。
根据一些实施例，一次或更多次重复进行在第一调谐阶段和第二调谐阶段中的电容值的调节可以用于更好地定位谐振回路和匹配封装功率晶体管206的输入阻抗。在重复进行期间，第二电容器可以保持连接到输入网络。在一些情况下，可以调节电容和其他值以获得目标实数输入阻抗。目标输入阻抗可以具有在0欧姆到约100欧姆之间。根据一些实施例，输入阻抗可以匹配到±10％之内。
图5描绘了根据一些实施例的、与用于调谐封装功率晶体管的方法500相关联的动作的流程图。调谐放大器的方法可以包括确定(步骤510)功率晶体管的目标频率。在一些实施方式中，消费者可以为特定应用指定目标频率。在一些情况下，特定应用可能要求目标频率处于一定范围内(例如，以满足无线通信协议)。设计者可以基于特定应用的需要确定目标频率。
方法500可以还包括以下动作：改变(步骤520)与功率晶体管的至少一个栅极触点相连的第一电容性分路中的电容器C1的值，同时确定在没有第二电容器C2存在的情况下的电路的S11曲线。可以改变C1直到S11曲线的谐振回路位于在步骤510中确定的目标频率的大约两倍处。然后，可以将包括第二电容器C2的第二电容性分路添加(步骤530)到输入匹配网络(例如，连接到第一电容性分路)。
方法500可以还包括改变(步骤540)第二电容器C2的值改变以阻抗匹配封装功率晶体管的输入。步骤540可以包括在改变C1的同时确定电路的S11曲线，能够根据所述曲线确定输入阻抗。在一些实施例中，可以为特定的应用选择所期望得到的输入阻抗。例如，消费者可以指定将驱动功率晶体管的器件的输出阻抗，并且设计者可以使输入阻抗匹配该指定的输出阻抗。在一些实施方式中，可以将输入阻抗选择为常见的值，例如50欧姆。
在一些实施方式中，一种方法可以包括确定(步骤545)是否有必要重复进行调谐过程。如果确定需要重复进行调谐，则可以在连接有C2的同时至少重复进行改变(步骤520)第一电容器C1的动作。在一些情况下，还可以重复进行改变(步骤540)第二电容器的动作。
根据一些实施例，用于调谐封装功率晶体管的方法500可以包括选择使S11谐振回路(在电路中不存在C2的情况下)处于目标频率的大约两倍处的两个输入电容器C1和C2的值，并且将封装晶体管的输入阻抗转换成期望的匹配阻抗(通过具有电路器C2的第二电容性分流器)。然后可以制造具有输入电容的选择值的多个封装功率晶体管。
本申请发明人已经意识并且领会到，如上所述的调谐功率晶体管的输入网络能够显著地提高封装晶体管的漏极效率。例如，该调谐能够产生在一些实施例中从50％到55％、在一些实施例中从55％到60％、在一些实施例中从60％到65％、在一些实施例中从65％到75％的漏极效率。在一些情况下，所述调谐能够提供在最高大约3.8GHz的频率下的从约65％到约80％的峰值漏极效率。在一些实施例中，对输入网络进行调谐能够提供在最高大约6GHz的频率下的从约65％到约80％的峰值漏极效率。
虽然上述结构、电路和方法是主要针对氮化嫁晶体管描述的，但是在高速晶体管的其他实施例中可以使用其他半导体材料。一些实施例可以包括含有SiC、SiGe、GaAs、InP和CdTe的异质结晶体管。
示例
本示例示例性描绘用于氮化镓功率晶体管的一个实施例的调谐过程。晶体管封装类似于图2B所示的晶体管封装，并且晶体管的有源区域的外周值为大约24.2mm。十二条接合线连接件在晶体管的栅极垫255和第一电容性分路的第一电容器C1之间。第一电容性分路位于管芯之外，但是在晶体管封装之内。接合线以大约380微米的间距间隔开。接合线是直径为大约25微米的金。在第一调谐阶段，调节电容器C1以使S11曲线的谐振回路峰值320位于大约5300MHz，如图6A所示。在模型中包含了栅-源电容Cgs。电容器C1的值被选择为20pF。
作为参考，在第一调谐阶段期间确定从往回向第一电容性分路中看到的功率晶体管的源极-端子阻抗曲线(其提供了对从源极端子212通过栅极垫255朝向栅极引线看到的阻抗的测量值)。在图6B中示出了源极-端子阻抗曲线。该示例中的Cgs、接合线、电容器和封装的组合提供了在5.3GHz(目标频率的第二谐波)下接近零欧姆(短)的源极-端子阻抗曲线。
在第二调谐阶段，在输入网络中添加了包括第二电容器C2的第二电容性分路并且随着C2的电容的改变再次确定S11曲线。当C2被选择为20pF时，如图7A所示，找出了大约5欧姆的所期望得到的基本频率处阻抗。作为参考，为双电容器网络确定源极-端子阻抗曲线(其提供了从源极端子212通过栅极垫255朝向栅极引线看到的阻抗的测量值)并且所述源极-端子阻抗曲线在图7B中被示出。该曲线示出了在大约第二谐波频率下的接近于零的阻抗(短)。本申请发明人已经发现，这种在第二谐波下的低阻抗意味着封装晶体管会提供改进的在基本工作频率下的漏极效率。对于该器件，利用调谐的双电容器输入网络使漏极效率从大约63％提高至约70％。
结论
术语“大约”、“约”可能被用来指在一些实施例中处于目标尺寸的±20％内、在一些实施例中处于目标尺寸的±10％内、在一些实施例中处于目标尺寸的±5％内、在一些实施例中处于目标尺寸的±2％内。术语“大约”、“约”可能包括目标尺寸。
本文中描述的技术可以被实施为具有至少一些所述动作的方法。作为方法的一部分执行的动作可以以任何合适的方式排序。相应地，可以构造其中动作以与所描述的顺序不同的顺序来执行的实施例，所述实施例可以包括同时执行一些动作，即使这些动作在示例性实施例中被描述为依次的动作。此外，方法可以在一些实施例中包括比描述的动作多的动作，而在一些实施例中包括比描述的动作少的动作。
虽然由此已经描述了本发明的至少一个示例性实施例，但是对于本领域技术人员，会容易地进行各种改动、修改和改进。这些改动、修改和改进旨在落入本发明的精神和范围内。相应地，以上的描述仅是示例性而非限制性的。本发明仅由所附权利要求及其等同所限定。

Claims (33)

1.一种用于对具有双电容器输入网络的半导体晶体管进行调谐的方法，所述方法包括：
改变第一电容性分路中的第一电容器的值，直到S11散射参数曲线的谐振回路在约为所述半导体晶体管的目标频率两倍的频率处具有峰值为止，其中，所述第一电容性分路连接到所述半导体晶体管的至少一个栅极触点；
将第二电容性分路添加至所述第一电容性分路，其中，所述第二电容性分路连接到所述半导体晶体管的所述至少一个栅极触点；和
改变所述第二电容性分路中的第二电容器的值，直到所述第二电容性分路的输入处的输入阻抗约等于目标阻抗值为止。
2.如权利要求1所述的方法，其中，所述半导体晶体管在所述晶体管的有源区域中包括氮化镓。
3.如权利要求1所述的方法，其中，所述目标频率从[1×(1-20％),1×(1+20％)]GHz到[6×(1-20％),6×(1+20％)]GHz。
4.如权利要求1所述的方法，其中，改变所述第一电容器的值包括在从[5×(1-20％),5×(1+20％)]pF到[60×(1-20％),60×(1+20％)]pF的范围内选择所述第一电容器的值。
5.如权利要求1所述的方法，其中，改变所述第二电容器的值包括在从[5×(1-20％),5×(1+20％)]pF到[60×(1-20％),60×(1+20％)]pF的范围内选择所述第二电容器的值。
6.如权利要求1所述的方法，其中，所述S11散射参数曲线是向所述第一电容性分路中朝向所述半导体晶体管进行观察而确定的。
7.如权利要求1所述的方法，其中，所述S11散射参数曲线是通过数值模拟而确定的。
8.如权利要求1所述的方法，其中，所述S11散射参数曲线包括所述半导体晶体管的栅-源电容Cgs的影响。
9.如权利要求1所述的方法，还包括：利用多个接合线连接件将所述第一电容器的电极连接到所述半导体晶体管的所述至少一个栅极触点。
10.如权利要求9所述的方法，其中，所述第一电容器为条形电容器。
11.如权利要求1所述的方法，还包括：利用多条接合线将所述第二电容器的电极连接到所述第一电容器的电极。
12.如权利要求11所述的方法，还包括：将所述第二电容器的所述电极连接到封装栅极引线。
13.如权利要求11所述的方法，其中，所述第二电容器为条形电容器。
14.如权利要求1所述的方法，其中，所述目标阻抗值包括在0欧姆到100欧姆之间的实数阻抗。
15.如权利要求1所述的方法，其中，所述半导体晶体管包括以线性阵列设置在半导体管芯上的一个或更多个耗尽型晶体管。
16.如权利要求1所述的方法，还包括：
选择所述第一电容器的第一值；
选择所述第二电容器的第二值；和
将所述半导体晶体管与具有所述第一值的第一电容器和具有所述第二值的第二电容器组装到封装中。
17.一种调谐的半导体晶体管，包括：
与所述半导体晶体管的至少一个栅极触点相连的第一电容性分路；和
与所述半导体晶体管的所述至少一个栅极触点相连的第二电容性分路，其中，在所述第二电容性分路未连接的情况下，在所述第一电容性分路处朝向所述半导体晶体管进行观察而确定的S11散射参数曲线的谐振回路的峰值位于约为所述半导体晶体管的目标频率两倍的频率处。
18.如权利要求17所述的半导体晶体管，其中，所述半导体晶体管包括集成到管芯上的多个氮化镓晶体管。
19.如权利要求18所述的半导体晶体管，其中，所述多个氮化镓晶体管以线性阵列布置。
20.如权利要求18所述的半导体晶体管，其中，所述多个氮化镓晶体管包括耗尽型晶体管。
21.如权利要求18所述的半导体晶体管，其中，所述多个氮化镓晶体管包括高电子迁移率晶体管。
22.如权利要求18所述的半导体晶体管，其中，所述目标频率下的漏极效率为[50％×(1-20％),50％×(1+20％)]％到[75％×(1-20％),75％×(1+20％)]％。
23.如权利要求18所述的半导体晶体管，其中，所述多个氮化镓晶体管以线性阵列布置，并且所述半导体晶体管的每单位长度的额定功率为
[1×(1-20％),1×(1+20％)]W/mm到[15×(1-20％),15×(1+20％)]W/mm。
24.如权利要求18所述的半导体晶体管，其中，所述多个氮化镓晶体管包括形成在硅衬底之上的氮化镓层。
25.如权利要求24所述的半导体晶体管，还包括：形成在所述硅衬底和所述氮化镓层之间的至少一个过渡层。
26.如权利要求18所述的半导体晶体管，其中，所述第一电容性分路包括：
具有[5×(1-20％),5×(1+20％)]pF到[60×(1-20％),60×(1+20％)]pF的电容的第一条形电容器；和
连接在所述第一条形电容器的电极和所述多个晶体管的栅极垫之间的第一多条接合线。
27.如权利要求26所述的半导体晶体管，其中，所述接合线由金制成，并且以[100×(1-20％),100×(1+20％)]微米到[500×(1-20％),500×(1+20％)]微米的间距间隔开。
28.如权利要求26所述的半导体晶体管，其中，所述第二电容性分路包括：
具有[5×(1-20％),5×(1+20％)]pF到[60×(1-20％),60×(1+20％)]pF的电容的第二条形电容器；和
连接在所述第二条形电容器的电极和所述第一条形电容器的所述电极之间的第二多条接合线。
29.如权利要求28所述的半导体晶体管，其中，所述第一多条接合线和所述第二多条接合线由金制成，并且以[100×(1-20％),100×(1+20％)]微米到
[500×(1-20％),500×(1+20％)]微米的间距间隔开。
30.如权利要求17所述的半导体晶体管，还包括：
容置所述半导体晶体管、所述第一电容性分路和第二电容性分路的封装；和
与所述第二电容性分路相连的金属引线，其提供了到所述至少一个栅极触点的栅极连接。
31.如权利要求30所述的半导体晶体管，其中，所述半导体晶体管的实数输入阻抗在0欧姆到[100×(1-20％),100×(1+20％)]欧姆之间。
32.如权利要求17所述的半导体晶体管，其中，所述目标频率为[1×(1-20％),1×(1+20％)]GHz到[6×(1-20％),6×(1+20％)]GHz。
33.多个半导体晶体管，其包括如权利要求17所述的半导体晶体管，所述多个半导体晶体管被组装到电路板上以作为单个功率晶体管并联地工作。
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