CN115485827A - 具有共享电极的集成晶体管 - Google Patents

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约翰·史提芬·阿瑟顿
韦恩·麦克·斯特鲁布尔
杰森·马修·巴雷特
尼桑特·R·亚木加拉
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Abstract

描述了集成半导体装置。在一示例中，集成装置包括形成在基板上的第一晶体管和第二晶体管，其中这些晶体管共享端子金属特征(220)以减小所述集成装置的尺寸。所述端子金属特征可包括共享的源电极金属化部，例如，尽管可以共享其它的电极金属化部。在其它方面，第一晶体管的栅极的第一宽度可以大于第二晶体管的栅极的第二宽度，并且该共享的金属化部可以从第一宽度到第二宽度逐渐变窄。所述集成装置还可包括所述基板的背侧上的金属接地平面，并且所述端子金属特征还可包括用于所述共享的源电极金属化部的源内通孔。所述源极内通孔可以将所述共享的源电极金属化部电耦合到所述金属接地平面。

Description

具有共享电极的集成晶体管
相关申请
本申请要求2020年6月17日提交的序列号为16/903,961、题为“多装置集成”的美国非临时申请的优先权，其公开的全部内容通过引用纳入在本文中。本申请是2020年6月17日提交的序列号为16/903,961、题为“多装置集成”的美国非临时申请的继续申请，其公开的全部内容通过引用纳入在本文中。
背景技术
单独的半导体装置可以单独形成并离散包装，或者多个半导体装置可以形成在同一个基板上并包装在一起。有源半导体装置的示例包括场效应晶体管(FET)、结型场效应晶体管(JFET)、高电子迁移率晶体管(HEMT)、双极结型晶体管(BJT)、复合晶体管、单向和双向可控硅整流器(SCR)和晶闸管，以及其它有源装置。
通常，晶体管是用于放大或切换信号和电功率的有源半导体装置。晶体管通常包括用于连接到外部电路的三个端子。施加到晶体管的一个端子的电压或电流引导并控制电荷流经晶体管的另一对端子。由于通过晶体管的电荷和功率的大小可以大于控制它所需的功率量，因此可以说晶体管放大信号。当今，一些功率晶体管被单独包装，但是在各种构造中许多功率晶体管一起形成在同一个基板上。
晶体管可以使用多种不同的半导体材料和半导体制造工艺来形成。示例半导体材料包括IV族元素半导体材料，包括硅(Si)和锗(Ge)及其化合物，以及III族元素半导体材料，包括铝(Al)、镓(Ga)和铟(In)及其化合物。在特定情况下，半导体晶体管放大器可以由III-V族直接带隙半导体技术构造，因为由那些装置提供的较高带隙和电子迁移率可以导致较高的电子速度和击穿电压，以及其它益处。
发明内容
描述了集成半导体装置的示例。一种集成半导体装置包括形成在基板上的第一晶体管和形成在基板上的第二晶体管，其中，第一晶体管和第二晶体管共享至少一个端子金属特征以减小集成半导体装置的尺寸。在一个示例中，所述至少一个端子金属特征包括第一晶体管和第二晶体管的共享的源电极金属化部。一方面，第一晶体管的栅极的第一宽度大于第二晶体管的栅极的第二宽度，并且共享的源电极金属化部包括从第一宽度的尺寸到第二宽度的尺寸逐渐变窄的至少一个金属化部。
在其它方面，该装置还包括在基板的背侧上的金属层接地平面。所述至少一个端子金属特征还包括用于共享的源电极金属化部的源内通孔，并且源内通孔将第一晶体管和第二晶体管的共享的源电极金属化部电耦合到金属层接地平面。
在其它方面，第一晶体管包括多个栅极指、多个漏电极和多个源电极。栅极指、漏电极和源电极相互交叉。在一个示例中，第一晶体管的栅极到栅极间距小于第二晶体管的栅极到栅极间距。
第一晶体管和第二晶体管可包括放大器中的功率晶体管。作为一个示例，第一晶体管可包括Doherty放大器中的主功率晶体管，并且第二晶体管可包括Doherty放大器中的峰值功率晶体管，尽管在其它类型的放大器中可以依赖于这些晶体管。
集成半导体装置的基板可包括硅或碳化硅中的至少一种，以及其它材料，并且集成半导体装置可包括形成在基板上面的氮化镓半导体材料层，以及其它半导体材料。在一个示例中，第一晶体管和第二晶体管可包括氮化镓半导体材料功率晶体管。
在另一示例中，集成半导体装置包括形成在基板上的第一有源装置和形成在基板上的第二有源装置，其中，第一有源装置和第二有源装置共享至少一个端子金属特征以减小集成半导体装置的尺寸。所述至少一个端子金属特征包括第一有源装置和第二有源装置的共享的电极金属化部。第一有源装置的有源结的第一宽度大于第二有源装置的有源结的第二宽度，并且共享的电极金属化部包括从第一宽度的尺寸到第二宽度的尺寸的至少一个金属化锥形。
集成半导体装置还包括在基板的背侧上的金属层接地平面。所述至少一个端子金属特征可包括用于共享的电极金属化部的电极内通孔，并且电极内通孔将第一有源装置和第二有源装置的共享的电极金属化部电耦合到金属层接地平面。第一有源装置可包括多个栅极指、多个漏电极和多个源电极。栅极指、漏电极和源电极相互交叉。在一个示例中，第一有源装置的栅极到栅极间距小于第二有源装置的栅极到栅极间距。
附图说明
参照附图，能够更好地理解本公开的多个方面。应该注意，附图中的元件不一定按比例绘制，而是将重点放在清楚地说明实施例的原理上。在附图中，相同的附图标记在若干视图中全部表示相似或相应的元件，而不一定表示相同的元件。
图1示出了根据本文所述的各种实施例的示例放大器。
图2示出了第一管芯和第二管芯，包括单独的功率晶体管，用于图1所示的根据本文所述的各种实施例的放大器。
图3示出了单个管芯，包括两个功率晶体管，用于图1所示的根据本文所述的各种实施例的放大器。
图4示出了图3所示的根据本文所述的各种实施例的管芯上的第一功率晶体管的区域。
图5示出了图3所示的根据本文所述的各种实施例的管芯上的第二功率晶体管的区域。
图6A示出了图3所示的根据本文所述的各种实施例的包括管芯上的第一晶体管与第二晶体管之间共享的端子金属特征的区域。
图6B示出了图6A所示的根据本文所述的各种实施例的区域的A-A剖视图。
具体实施方式
其中，由于期望的电子和电光性质，氮化镓(GaN)半导体材料近年来受到了相当大的关注。GaN半导体材料具有宽的直接带隙。已经使用GaN半导体材料制造了多种不同的有源装置。由于宽带隙，GaN比诸如硅的其它半导体更耐雪崩击穿，并且能够在更高的温度下维持电性能。GaN还具有比硅更高的载流子饱和速度。额外地，GaN具有纤锌矿晶体结构(Wurtzite crystal structure)，是非常稳定和坚硬的材料，具有高热导率，并且具有比其它常规半导体(诸如硅、锗和砷化镓)高得多的熔点。因此，GaN半导体材料已经用于制造高速、高电压和高功率的有源装置。例如，GaN材料可用于射频(RF)通信、雷达、RF能量和微波应用的半导体功率放大器。
例如，支持移动通信和无线因特网接入的应用可以对由半导体晶体管构造的高速RF放大器有高性能要求。放大器可能需要满足与输出功率、信号线性度、信号增益、带宽和效率相关的性能规范。尽管已知多种不同的放大器拓扑，但是放大用于通信的信号的一种方法是使用Doherty放大器。
对于半导体晶体管放大器，多个晶体管经常用于放大器设计的各个阶段中。由于设计中每个阶段的需求可能不同，因此单个放大器中的单个晶体管的许多特性彼此相比可能不同。例如，标准Doherty功率放大器利用两个晶体管，即主晶体管或载波晶体管以及辅助晶体管或峰值晶体管。主晶体管通常被设计为在宽的输入功率范围上线性地且有效地运转，并且被设计为耗散相对较大的功率量。辅助晶体管被设计为在相对较高的输入功率下运转，并被设计为消耗相对较少的功率量。这些不同的要求导致Doherty功率放大器中主晶体管与辅助晶体管之间不同的晶体管特性布局。例如，主晶体管可以具有中等或标称的周边，以在较低功率下良好地运转，同时具有相对较大的栅极间距，以提供用于功率耗散的更好的热环境。另一方面，由于不需要耗散非常多的功率，辅助晶体管可以具有用于较高功率的相对较大的周边，同时具有相对较小的栅极间距。常规地，不同的功率晶体管已经单独制造在不同的管芯上。随后，晶体管被一起组装到共同的包装中。
在这种背景下，本公开涉及有源半导体装置的布局技术及优化。本文所述的概念可适用于使用多个不同半导体工艺和技术形成的各种类型的场效应晶体管以及其它有源半导体装置。在一些示例中，技术和优化可以应用于III-V族直接带隙有源半导体装置，诸如III-氮化物(基于铝(Al)-、镓(Ga)-、铟(In)-、及其合金(AlGaIn)基氮化物)、砷化镓(GaAs)、磷化铟(InP)、磷化铟镓(InGaP)、砷化铝镓(AlGaAs)等装置，包括高电子迁移率晶体管(HEMT)、伪晶高电子迁移率晶体管(pHEMT)和变质高电子迁移率晶体管(mHEMT)。然而，这些原理和概念可以应用于晶体管和由其它半导体材料形成的其它有源装置，包括但不限于Si LDMOS。
如本文中所描述的，可以在单个基板上形成并一起集成多个不同的有源装置，包括不同设计的功率晶体管装置。通过在有源装置之间共享共同的元件，诸如一个或多个端子或电极金属化部，和/或通过连接到集成装置的背侧接地平面，进一步优化有源装置的集成。将多个晶体管集成到单个基板或管芯上减小了用于给定应用的总半导体面积，从而节省了成本。当材料成本高时，如在GaN HEMT技术的情况下，这种节省是显著的。额外地，使用较少的管芯降低了处理和组装成本，以及其它益处。
在一个示例中，集成装置包括形成在基板上的第一晶体管和第二晶体管，其中晶体管共享端子金属特征以减小集成装置的尺寸。例如，端子金属特征可包括共享的源电极金属化部，尽管可以共享其它电极金属化部。在其它方面，第一晶体管的栅极的第一宽度可以大于第二晶体管的栅极的第二宽度，并且共享的金属化部可以从第一宽度到第二宽度逐渐变窄。集成装置还可包括在基板的背侧上的金属接地平面，并且端子金属特征还可包括用于共享的源电极金属化部的源内通孔。源内通孔可以将共享的源电极金属化部电耦合到金属接地平面。下面参照附图详细描述实施例的多个其它的方面和特征。
图1示出了根据本文所述的各种实施例的示例放大器10。放大器10包括Doherty放大器，如下所述。放大器10被描述为可以并入本文描述的多装置集成概念的一种类型的放大器的代表性示例。其它类型的放大器和其它类型的集成电路可以依赖于概念，并且这些概念不限于包括多个有源半导体装置的任何特定类型的放大器或集成电路。
放大器10包括90度功率分配器11，该90度功率分配器将接收到的RF输入信号分成两个输出，这两个输出分别耦合到布置在并联电路支路上的主(或载波)放大器16和辅助(或峰值)放大器20。功率分配器11还相对于提供到主放大器13的信号的相位对提供到峰值放大器20的信号的相位进行相位延迟(例如，大约90度)。
放大器10还包括阻抗匹配部件12和14，它们分别耦合在主放大器16和峰值放大器20之前。阻抗匹配部件将从功率分配器11到主放大器16和峰值放大器20的输入阻抗的传输线的阻抗进行匹配，从而减少信号反射。
额外的阻抗匹配部件22和24耦合在主放大器16和峰值放大器20的输出处，以匹配主放大器16的输出到阻抗逆变器26的输入之间的阻抗和峰值放大器20的输出到组合节点27之间的阻抗。阻抗逆变器26使从主放大器16输出的信号的相位旋转，使得来自主放大器16和峰值放大器20的信号在组合节点27处将基本上同相。如图1所示，输出阻抗匹配部件28也可以耦合在组合节点27与放大器10的输出之间，以使放大器10的输出阻抗与负载(未示出)的阻抗相匹配。
通过设计，峰值放大器20通常在较低功率水平下关闭，这可以由主放大器16单独处理。在较高的功率水平下，主放大器16会饱和，并且主放大器16的增益可以被压缩，引起放大器10的线性度损失。主放大器16的压缩点可能根据其设计而变化。当峰值放大器20接通时，它有效地将负载阻抗添加到主放大器16(降低主放大器16的增益)，而且还协助将放大的线性度扩展到更高的功率水平。
在对称Doherty放大器中，根据设计，主放大器和峰值放大器的装置特性可以基本上相似或相同。例如，它们可以是相同类型、相同尺寸，并且被构造为处理相同量的信号功率并将信号放大相同量。另一种方法是使用非对称Doherty放大器。在这种情况下，主放大器和峰值放大器可以是不同类型、不同尺寸的，并且被构造为将信号放大不同的量或在不同的范围上放大信号。特别是在非对称Doherty放大器中，用于主放大器的(多个)晶体管可以具有与用于峰值放大器的(多个)晶体管不同的设计。例如，主晶体管可以具有中等或标称的周边，以在较低功率(例如，较低电压)下良好地运行，同时具有相对较大的栅极到栅极间距，以提供用于功率耗散的更好的热环境。另一方面，辅助晶体管可以具有用于较高功率(例如，较高电压)的相对较大的周边，同时具有相对较小的栅极到栅极间距，因为其不需要耗散非常多的功率。常规地，不同的功率晶体管分别制造在不同的基板(例如，半导体材料晶圆)上。随后，将晶体管分割(singulated)、排列、电连接并组装到共同的包装中。在不同的、分离的基板上制造的两种不同类型的晶体管的用法对于许多不同类型的功率放大器和Doherty放大器之外的其它电路设计是相对常见的，特别是在使用能够具有更高功率的晶体管的设计中。
图2示出了用于图1所示的放大器10的第一管芯100和第二管芯110，其包括分离的功率晶体管。特别地，第一管芯100包括晶体管102，第二管芯110包括晶体管112。晶体管102和112可以体现为多指平面场效应晶体管(FET)。多指平面FET的布局包括交叉的栅极、漏极和源极端子或电极，如下面参照图4至6进一步详细描述的。
在一个示例中，图1所示的放大器10中的峰值放大器20可以依赖晶体管102，并且放大器10中的主放大器16可以依赖晶体管112。除了其它差异之外，晶体管112可以被形成为具有中等的或标称的周边，同时具有比晶体管102相对更大的栅极到栅极间距，以提供用于功率耗散的更好的热环境。另一方面，晶体管102可以具有相对较大的周边，同时具有相对较小的栅极到栅极间距，这是由于其不需要耗散那么多的功率。由于这些差异和其它因素，晶体管102和晶体管112分别制造在不同的基板(例如，半导体材料晶圆)上。随后，管芯100和110被分割、如图2所示并排布置、电连接(例如，使用接合线(bond wire)、表面安装连接等)并封装到共同的包装中。
使用在不同基板上制造的两种不同类型的晶体管具有许多缺点。首先，该实践导致封装的装置比晶体管102和112形成在共同基板上的情况下更大。如图2所示，自动组装考虑因素以及其它因素可能需要管芯100与管芯110之间的最小间隔(即，图2中的管芯到管芯间隔)。额外地，在不损坏的情况下将管芯100上的晶体管102与其周围的基板分离或分割的能力导致需要在晶体管102周围的开放的间隙区域，如图2所示作为管芯分割避开区域(diesingulation keep-out area)。类似地，在不损坏的情况下将管芯110上的晶体管112与其周围的基板分离或分割的能力导致需要晶体管112周围的开放的间隙区域。因此，单独制造晶体管102和112并将它们一起组装在共同的包装中的实践导致比晶体管102和112一起集成在共同的基板上的情况更大的封装装置。额外地，该实践导致在避开区域中有更多未使用的半导体材料。对于使用特定半导体材料(诸如GaN HEMT技术)形成的有源装置，该成本特别高。
为了解决和克服上述的多个问题，图3示出了单个管芯200，包括两个功率晶体管202和212。晶体管202和212以如下所述的特定方式在共同基板上一起形成和制造，以实现多个益处。包括晶体管202和212的管芯200是在同一基板上集成多个有源装置的一个代表性示例，其中这些装置共享至少一个共同特征。管芯200的特定特征和方面可以扩展到与其它类型和布置的有源装置一起使用。
在一个示例中，晶体管202和212可以形成为硅上GaN(GaN-on-Silicon)功率晶体管。晶体管202和212也可以形成为硅上GaN碳化物(GaN–on–SiC)晶体管或形成在其它合适类型基板上的GaN晶体管。在其它示例中，晶体管202和212可以形成为其它III族氮化物或III-V族直接带隙有源半导体装置(例如，GaAs、InP、InGaP、AlGaAs等装置)。该装置可以形成为增强型HEMT、pHEMT或mHEMT装置。在其它情况下，可以依赖于本文所述的概念，以与具有特定设计变化的耗尽型装置一起使用。然而，这些概念不限于III-V族半导体装置，由于这些概念可以应用于其它半导体材料和处理技术。因此，虽然这些概念对于由GaN形成的功率晶体管用于放大器是特别有益的，但是当使用其它半导体材料和用于其它类型电路的工艺形成其它有源装置时，也可以依赖于这些概念。
根据图3所示的示例，可以依赖晶体管202和212以实现图1所示的放大器10。峰值放大器20可以依赖晶体管202，并且主放大器16可以依赖晶体管212。与图2所示的间隔开的实施方式相比，图3中晶体管202和212集成到单个管芯200上减少了总的半导体面积和包装尺寸，从而导致成本节省。首先，对于相同尺寸的测量，图3中的管芯200比图2中的管芯100与管芯100的组合尺寸小两个管芯分割避开区域的尺寸。额外地，晶体管202和212共享共同特征以进一步减少管芯100的尺寸和成本。在图3所示的示例中，晶体管202和212共享端子金属特征，特别是源电极金属化部220。
连同源电极金属化部220，晶体管202和212还共享管芯200的顶侧上的从金属化部220到管芯200背侧上的金属层接地平面的多个导电的源内通孔(ISV)连接。通过共享金属化部220和ISV，可以减小管芯200以及晶体管202和212的尺寸和成本。使用ISV的设计规则需要最小的ISV到ISV间隔，如图3所示。在晶体管202与212之间共享使用源电极金属化部220，包括连接到金属化部220的ISV，进一步将管芯200的总尺寸减小最小ISV到ISV间隔。共享金属化部220和ISV的额外方面在下面参照图6进行描述。
晶体管202的区域230、晶体管212的区域、以及晶体管202和212之中的共享区域234在图3中标识。为了标识实施例的特定方面，区域230在下面参照图4更详细地描述。区域232在下面参照图5更详细地描述，并且共享区域234也在下面参照图6更详细地描述。
图4示出了根据本文所述的各种实施例的图3中标识的晶体管202的区域230。晶体管202的特征在图4中不一定按比例绘制。晶体管202可以在尺寸、形状、比例和与所示的相比的其它方面上变化，同时仍然遵守和结合本文所述的概念。晶体管202可包括图4中未示出的其它结构特征，或者在一些情况下，可以省略所示的结构特征中的一个或多个。
晶体管202被实现为多指平面FET。如图所示，晶体管202包括栅极歧管310和漏极歧管320。栅极歧管310和漏极歧管320可以实现为在管芯200的顶侧上以任何合适的(多个)处理步骤形成的分离的金属层或金属化部。栅极歧管310和漏极歧管320分别形成用于晶体管202的栅极和漏极的电极触点。电耦合到(和/或形成有)栅极歧管310的晶体管202还包括多个栅极指311-314。
其中，电耦合到(和/或形成有)漏极歧管320的晶体管202还包括多个漏电极321-322。其中，晶体管202还包括多个源电极330和331。源电极330-331可以实现为在管芯200的顶侧上以任何合适的处理步骤形成的金属层或金属化部。如以下参照图6A和图6B进一步详细描述的，源电极330-331可以通过基板(晶体管202形成在其上)电耦合，以用于使用通孔340-341与基板背侧上的金属平面电耦合。在一些情况下，金属平面可以是用于晶体管202的接地平面。
如图4所示，栅极指311-314和漏电极321-322在源电极330-331之间相互交叉。特别地，栅极指311是在源电极330与漏电极321之间延伸的相对细长的金属条或线，并且栅极指314是在源电极331与漏电极322之间延伸的相对细长的金属条或线。栅极金属可以直接接触半导体表面，并形成肖特基栅控装置(Schottky gated device)，或者它可以形成在电介质或电绝缘材料上，并形成绝缘栅极装置。其它栅极指类似地在晶体管202中的其它源电极与漏电极之间延伸。通过设计，基于在栅极歧管310和栅极指311-314上受控的电势施加，可以控制电流在源电极330-331与漏电极321-322之间的流动，以及在晶体管202中的其它源电极与漏电极之间的流动。
如上所述，在一个示例中，晶体管202可以形成为GaN功率晶体管，其能够处理相对较高的电压和电流水平。栅极宽度、栅极指的数量、栅极到栅极间距以及其它基于结构和布局的方面确定晶体管202的操作特性。晶体管202的栅极宽度和栅极到栅极间距在图4中标识。如下所述，晶体管212的特定特性与晶体管202相比是变化的。
图5示出了根据本文所述的各种实施例的图3中标识的晶体管212的区域232。晶体管212的特征在图5中不一定按比例绘制。晶体管212可以在尺寸、形状、比例和与所示的相比的其它方面上变化，同时仍然遵守和结合本文所述的概念。晶体管212可包括图5中未示出的其它结构特征，或者在一些情况下，可以省略所示的结构特征中的一个或多个。
晶体管212被实现为多指平面FET。如图所示，晶体管212包括栅极歧管350和漏极歧管360。栅极歧管350和漏极歧管360可以实现为在管芯200的顶侧上以任何合适的(多个)处理步骤形成的分离的金属层或金属化部。栅极歧管350和漏极歧管360分别形成用于晶体管212的栅极和漏极的电极触点。
电耦合到(和/或形成有)栅极歧管350的晶体管212还包括多个栅极指351-354等。电耦合到(和/或形成有)漏极歧管360的晶体管212还包括多个漏电极361和362等。晶体管212还包括多个源电极370-371等。源电极370-371可以实现为在管芯200的顶侧上以任何合适的(多个)处理步骤形成的金属层或金属化部。如以下参照图6A和图6B更详细地描述的，源电极370-371可以通过其上形成有晶体管212(和晶体管202)的基板电耦合，以便使用通孔380-381与基板的背侧上的金属平面电耦合。在一些情况下，金属平面可以是晶体管212的接地平面。
如图4所示，栅极指351-354和漏电极361-362在源电极370-371之间相互交叉。特别地，栅极指351是在源电极370与漏电极361之间延伸的相对细长的金属条或线，并且栅极指354是在源电极381与漏电极362之间延伸的相对细长的金属条或线。其它栅极指类似地在晶体管212中的其它源电极与漏电极之间延伸。通过设计，基于在栅极歧管350和栅极指351-354上受控的电势施加，可以控制电流在晶体管212中的源电极和漏电极中的源电极370-371与漏电极361-362之间的流动。
如上所述，在一个示例中，晶体管212可以形成为GaN功率晶体管，其能够处理相对较高的电压和电流水平。栅极宽度、栅极指的数量、栅极到栅极间距以及其它基于结构和布局的方面确定晶体管212的操作特性。晶体管212的栅极宽度和栅极到栅极间距在图5中标识。
与晶体管202相比，晶体管212的栅极到栅极间距大于晶体管202的栅极到栅极间距。额外地，晶体管212的栅极宽度小于晶体管202的栅极宽度。在其它方面，晶体管212可以被形成为具有中等或标称的周边，同时具有比晶体管202相对更大的栅极到栅极间距，以提供用于功率耗散的更好的热环境。另一方面，晶体管202可以具有相对较大的周边，同时具有相对较小的栅极到栅极间距，这是由于它不需要耗散非常多的功率。尽管存在这些差异，晶体管202和晶体管212一起形成和制造在相同的基板(例如，半导体材料晶片)上。随后，管芯200(图3)被分割和包装。
包括图3所示的管芯200的包装比图2所示的两个分离的管芯100和110的包装更小。管芯200更小，这是由于在晶体管202与212之间不需要分割避开区域。此外，如下面参照图6A和图6B所述，在晶体管202与212之间共享使用源电极金属化部220，进一步通过最小ISV到ISV间隔(参见图4)减小了管芯200的总尺寸。由于晶体管202和212一起形成在共同基板上，因此作为管芯200的包装工艺的一部分，也不必拾取和放置两个单独的管芯。
图6A示出了图3所示的区域234，其包括源电极金属化部220，并且图6B示出了根据本文所述的各种实施例的图6A所示的区域234的A-A剖视图。源电极金属化部220是在晶体管202与晶体管212之间共享的源电极。源电极金属化部220可以以任何合适的(多个)处理步骤形成在管芯200的顶侧上。在图6A中，源电极金属化部220上方的漏电极是晶体管212的漏电极，并且源电极金属化部220下方的漏电极是晶体管212的漏电极。
在这个意义上，源电极金属化部220是晶体管202与212之间的划分或边界布局元件。如上所述，与晶体管202和212两者均形成在共同基板上但彼此分离的情况相比，在晶体管202与212之间使用共享的源电极金属化部220将管芯200的总尺寸减小一个最小ISV到ISV间距(参见图4)。
由于源电极金属化部220在晶体管202与212之间共享，因此在所示的示例中，晶体管202和212的源电极电耦合(即，共同或短路)在一起。在这个意义上，源电极金属化部220是晶体管202和212的共享端子金属特征的示例。然而，本文描述的概念不限于在有源装置之间共享的任何特定端子或电极。相反，这些概念可以扩展到共享的栅电极(例如，共享栅极歧管310(图4)和350(图5))、共享漏电极(例如，共享漏极歧管320(图4)和360(图5))、或有源半导体装置之中的其它共享特征。
ISV 390和391也均标识在图6A和图6B两者中。如图6B的剖视图所示，管芯200包括基板400、形成在基板400上方的一侧上的半导体材料层402、以及形成在基板400下方的另一侧上的金属接地平面404。图6A和图6B中的图示是代表性的，并且不一定按比例绘制。与所示的相比，这些特征可以在尺寸、形状、比例和其它方面上变化，同时仍然遵守和结合本文所述的概念。晶体管202和212可包括图6A和图6B中未示出的其它结构特征，或者在一些情况下，可以省略所示的结构特征或元件中的一个或多个。
在其它合适的材料之中，基板400可以实现为硅(Si)或碳化硅(SiC)基板。在一个示例中，半导体材料402可以实现为GaN半导体材料，尽管可以使用其它III族氮化物或III-V族半导体材料。因此，晶体管202和212可以形成为Si上GaN(GaN-on-Si)晶体管、SiC上GaN(GaN-on-SiC)晶体管或形成在其它基板材料上的GaN晶体管。然而，这些概念不限于使用III-V族半导体材料形成的晶体管，并且在一些情况下甚至可省略半导体材料402层。参照图6B，ISV 390和391从源电极金属化部220延伸并将其电耦合到金属接地平面404。
如图6A所示，源电极金属化部220包括过渡特征410和411。特别地，晶体管202的栅极宽度大于晶体管212的栅极宽度。因此，源电极金属化部220被设计为在尺寸上从晶体管202的较大栅极宽度过渡到晶体管212的较小栅极宽度。如图6A所示，过渡特征410和411包括从晶体管202的较大栅极宽度到晶体管212的较小栅极宽度的金属化锥形。与图6A所示的相比，该锥形可以在尺寸和形状上变化。例如，该锥形可以以任何角度倒角、弯曲或包括弯曲和成角度的分段的任何组合。
虽然本文所述的一些实施例是关于Si上GaN(GaN-on-Si)晶体管描述的，但是应该理解，本文所述的实施例也可以应用于SiC上GaN(GaN-on-SiC)晶体管以及其它类型的晶体管。在任何情况下，本文所述的技术和优化提供了多个成本和尺寸改进，以及其它可能的装置特性改进。如本文所使用的，短语“氮化镓材料”或GaN半导体材料是指氮化镓及其任何合金，诸如氮化铝镓(Alx Ga(1-x)N)、氮化铟镓(Iny Ga(1-y)N)、氮化铝铟镓(Alx Iny Ga(1-x-y)N)、磷氮化砷化镓(GaAsa Pb N(1-a-b))、磷氮化铝铟镓(Alx Iny Ga(1-x-y)Asa Pb N(1-a-b))等。通常，当存在时，砷和/或磷处于低浓度(例如，小于5个重量百分比)。术语“氮化镓”或GaN半导体直接指氮化镓，不包括其合金。
上述特征、结构或特性可以以任何合适的方式组合在一个或多个实施例中，并且如果可能的话，在各个实施例中讨论的特征是可互换的。在以上描述中，提供了许多具体细节以便完全理解本公开的实施例。然而，本领域技术人员将理解，可以在没有一个或多个特定细节的情况下实践本公开的技术方案，或者可以采用其它方法、部件、材料等。在其它情况下，没有示出公知的结构、材料或操作或者对其进行详细描述，以避免模糊本公开的各方面。
尽管可以使用诸如“上”、“下”、“上部”、“下部”的相对术语来描述特定部件的相对关系，但是只是为方便起见使用这些术语，例如，作为图中示出的示例中的方向。应该理解，如果将装置倒置，则上述“上部”部件将变为“下部”部件。当结构在另一结构“上”时，该结构可以整体形成在另一结构上，或者该结构“直接”设置在另一结构上，或者该结构通过其它结构“间接”设置在另一结构上。
在本说明书中，使用诸如“一(a)”、“一个(an)”、“该(the)”和“所述(said)”的术语来指示一个或更多个元件和部件的存在。术语“包括”、“包含”、“具有(have)”、“含有”及其变型用于开放式的，并且除非另有制定，否则意味着除了列出的元件、部件等之外还包括额外的元件、部件等。术语“第一”、“第二”等仅用作标签，而不是对对象数量的限制。
尽管本文已经详细描述了实施例，但是这些描述是作为示例。本文所述的实施例的特征是代表性的，并且在替代实施例中，可以添加或省略特定特征和元件。额外地，本领域技术人员可以在不脱离权利要求中限定的本发明的精神和范围的情况下，对本文所述的实施例的各方面进行修改，该权利要求的范围应该被给予最宽泛的解释以涵盖修改和等效结构。

Claims (20)

1.一种集成半导体装置，包括：
第一晶体管，形成在基板上；以及
第二晶体管，形成在所述基板上，其中，所述第一晶体管和所述第二晶体管共享至少一个端子金属特征以减小所述集成半导体装置的尺寸。
2.根据权利要求1所述的集成半导体装置，其中，所述至少一个端子金属特征包括所述第一晶体管和所述第二晶体管的共享的源电极金属化部。
3.根据权利要求2所述的集成半导体装置，其中：
所述第一晶体管的栅极的第一宽度大于所述第二晶体管的栅极的第二宽度；并且
所述共享的源电极金属化部包括从所述第一宽度的尺寸到所述第二宽度的尺寸的至少一个金属化锥形。
4.根据权利要求2所述的集成半导体装置，还包括：
在所述基板的背侧上的金属层接地平面，其中：
所述至少一个端子金属特征还包括用于所述共享的源电极金属化部的源内通孔；并且
所述源内通孔将所述第一晶体管和所述第二晶体管的所述共享的源电极金属化部电耦合到所述金属层接地平面。
5.根据权利要求1至4中任一项所述的集成半导体装置，其中：
所述第一晶体管包括多个栅极指、多个漏电极和多个源电极；并且
所述栅极指、所述漏电极和所述源电极相互交叉。
6.根据权利要求1至5中任一项所述的集成半导体装置，其中所述第一晶体管的栅极到栅极间距小于所述第二晶体管的栅极到栅极间距。
7.根据权利要求1至6中任一项所述的集成半导体装置，其中，所述第一晶体管和所述第二晶体管包括放大器中的功率晶体管。
8.根据权利要求1至7中任一项所述的集成半导体装置，其中：
所述第一晶体管包括Doherty放大器中的主功率晶体管；并且
所述第二晶体管包括所述Doherty放大器中的峰值功率晶体管。
9.根据权利要求1至8中任一项所述的集成半导体装置，其中，所述基板包括硅或碳化硅中的至少一种。
10.根据权利要求9所述的集成半导体装置，还包括：
形成在所述基板上面的氮化镓半导体材料层。
11.根据权利要求1至10中任一项所述的集成半导体装置，其中，所述第一晶体管和所述第二晶体管包括氮化镓半导体材料功率晶体管。
12.一种集成半导体装置，包括：
第一有源装置，形成在基板上；以及
第二有源装置，形成在所述基板上，其中，所述第一有源装置和所述第二有源装置共享至少一个端子金属特征以减小所述集成半导体装置的尺寸。
13.根据权利要求12所述的集成半导体装置，其中，所述至少一个端子金属特征包括所述第一有源装置和所述第二有源装置的共享的电极金属化部。
14.根据权利要求13所述的集成半导体装置，其中：
所述第一有源装置的有源结的第一宽度大于所述第二有源装置的有源结的第二宽度；并且
所述共享的电极金属化部包括从所述第一宽度的尺寸到所述第二宽度的尺寸的至少一个金属化锥形。
15.根据权利要求13所述的集成半导体装置，还包括：
在所述基板的背侧上的金属层接地平面，其中：
所述至少一个端子金属特征还包括用于所述共享的电极金属化部的电极内通孔；并且
所述电极内通孔将所述第一有源装置和所述第二有源装置的所述共享的电极金属化部电耦合到所述金属层接地平面。
16.根据权利要求12至15中任一项所述的集成半导体装置，其中：
所述第一有源装置包括多个栅极指、多个漏电极和多个源电极；并且
所述栅极指、所述漏电极和所述源电极相互交叉。
17.根据权利要求12至16中任一项所述的集成半导体装置，其中，所述第一有源装置的栅极到栅极间距小于所述第二有源装置的栅极到栅极间距。
18.根据权利要求12至17中任一项所述的集成半导体装置，其中：
所述第一有源装置包括Doherty放大器中的主功率晶体管；并且
所述第二有源装置包括所述Doherty放大器中的峰值功率晶体管。
19.根据权利要求12至18中任一项所述的集成半导体装置，其中，所述基板包括硅或碳化硅中的至少一种。
20.根据权利要求12至19中任一项所述的集成半导体装置，其中，所述第一有源装置和所述第二有源装置包括氮化镓半导体材料功率晶体管。
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