KR20090122965A - 저손실, 저고조파 및 향상된 선형성 성능을 가진 고주파 스위치 - Google Patents

저손실, 저고조파 및 향상된 선형성 성능을 가진 고주파 스위치 Download PDF

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KR20090122965A
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제로드 에프. 메이슨
고울리앙 주오
진 에이. 트카첸코
스티븐 씨. 스프링클
올렉시 크리마소브
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스카이워크스 솔루션즈, 인코포레이티드
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Abstract

기판 상에 형성된 전계 효과 트랜지스터(FET) 구조 - 상기 FET 구조는 드레인, 게이트 및 소스를 갖고, 상기 드레인은 드레인 용량을 갖고, 상기 게이트는 게이트 용량을 갖고, 상기 소스는 소스 용량을 가짐 -; 및 상기 드레인 용량, 상기 게이트 용량 및 상기 소스 용량을 상기 기판에 결합하기 위한 전기적 접속을 포함하는 스위치 요소가 개시된다.
통신 디바이스, 스위치, 안테나, 트랜지스터, 전기적 접속

Description

저손실, 저고조파 및 향상된 선형성 성능을 가진 고주파 스위치{HIGH FREQUENCY SWITCH WITH LOW LOSS, LOW HARMONICS AND IMPROVED LINEARITY PERFORMANCE}
<관련 출원의 상호 참조>
본 출원은 2007년 2월 23일자로 출원되고 본 명세서에 그 전체가 참고로 포함된 "HIGH FREQUENCY SWITCH WITH LOW LOSS, LOW HARMONICS AND IMPROVED LINEARITY PERFORMANCE"라는 제목의 동시 계속 미국 가출원 번호 60/891,239에 대한 우선권을 주장한다.
<배경기술>
셀룰러 전화와 같은 휴대용 통신 디바이스들은 통상적으로 다수의 상이한 통신 대역을 통해 동작하는 것이 필요하다. 이러한 소위 "다중 대역" 통신 디바이스들은 송신 및 수신 회로의 하나 이상의 사례(instance)를 이용하여 송신 및 수신 신호들을 생성 및 증폭한다. 그러나 이러한 통신 디바이스들은 일반적으로 단일 안테나를 이용하여, 다양한 통신 대역들을 통해 신호들을 송신 및 수신한다.
그러한 통신 디바이스들의 안테나는 통상적으로 듀플렉서 또는 다이플렉서와 같은 스위칭 회로를 통해, 또는 때때로 "송신/수신 스위치" 또는 "안테나 스위치"로 지칭되는 분리형 스위치 요소를 통해 송신 및 수신 회로에 접속된다. 스위칭 회로 또는 분리형 스위치 요소는 송신 신호와 수신 신호를 효과적으로 분리해야 한다. 송신 신호와 수신 신호의 분리는 하나의 통신 대역의 송신 주파수가 상이한 통신 대역의 수신 주파수와 오버랩될 수 있는 다중 대역 통신 디바이스에서 더 문제가 된다.
도 1은 수신 신호와 간섭하는 블로킹(blocking) 신호를 나타내는 종래 기술의 송수신기(10)의 일부를 도시하는 개략도이다. 송수신기(10)는 접속(14)을 통해 안테나 스위치(16)에 결합된 안테나(12)를 포함한다. 안테나 스위치(16)는 접속(17)을 통해 위상 시프터(18)에 결합된다. 위상 시프터(18)는 양방향 접속(19)을 통해 송신 필터(21) 및 수신 필터(22)에 결합된다. 안테나 스위치(16), 위상 시프터(18), 송신 필터(21) 및 수신 필터(22)는 듀플렉서를 형성한다. 송신 필터(21)는 접속(24)을 통해 전력 증폭기(25)의 증폭된 출력을 수신한다. 수신 필터(22)는 수신 신호를 접속(27)을 통해 저잡음 증폭기(28)로 전달한다. 송신 회로의 나머지, 수신 회로의 나머지 및 기저대역 처리 요소들은 간략화를 위해 도 1로부터 생략되어 있다.
안테나 스위치(16), 송신 필터(21) 및 수신 필터(22)는 송신 신호와 수신 신호를 분리한다. 2G 또는 3G 송수신기를 구현할 때, 안테나 스위치의 선형성 및 물리적 크기는 중요한 설계 팩터들이다. 일반적으로, 선형성은 IMD3로 지칭되는 3차 상호변조곱(third order intermodulation product)으로 지칭되는 것에 의해 정의된다. 도 1에 도시된 바와 같이, 이러한 효과의 특징은 그래픽 도해(41), 특히 벡터(46)를 이용하여 도시된 바와 같이 TX 신호와 외부 블로커(blocker) 신호의 혼합 곱(mixing product)들이 RX 대역 내에 속한다는 점이다. IMD 신호는 안테나 스위치(16)가 충분히 높은 IMD 신호를 허가하는 경우에 수신기의 감도를 저하시킬 수 있다. 안테나 스위치(16)는 매칭 또는 정전기 방전(electro-static discharge; ESD) 네트워크(도시되지 않음)에 의해 안테나(12)로부터 분리될 수 있다.
안테나 스위치(16)의 IMD 성능에 있어서의 최대의 팩터는 스위치의 오프 브랜치(off branch)들의 비선형 용량이다. 도 2에 도시된 바와 같이, 안테나 스위치(16)는 다수의 브랜치(22, 24, 26, 28)를 포함하며, 브랜치들의 수는 송수신기에서 구현되는 주파수 대역들의 수에 의존한다. 이러한 예에서, 브랜치들(24, 26, 28)은 "오프"이고, 브랜치(22)는 "온"이다. 이러한 예에서, 브랜치들(22, 24, 26, 28)은 전계 효과 트랜지스터(field effect transistor; FET)들을 이용하여 구현되며, 게이트, 소스 및 드레인 접속들이 도 2에 도시되어 있다. 오프 브랜치들(24, 26, 28)의 기생 용량은 더 네거티브인 Vgs(Vds) 전압들에서 더 선형이 된다. 이것은 종래의 2G/3G 솔루션들이 전하 펌프들을 이용하여 구현되는 한 가지 이유이다. 이러한 구성에서, 온 브랜치(22)(TX1)는 VH 전압에 의해 바이어스되어, 모든 드레인 소스들 상의 전위는 VH-VF로 설정되며, 여기서 VF는 통상적으로 0.3V인 다이오드 전압이다. 오프 브랜치들(TX2-TXn)은 전압 VL-(VH-VF)에 의해 바이어스 오프(bias off)된다.
도 3은 도 2의 오프 브랜치 내의 각각의 트랜지스터의 동작 포인트를 나타내는 도면이다. 도 3에서, Vp는 핀치오프 전압이고, VRF는 참조 번호 32를 이용하여 지시되는 안테나 무선 주파수(RF) 스윙이며, n은 각각의 안테나 브랜치 내의 직렬 적층된 트랜지스터들의 수이다. 심한 고조파 및 IMD 왜곡을 극복하기 위하여, 동작 영역을 핀치오프 전압 아래로 유지하는 것이 바람직하다.
Figure 112009058162218-PCT00001
이 식으로부터, 직렬 트랜지스터들의 최대 수는 다음과 같아야 한다는 것을 알 수 있다.
Figure 112009058162218-PCT00002
여기서, PIN은 출력 전력이고, ZL은 출력 임피던스이고, VP는 핀치오프 전압이고, VH 및 VL은 하이 및 로우 바이어스이며, VF는 ~0.3V인 온 상태의 접합 전압이다.
온 브랜치에서, 트랜지스터의 크기는 다음과 같이 선택되어야 한다.
Figure 112009058162218-PCT00003
여기서, Idss는 FET의 포화 전류이다. 적절한 스케일링(scaling)을 이용하면, 온 브랜치의 선형성 저하에 대한 기여가 최소화될 수 있다.
오프 브랜치의 경우는 온 브랜치의 경우보다 복잡하다. 오프 브랜치 FET들 이 핀치오프 전압 아래에서 동작하는 경우에도, 기생 용량들의 비선형 거동(behavior)으로 인한 선형 왜곡이 여전히 뚜렷하다.
PHEMT(pseudomorphic high electron mobility transistor) 디바이스의 통상적인 단면이 도 4에 도시되어 있다. 일반적으로, 트랜지스터(50)는 반절연 기판(52)을 포함하고, 이 기판 위에는 유전체 재료로 제조된 버퍼층(54)이 형성된다. 델타 도핑 영역(delta doping region)(56) 및 인듐 갈륨 비소(InGaAs) 층(57)을 포함하는 채널(61)이 버퍼층(54) 위에 형성된다. 델타 도핑 영역(58) 및 알루미늄 갈륨 비소(AlGaAs) 층(59)을 포함하는 스페이서 층(62)이 채널(61) 위에 형성된다.
에치 스톱 층(etch stop layer)(65)이 스페이서 층(62) 위에 형성된다. 또한, N- 층(64)이 에치 스톱 층(65) 위에 형성된다. 다른 에치 스톱 층(66)이 N- 층(64) 위에 형성된다. N+ 층(68)이 에치 스톱 층(66) 위에 형성된다.
층들(68, 64, 59, 58, 57, 56, 54)은 스위칭 디바이스를 형성하며, 복수의 스위칭 디바이스는 전술한 안테나 스위치를 형성한다. 드레인(74) 및 소스(71)를 형성하기 위해 오믹 금속(ohmic metal)이 퇴적된다. 마찬가지로, 에치 스톱 층(65)까지의 적절한 하향 에칭 단계 후에, 게이트(72)를 형성하기 위해 게이트 금속이 퇴적된다.
IMD의 가장 중요한 기여자(contributor)가 비선형 게이트-소스/드레인 및 기판-게이트/소스/드레인 용량들일 것이라는 조건이 만족되면, IMD/고조파에 대한 가장 중요한 기여자들을 포함하는 오프 트랜지스터의 등가 모델이 도 5에 도시되어 있다. 게이트-소스/드레인 용량의 통상적인 거동이 도 6에 도시되어 있다.
도 5를 참조하면, 선형성 저하에 대한 가장 중요한 기여자들은 게이트-드레인/소스 및 드레인/소스-기판 용량들이다. 일반적으로, 소정 동작 영역들에서, 이들은 다음과 같은 다항식으로 묘사될 수 있다.
Figure 112009058162218-PCT00004
여기서, Vj는 RF 인가 전압이고, b0, b1, b2는 계수들이다. 이러한 전압 스윙(Vj)으로 인한 용량들에 의해 생성되는 전류는 다음과 같다.
Figure 112009058162218-PCT00005
통상적으로, IMD 측정은 안테나에서 주파수들(ω1, ω2) 및 진폭들(VRF01, VRF02)을 갖는 2개의 톤(tone) 신호를 인가함으로써 수행된다.
Figure 112009058162218-PCT00006
오프 FET의 각각의 접합 양단의 RF 전압은 다음과 같다.
Figure 112009058162218-PCT00007
여기서,
Figure 112009058162218-PCT00008
이고,
Figure 112009058162218-PCT00009
이다.
수학식 6 및 3을 수학식 4에 대입하고, 항들을 정리한 후에, 오프 FET에서 생성되는 전류들의 상호변조곱들은 다음과 같다.
Figure 112009058162218-PCT00010
Figure 112009058162218-PCT00011
Figure 112009058162218-PCT00012
다음의 기본 성분들도 포함된다.
Figure 112009058162218-PCT00013
수학식 7 내지 9에 나타난 바와 같이, IMD에 대한 가장 중요한 기여자는 2차 계수(b2)이며, C(Vj) 의존성에서 2차 항이 클수록, 상호변조곱이 크다.
도 6에는, VH를 증가시킴으로써 트랜지스터의 성능이 Cgs(Cgd) 용량의 비선 형 영역으로부터 멀어지고, IMD 성능이 향상되는 것으로 도시되어 있다. 전술한 바와 같이, Cgs 및 Cgd 비선형성들 이외에, 기판-드레인/소스/게이트(Cdsub, Cssub, Cgsub) 용량들은 IMD에 크게 기여한다. C(Vj)를 선형화하는 가장 일반적인 방법은 더 높은 바이어스 전압을 사용하는 것이다. 이것은 드레인/소스-게이트 용량들에 대해 적용 가능하지만, 드레인/소스-기판 용량들에 대해서는 최소의 효과를 갖는다.
따라서, 작은 영역에서 높은 선형성 및 낮은 손실을 제공하는 안테나 스위치를 갖는 것이 바람직할 것이다.
본 발명의 실시예들은 기판 상에 형성된 전계 효과 트랜지스터(FET) 구조 - 상기 FET 구조는 드레인, 게이트 및 소스를 갖고, 상기 드레인은 드레인 용량을 갖고, 상기 게이트는 게이트 용량을 갖고, 상기 소스는 소스 용량을 가짐 -; 및 상기 드레인 용량, 게이트 용량 및 소스 용량을 상기 기판에 결합하기 위한 전기적 접속을 포함하는 스위치 요소를 포함한다.
다른 실시예들도 제공된다. 본 발명의 다른 시스템들, 방법들, 특징들 및 이점들은 아래의 도면들 및 상세한 설명의 검토시에 이 분야의 통상의 기술자에게 명백하거나 명백해질 것이다. 그러한 모든 추가적인 시스템들, 방법들, 특징들 및 이점들은 본 설명에 포함되고, 본 발명의 범위 내에 있으며, 첨부된 청구항들에 의해 보호되어야 함을 의도한다.
본 발명은 아래의 도면들을 참조하여 더 잘 이해될 수 있다. 도면들 내의 컴포넌트들은 반드시 축척으로 그려진 것은 아니며, 대신에 본 발명의 원리들을 명확히 나타내고자 할 때에는 강조가 주어진다. 더욱이, 도면들에서, 상이한 도면들 전반에서 동일한 참조 번호들은 대응 부분들을 지시한다.
도 1은 수신 신호와 간섭하는 블로킹 신호를 나타내는 종래 기술의 송수신기의 일부분을 도시하는 개략도이다.
도 2는 종래 기술의 안테나 스위치를 도시하는 개략도이다.
도 3은 도 2의 오프 브랜치 내의 각각의 트랜지스터의 동작 포인트를 도시하는 도면이다.
도 4는 통상적인 PHEMT 디바이스의 단면도이다.
도 5는 IMD/고조파에 대한 가장 중요한 기여자들을 포함하는 오프 트랜지스터의 회로 등가 모델을 나타내는 도면이다.
도 6은 도 2의 오프 브랜치 내의 각각의 트랜지스터의 동작 포인트를 나타내는 도면이다.
도 7은 고주파 저손실 스위치의 일 실시예를 포함하는 송수신기의 일부분을 나타내는 개략도이다.
도 8은 고주파 저손실 스위치의 일 실시예를 나타내는 개략도이다.
도 9A 및 도 9B는 9 스로우(nine throw) GSM/CDMA 안테나 스위치에 대한 예시적인 IMD2 및 IMD3 성능을 각각 나타내는 도면들이다.
도 10은 고주파 저손실 스위치의 일 실시예를 나타내는 개략도이다.
도 11은 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 일 실시예를 나타내는 단면도이다.
도 12는 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 대안 실시예를 나타내는 단면도이다.
도 13은 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 다른 대안 실시예를 나타내는 단면도이다.
도 14는 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다.
도 15는 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다.
도 16은 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다.
도 17은 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다.
도 18은 고주파 저손실 스위치 요소의 일 실시예를 제조하는 예를 나타내는 흐름도이다.
휴대용 송수신기를 특별히 참조하여 설명되지만, 낮은 손실, 낮은 고조파 및 향상된 선형성 성능을 갖는 고주파 스위치(본 명세서에서 "고주파 저손실 스위치" 로도 지칭함)는 소형의(compact) 고주파 저손실 안테나 스위치가 요망되는 임의의 송수신기 디바이스 내에 구현될 수 있다.
고주파 저손실 스위치는 일반적으로 하드웨어로 구현된다. 그러나, 고주파 저손실 스위치를 제어하는 신호들 중 하나 이상은 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있다. 하드웨어로 구현될 때, 고주파 저손실 스위치는 특수화된 하드웨어 요소들을 이용하여 구현될 수 있다. 고주파 저손실 스위치에 대한 제어 신호들 중 하나 이상이 적어도 부분적으로 소프트웨어로 생성될 때, 소프트웨어 부분은 고주파 저손실 스위치 내의 다양한 컴포넌트의 동작 양태들을 정밀하게 제어하는 데 사용될 수 있다. 소프트웨어는 메모리에 저장되고, 적절한 명령어 실행 시스템(마이크로프로세서)에 의해 실행될 수 있다. 고주파 저손실 스위치의 하드웨어 구현은 이 분야에 모두가 공지된 임의의 다음 기술들, 즉 개별 전자 컴포넌트들, 데이터 신호들 상에 논리 기능들을 구현하기 위한 논리 게이트들을 갖는 개별 논리 회로(들), 적절한 논리 게이트들을 갖는 주문형 집적 회로(ASIC), 프로그래머블 게이트 어레이(들)(PGA), 필드 프로그래머블 게이트 어레이(FPGA), 바이어싱 목적을 위한 분리된 특수 설계 집적 회로 등, 또는 이들의 조합을 포함할 수 있다.
고주파 저손실 스위치용 소프트웨어는 논리 기능들을 구현하기 위한 실행 가능 명령어들의 정렬된 리스트를 포함하며, 컴퓨터 기반 시스템, 프로세서 포함 시스템(processor-containing system), 또는 명령어 실행 시스템, 장치 또는 디바이스로부터 명령어들을 인출하여 그 명령어들을 실행할 수 있는 기타 시스템과 같은 명령어 실행 시스템, 장치 또는 디바이스에 의해 또는 그와 관련하여 사용하기 위한 임의의 컴퓨터 판독 가능 매체 내에 구현될 수 있다.
도 7은 고주파 저손실 스위치(200)의 일 실시예를 포함하는 송수신기(100)의 일부를 나타내는 개략도이다. 송수신기(100)는 접속(114)을 통해 고주파 저손실 안테나 스위치(200)에 결합된 안테나(112)를 포함한다. 고주파 저손실 안테나 스위치(200)는 접속(117)을 통해 위상 시프트 요소(118)에 결합된다. 위상 시프트 요소(118)는 양방향 접속(119)을 통해 송신 필터(121) 및 수신 필터(122)에 결합된다. 송신 필터(121)는 접속(124)을 통해 전력 증폭기(125)의 증폭된 출력을 수신한다. 송신기(131)가 송신 신호를 접속(126)을 통해 전력 증폭기(125)에 공급한다.
수신 필터(122)는 수신 신호를 접속(127)을 통해 저잡음 증폭기(128)로 전달한다. 저잡음 증폭기(128)의 출력은 접속(129)을 통해 수신기(134)에 공급된다. 송신기(131) 및 수신기(134)는 단지 예시적인 목적으로 도시된다. 송신기 및 수신기의 다양한 구성 및 구현이 이 분야의 통상의 기술자들에게 공지되어 있으며, 그러한 모든 구현들은 본 명세서에서 고려된다. 또한, 송수신기(100)는 접속(136)을 통해 송신기(131)에 결합되고 접속(137)을 통해 수신기(134)에 결합되는 기저대역 처리 회로(132)를 포함한다. 기저대역 처리 회로는 이 분야에 공지된 바와 같이 송신 신호 및 수신 신호에 대한 기저대역 신호 처리를 수행한다. 소형 저손실 스위치(200)의 하나 이상의 부분 또는 양태가 소프트웨어로 구현되는 경우, 기저대역 처리 회로는 고주파 저손실 스위치 소프트웨어(155)를 포함한다.
기저대역 처리 회로(132)는 접속(138)을 통해 입출력 요소(141)에 결합된다. 송수신기(100)가 셀룰러 타입의 전화와 같은 휴대용 통신 디바이스의 일부인 예에서, 입출력 요소(141)는 마이크로폰, 스피커, 키보드, 포인팅 디바이스 또는 기타 인터페이스 요소들을 포함한다.
도 8은 고주파 저손실 스위치의 일 실시예를 나타내는 개략도이다. 도 8에 도시된 실시예는 "적층 다이(stacked die)" 접근법으로서 지칭되는 접근법을 이용한다. "적층 다이"라는 용어는, 반도체 다이와 인쇄 회로 보드(PCB)와 같은 라미네이트(laminate) 사이에 "플레이트(plate)"가 배치되고, 반도체 다이가 다른 "플레이트"에 의해 스위치 다이로부터 분리되는 다층 구조를 지칭한다.
유전체 기판(252)은 하나 이상의 비아(256)를 포함한다. 유전체 기판은 일반적으로 인쇄 회로 보드(PCB)와 같은 다층 라미네이트 구조이다. 유전체 기판(252)은 접지층(254)에 직접 접속된다. 유전체 기판(252) 위에 제1 플레이트(258)가 배치된다. 제1 플레이트(258)는 비아들(257)을 포함한다. 비아들(257)은 유전체 기판(252) 내의 비아들(256)에 대응하지만, 이것은 필요 조건이 아니다. 통상적으로, 제1 플레이트(258)는 금속과 같은 열전도 재료로 제조되며, 때때로 "접지 패들(grounded paddle)"로 지칭된다.
전기적으로 절연성이고 열적으로 전도성인 다이(262)가 제1 플레이트(258) 위에 배치된다. 제2 플레이트(264)가 다이(262) 위에 배치된다. 제2 플레이트(264)는 비아들(266)을 포함할 수 있으며, 통상적으로 금속 재료로 제조된다. 스위치 다이(268)가 제2 플레이트(264) 위에 배치된다.
제1 플레이트(258)는 접지(254)로의 열 경로를 제공한다. 다이(262)는 제2 플레이트(264)와 제1 플레이트(258) 사이의 절연체로서 작용하고, 또한 제1 플레이트(258)로의 열 경로를 제공한다. 손실 및 전력 처리 능력을 개선하기 위하여, 스위치 다이(268)로부터 제2 플레이트(264), 다이(262) 및 제1 플레이트(258)를 통해 비아들(256)을 통해 접지로의 경로가 형성된다. 이러한 경로는 방열을 제공하며, 용량들(Cdsub, Cssub, Cgsub; 도 5)을 기판(252)에 결합함으로써 용량들(Cdsub, Cssub, Cgsub; 도 5)이 바이어스 오프되는 것을 가능하게 한다. 다이(262)는 갈륨 비소(GaAs), 실리콘(Si) 또는 적절한 열 전도성 및 전기 절연성을 가진 다른 재료를 이용하여 제조될 수 있다. 제2 플레이트(264)는 적절한 열전도를 제공하기 위한 비아들(266)을 포함할 수 있으며, 라미네이트 레이아웃에 따라 본드 와이어(272)에 의해 또는 배면을 통해 에칭된 비아에 의해 외부 핀에 접속될 수 있다.
도 9A 및 9B는 9 스로우 GSM/CDMA 안테나 스위치에 대한 예시적인 IMD2 및 IMD3 성능을 각각 나타내는 도면들이다. 도 9A 및 9B는 제2 플레이트(264; 도 8)에 포지티브 전위를 인가함으로써 기판 용량들이 더 선형 영역으로 시프트되어 IMD2/3 성능이 크게 향상되는 것을 보여준다.
도 10은 고주파 저손실 안테나 스위치(300)의 일 실시예를 나타내는 개략도이다. 안테나 스위치(300)는 다수의 브랜치(302, 304, 306, 308)를 포함하며, 브랜치들의 수는 송수신기에서 구현되는 주파수 대역들의 수에 의존한다. 이 예에서, 브랜치들(304, 306, 308)은 "오프"이고, 브랜치(302)는 "온"이다. 이 예에서, 브랜치들(302, 304, 306, 308)은 전계 효과 트랜지스터(FET)들을 이용하여 구현되 며, 게이트, 소스 및 드레인 접속들이 도 10에 도시되어 있다. 고주파 저손실 스위치의 일 실시예에 따르면, 안테나 부분(314)은 저항(310) 및 용량(312)을 포함한다. 저항(310)은 도 8에서 전술한 바와 같이 기판을 바이어싱하기 위한 접속을 포함한다.
도 11은 고주파 저손실 스위치의 대안 실시예를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 일 실시예를 나타내는 단면도이다.
트랜지스터 디바이스(400)는 갈륨 비소 재료 시스템 내의 재료들을 이용하여 제조되는 PHEMT로서 도시되지만, 다른 재료 시스템들을 이용하는 다른 구조들도 가능하다. 트랜지스터 디바이스(400)는 반절연 기판(402)을 포함하며, 그 위에는 n형 또는 p형의 도전층(405)이 형성된다. 도전층(405)은 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs) 또는 다른 재료 시스템들로부터 형성될 수 있다. 도전층(405) 위에 에치 스톱층(410)이 형성된다. 유전체 재료로 제조된 버퍼층(411)이 에치 스톱 층(410) 위에 형성된다. 델타 도핑 영역(421) 및 인듐 갈륨 비소(InGaAs) 층(422)을 포함하는 채널(420)이 버퍼층(411) 위에 형성된다. 델타 도핑 영역(427) 및 알루미늄 갈륨 비소(AlGaAs) 층(428)을 포함하는 스페이서층(426)이 채널(420) 위에 형성된다.
에치 스톱층(430)이 스페이서층(426) 위에 형성된다. N- 층(432)이 에치 스톱층(430) 위에 형성된다. 다른 에치 스톱층(434)이 N- 층(432) 위에 형성된다. N+ 층(436)이 에치 스톱층(434) 위에 형성된다.
층들(436, 432, 428, 427, 422, 421, 411)은 스위칭 디바이스(450)를 형성하 며, 복수의 스위칭 디바이스는 전술한 안테나 스위치를 형성한다. 점선을 이용하여 도시된 분리 영역(452)이 층들(436, 432, 428, 427, 422, 421) 및 버퍼층(411)의 일부 내에 형성된다. 분리 영역(452)은 예를 들어 붕소(B), 산소(O) 등으로부터 선택된 이온들을 분리 영역(452)으로서 도시된 근사 영역에 주입함으로써 형성될 수 있다. 분리 영역(452)은 트랜지스터 디바이스(400)의 활성 부분들로부터 오믹 재료(446)를 분리한다.
드레인(444) 및 소스(438)를 형성하기 위해 오믹 금속이 퇴적된다. 마찬가지로, 에치 스톱층(430)까지의 적절한 하향 에칭 단계 후에, 게이트(442)를 형성하기 위해 게이트 금속이 퇴적된다.
고주파 저손실 스위치의 일 실시예에 따르면, 도전층(405)에 접촉하기 위한 금속(446)이 퇴적될 수 있도록 에피텍셜 구조가 에치 스톱 층(410)까지 더 하향 에칭(etch down)된다. 금속(446)은 예를 들어 니켈(Ni), 게르마늄(Ge), 금(Au) 또는 다른 오믹 금속과 같은 오믹 금속일 수 있다. 금속(446)은 적절한 단차 커버리지(step height coverage)를 보장하기 위해 금속 증착, 도금 또는 기타 퇴적 시스템들을 이용하여 두꺼운 금속(446)으로서 도포될 수 있다. 이러한 방식으로, 스위치(450)의 에피텍셜 구조를 통해 도전층(405) 및 반절연 기판(402)까지 아래로 전기적 접촉이 이루어진다.
도 11에 도시된 실시예는 용량들을 기판(402)에 결합하기 위한 완전 통합 솔루션을 나타낸다. 금속(446)은 오믹 금속이거나, 연속 퇴적된 다수의 두꺼운 금속 층일 수 있다. 금속(446)을 통해 매립 도전층(405)에 인가되는 전압은 전술한 바 와 같이 트랜지스터 디바이스의 기생 용량들을 선형화하는 데 사용된다.
도 12는 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 대안 실시예를 나타내는 단면도이다.
도 12에 도시된 트랜지스터 디바이스(500)는 도 11에 도시된 트랜지스터 디바이스(400)와 유사하다. 따라서, 디바이스(400) 내의 층들과 유사한 디바이스(500)의 층들은 명명법 5XX를 이용하여 식별되며, 여기서 "XX"라는 용어는 도 11의 대응 요소를 나타낸다. 예를 들어, 도 12의 기판(502)은 도 11의 기판(402)과 유사하며, 다시 설명되지 않는다.
트랜지스터 디바이스(500)의 구조는 "배면 처리(backside processing)"로 지칭되는 프로세스에 의해 실현된다. 배면 처리는 디바이스의 기판 측으로부터 에피텍셜 구조에 적용되는 처리 단계들을 지칭한다. 예를 들어, 트랜지스터 디바이스(500)에서, 기판(502)은 에치 스톱층(510)까지의 선택적 하향 에칭을 경험한다. 이어서, 금속(546)이 기판 내의 개구를 통해 에치 스톱층(510)까지 아래로 퇴적된다. 이러한 방식으로, 금속(546)을 통해 매립 도전층(505)에 인가되는 전압은 전술한 바와 같이 트랜지스터 디바이스의 기생 용량들을 선형화하는 데 사용된다.
도 13은 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 다른 대안 실시예를 나타내는 단면도이다.
도 13에 도시된 트랜지스터 디바이스(600)는 도 11에 도시된 트랜지스터 디바이스(400)와 유사하다. 따라서, 디바이스(400) 내의 층들과 유사한 디바이스(600)의 층들은 명명법 6XX를 이용하며 식별되며, 여기서 "XX"라는 용어는 도 11 의 대응 요소를 나타낸다. 예를 들어, 도 13의 기판(602)은 도 11의 기판(402)과 유사하며, 다시 설명되지 않는다.
트랜지스터 디바이스(600)는 금속층(652) 및 절연층(654)을 포함한다. 일 실시예에서, 금속층(652)은 금, 구리 또는 반도체 제조에 사용되는 임의의 통상적인 금속일 수 있다. 절연층(654)은 예를 들어 질화물 재료일 수 있다. 절연층(654)은 양호한 열 전도성을 나타내야 한다. 금속(646)이 금속층(652)과 접촉할 수 있도록 절연층(654)의 일부분이 에칭되고, 금속(646)이 퇴적될 수 있다.
대안으로, 임의 타입의 유전체 재료를 사용하여 웨이퍼(기판(602))의 배면을 커버하거나, 전술한 바와 같이 기생 용량들을 백-바이어싱(back-bias)하기 위한 전기적 접촉을 제공하기 위해 기판(602)이 패터닝되고 금속화될 수 있다.
도 14는 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다.
트랜지스터 디바이스(700)는 "실리콘-온-절연체"(silicon-on-insulator; SOI) 기판(752)으로 지칭되는 기판 상에 형성된다. SOI 기판(752)은 일반적으로 N+ 반도체층(754)을 포함하며, 그 위에는 절연층(756)이 형성된다. 반도체층(754)은 예를 들어, GaAs, 실리콘 또는 다른 재료일 수 있다. 절연층(756)은 예를 들어 실리콘 이산화물, 실리콘 질화물 또는 다른 절연 재료일 수 있다. 반도체층(758)이 절연층(756) 위에 형성된다. 반도체층(758)은 예를 들어 갈륨 비소(GaAs), 실리콘 또는 다른 재료일 수 있다. 금속 바이어스 콘택(contact)(760)이 N+ 반도체층(754)의 표면 상에 형성된다. 바이어스 콘택(760)은 전술한 바와 같이 기생 용 량들을 백-바이어싱하기 위한 전기적 접촉을 제공한다.
도 15는 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다.
도 15에 도시된 트랜지스터 디바이스(800)는 도 11에 도시된 트랜지스터 디바이스(400)와 유사하다. 따라서, 디바이스(400) 내의 층들과 유사한 디바이스(800)의 층들은 명명법 8XX를 이용하며 식별되며, 여기서 "XX"라는 용어는 도 11의 대응 요소를 나타낸다. 예를 들어, 도 15의 기판(802)은 도 11의 기판(402)과 유사하며, 다시 설명되지 않는다.
트랜지스터 디바이스(800)의 구조는 배면 처리의 다른 예이다. 예를 들어, 트랜지스터 디바이스(800)에서, 디바이스(800)의 층들 내에 비아 홀(855)이 형성된다. 비아 홀(855)은 에칭, 드릴링 또는 다른 공지된 비아 형성 기술들에 의해 형성될 수 있다. 예를 들어, 비아 홀(855)은 반응성 이온 에칭(reactive ion etching; RIE) 또는 유도 결합 플라즈마(inductively coupled plasma; ICP) 에칭을 이용하여 형성될 수 있다.
이 실시예에서, 정면 처리가 완료되면, 웨이퍼의 배면으로부터 웨이퍼 정면의 오믹 금속 패드(858)까지 하나 이상의 비아 홀이 에칭될 수 있다. 이어서, 비아 홀(855) 및 웨이퍼의 배면이 스퍼터링, 전기 도금 또는 다른 프로세스와 같은 프로세스들을 이용하여 금속화(857)될 수 있다. 각각의 다이 에지에 적절한 비금속화 영역이 존재하는 것을 보장하기 위해 배면 금속이 패터닝되고 에칭될 수 있다. 이어서, 웨이퍼의 배면에 유전체(856)가 퇴적될 수 있다. 광 이미징 가능 한(photo-imageable) 스핀-온(spin-on) 폴리이미드 또는 실리콘 질화물과 같은 재료들이 유전체(856)로서 사용될 수 있다. 얇은 배면 유전체(856)는 적절한 열 전도 특성을 계속 제공하면서 임의의 도전성 에폭시 또는 하부 요소로부터 배면 금속을 절연한다.
도 16은 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다. 도 16에 도시된 트랜지스터 디바이스(900)는 도 15에 도시된 트랜지스터 디바이스(800)와 유사하지만, "플립 칩" 실장 아키텍처로서 지칭되는 아키텍처를 설명하기 위해 반전된 상태로 도시되어 있다. 트랜지스터 디바이스(900)는 전술한 바와 같이 금속(957)이 도포된 스루 웨이퍼(thru wafer) 비아 홀(955)을 갖는다. 디바이스는 플립 칩이므로, 배면 유전체는 사용되지 않는다.
도 17은 고주파 저손실 스위치를 제조하는 데 사용될 수 있는 트랜지스터 디바이스의 또 다른 대안 실시예를 나타내는 단면도이다. 도 17에 도시된 트랜지스터 디바이스(1000)는 도 16에 도시된 트랜지스터 디바이스(900)와 유사하다. 그러나, 트랜지스터 디바이스(1000)는 PCB(1065)에서 배면 금속(1057)으로의 와이어본드(1060)를 포함한다. 와이어본드 접속(1060)은 웨이퍼의 배면에 바이어스를 인가하는 데 사용된다.
도 18은 고주파 저손실 스위치 요소의 일 실시예를 제조하는 일례를 나타내는 흐름도이다.
블록 1102에서, 스위치 요소가 형성된다. 블록 1104에서, 스위치 요소의 기 판에 대한 전기적 접촉을 제공하기 위해 스위치 요소 내에 추가 콘택이 형성된다. 추가 콘택은 도 8에 묘사된 2 플레이트 구조의 형태이거나, 도 11, 12, 13, 14, 15 또는 16에 묘사된 추가 금속 콘택의 형태이거나, 도 17에 묘사된 와이어본드의 형태일 수 있다.
본 발명의 다양한 실시예가 설명되었지만, 본 발명의 범위 내에 있는 더 많은 실시예들 및 구현들이 가능하다는 것은 이 분야의 통상의 기술자들에게 명백할 것이다. 예를 들어, 여기에 설명된 선형성 향상 기술은 여기에 설명된 (스위치식과 같은) 공통 게이트 디바이스들에 더하여 (전력 증폭기들과 같은) 공통 소스 및 공통 드레인 구성으로 동작하는 디바이스들을 포함하는 모든 FET 구조들에 적용 가능하다.

Claims (23)

  1. 스위치 요소로서,
    기판 상에 형성된 전계 효과 트랜지스터(field effect transistor; FET) 구조 - 상기 FET 구조는 드레인, 게이트 및 소스를 갖고, 상기 드레인은 드레인 용량을 갖고, 상기 게이트는 게이트 용량을 갖고, 상기 소스는 소스 용량을 가짐 -; 및
    상기 드레인 용량, 상기 게이트 용량 및 상기 소스 용량을 상기 기판에 결합하기 위한 전기적 접속
    을 포함하는 스위치 요소.
  2. 제1항에 있어서, 상기 FET 구조에서 상기 기판으로의 열전도 접속을 더 포함하는 스위치 요소.
  3. 제1항에 있어서, 상기 전기적 접속은 2 플레이트 구조(two plate structure)를 포함하는 스위치 요소.
  4. 제1항에 있어서, 상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 기판에 인접한 도전층에 대해 형성되는 스위치 요소.
  5. 제1항에 있어서, 상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함 하고, 상기 금속 접속은 상기 기판에 인접한 도전층에 대해 형성되고, 상기 금속 접속은 상기 FET의 기판 측으로부터 상기 기판을 통해 형성되는 스위치 요소.
  6. 제1항에 있어서,
    상기 기판의 노출면 위에 형성된 금속층; 및
    상기 금속층 위에 형성된 절연층
    을 더 포함하고,
    상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 금속층에 대해 형성되고, 상기 금속 접속은 상기 FET의 기판 측으로부터 상기 절연층을 통해 형성되는 스위치 요소.
  7. 제1항에 있어서, 실리콘-온-절연체(silicon-on-insulator; SOI) 기판을 더 포함하고, 상기 전기적 접속은 상기 SOI 기판에 대한 금속 접속을 포함하는 스위치 요소.
  8. 제1항에 있어서,
    상기 FET 구조를 통해 형성된 비아 홀;
    상기 비아 홀 내에 형성되고, 상기 기판의 노출면 위에 형성된 금속층; 및
    상기 금속층 위에 형성된 절연층
    을 더 포함하고,
    상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 금속층에 대해 형성되는 스위치 요소.
  9. 제1항에 있어서,
    상기 기판의 노출면 위에 형성된 금속층; 및
    상기 금속층에 대한 와이어본드 접속
    을 더 포함하고,
    상기 와이어본드 접속은 상기 금속층에 대한 전기 바이어스의 인가를 허가하도록 구성되는 스위치 요소.
  10. 안테나 스위치를 갖는 휴대용 송수신기로서,
    수신기에 동작적으로(operatively) 결합된 송신기;
    상기 송신기 및 상기 수신기에 동작적으로 결합된 스위치 디바이스 - 상기 스위치 디바이스는 기판 상에 형성된 적어도 하나의 전계 효과 트랜지스터(FET) 구조를 포함하고, 상기 FET 구조는 드레인, 게이트 및 소스를 갖고, 상기 드레인은 드레인 용량을 갖고, 상기 게이트는 게이트 용량을 갖고, 상기 소스는 소스 용량을 가짐 -; 및
    상기 드레인 용량, 상기 게이트 용량 및 상기 소스 용량을 상기 기판에 결합하기 위한 전기적 접속
    을 포함하는 휴대용 송수신기.
  11. 제10항에 있어서, 상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 기판에 인접한 도전층에 대해 형성되는 휴대용 송수신기.
  12. 제10항에 있어서, 상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 기판에 인접한 도전층에 대해 형성되고, 상기 금속 접속은 상기 FET의 기판 측으로부터 상기 기판을 통해 형성되는 휴대용 송수신기.
  13. 제10항에 있어서,
    상기 기판의 노출면 위에 형성된 금속층; 및
    상기 금속층 위에 형성된 절연층
    을 더 포함하고,
    상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 금속층에 대해 형성되고, 상기 금속 접속은 상기 FET의 기판 측으로부터 상기 절연층을 통해 형성되는 휴대용 송수신기.
  14. 제10항에 있어서, 실리콘-온-절연체(SOI) 기판을 더 포함하고, 상기 전기적 접속은 상기 SOI 기판에 대한 금속 접속을 포함하는 휴대용 송수신기.
  15. 제10항에 있어서,
    상기 FET 구조를 통해 형성된 비아 홀;
    상기 비아 홀 내에 형성되고, 상기 기판의 노출면 위에 형성된 금속층; 및
    상기 금속층 위에 형성된 절연층
    을 더 포함하고,
    상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 금속층에 대해 형성되는 휴대용 송수신기.
  16. 제10항에 있어서,
    상기 기판의 노출면 위에 형성된 금속층; 및
    상기 금속층에 대한 와이어본드 접속
    을 더 포함하고,
    상기 와이어본드 접속은 상기 금속층에 대한 전기 바이어스의 인가를 허가하도록 구성되는 휴대용 송수신기.
  17. 스위치 요소를 제조하기 위한 방법으로서,
    기판 위에 전계 효과 트랜지스터(FET) 구조를 형성하는 단계 - 상기 FET 구조는 드레인, 게이트 및 소스를 갖고, 상기 드레인은 드레인 용량을 갖고, 상기 게이트는 게이트 용량을 갖고, 상기 소스는 소스 용량을 가짐 -; 및
    상기 드레인 용량, 상기 게이트 용량 및 상기 소스 용량을 상기 기판에 결합 하기 위한 전기적 접속을 형성하는 단계
    를 포함하는 스위치 요소 제조 방법.
  18. 제17항에 있어서, 상기 전기적 접속을 형성하는 단계는 상기 FET 구조 내에 상기 기판에 인접한 도전층에 대한 금속 접속을 형성하는 단계를 더 포함하는 스위치 요소 제조 방법.
  19. 제17항에 있어서, 상기 전기적 접속을 형성하는 단계는 상기 FET 구조 내에 상기 기판에 인접한 도전층에 대한 금속 접속을 형성하는 단계를 더 포함하고, 상기 금속 접속은 상기 FET의 기판 측으로부터 상기 기판을 통해 형성되는 스위치 요소 제조 방법.
  20. 제17항에 있어서,
    상기 기판의 노출면 위에 금속층을 형성하는 단계; 및
    상기 금속층 위에 절연층을 형성하는 단계
    를 더 포함하고,
    상기 전기적 접속을 형성하는 단계는 상기 FET 구조 내에 상기 금속층에 대한 금속 접속을 형성하는 단계를 더 포함하고, 상기 금속 접속은 상기 FET의 기판 측으로부터 상기 절연층을 통해 형성되는 스위치 요소 제조 방법.
  21. 제17항에 있어서, 실리콘-온-절연체(SOI) 기판을 형성하는 단계를 더 포함하고, 상기 전기적 접속을 형성하는 단계는 상기 SOI 기판에 대한 금속 접속을 형성하는 단계를 포함하는 스위치 요소 제조 방법.
  22. 제17항에 있어서,
    상기 FET 구조를 통해 비아 홀을 형성하는 단계;
    상기 비아 홀 내에 그리고 상기 기판의 노출면 위에 금속층을 형성하는 단계; 및
    상기 금속층 위에 절연층을 형성하는 단계
    를 더 포함하고,
    상기 전기적 접속은 상기 FET 구조 내의 금속 접속을 포함하고, 상기 금속 접속은 상기 금속층에 대해 형성되는 스위치 요소 제조 방법.
  23. 제17항에 있어서,
    상기 기판의 노출면 위에 금속층을 형성하는 단계; 및
    상기 금속층에 대한 와이어본드 접속을 형성하는 단계
    를 더 포함하고,
    상기 와이어본드 접속은 상기 금속층에 대한 전기 바이어스의 인가를 허가하도록 구성되는 스위치 요소 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150006227A (ko) * 2013-07-08 2015-01-16 삼성전기주식회사 고주파 모듈
KR20160079133A (ko) * 2013-11-22 2016-07-05 스카이워크스 솔루션즈, 인코포레이티드 무선 주파수 필터 또는 다이플렉서의 저손실 바이패스에 관한 시스템들, 회로들, 및 방법들

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8718572B2 (en) * 2010-12-06 2014-05-06 Rf Micro Devices, Inc. Reconfigurable RF switch die
RU2461919C1 (ru) * 2011-04-27 2012-09-20 Открытое акционерное общество "Научно-исследовательский институт полупроводниковых приборов" (ОАО "НИИПП") Свч переключатель прием-передача
US20130154109A1 (en) * 2011-12-16 2013-06-20 Lsi Corporation Method of lowering capacitances of conductive apertures and an interposer capable of being reverse biased to achieve reduced capacitance
US8614447B2 (en) * 2012-01-30 2013-12-24 International Business Machines Corporation Semiconductor substrates using bandgap material between III-V channel material and insulator layer
US11545586B2 (en) 2017-09-29 2023-01-03 Intel Corporation Group III-nitride Schottky diode
US11373995B2 (en) * 2017-09-29 2022-06-28 Intel Corporation Group III-nitride antenna diode
US11804435B2 (en) 2020-01-03 2023-10-31 Skyworks Solutions, Inc. Semiconductor-on-insulator transistor layout for radio frequency power amplifiers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3626259A (en) * 1970-07-15 1971-12-07 Trw Inc High-frequency semiconductor package
US4556808A (en) * 1982-06-03 1985-12-03 Texas Instruments Incorporated Microwave monolithic spot FET switch configuration
US5920088A (en) * 1995-06-16 1999-07-06 Interuniversitair Micro-Electronica Centrum (Imec Vzw) Vertical MISFET devices
JP3129298B2 (ja) * 1998-11-11 2001-01-29 日本電気株式会社 電界効果トランジスタ及びその製造方法
JP2000349502A (ja) * 1999-03-29 2000-12-15 Toyota Central Res & Dev Lab Inc 高周波スイッチ装置
JP4154558B2 (ja) * 2000-09-01 2008-09-24 日本電気株式会社 半導体装置
US6582979B2 (en) * 2000-11-15 2003-06-24 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless chip carrier with embedded antenna
JP3674780B2 (ja) * 2001-11-29 2005-07-20 ユーディナデバイス株式会社 高周波半導体装置
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP4810904B2 (ja) * 2005-07-20 2011-11-09 ソニー株式会社 高周波スイッチ回路を有する高周波装置
JP2007049309A (ja) * 2005-08-08 2007-02-22 Nec Electronics Corp スイッチ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150006227A (ko) * 2013-07-08 2015-01-16 삼성전기주식회사 고주파 모듈
KR20160079133A (ko) * 2013-11-22 2016-07-05 스카이워크스 솔루션즈, 인코포레이티드 무선 주파수 필터 또는 다이플렉서의 저손실 바이패스에 관한 시스템들, 회로들, 및 방법들

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