JPS60149174A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS60149174A JPS60149174A JP591884A JP591884A JPS60149174A JP S60149174 A JPS60149174 A JP S60149174A JP 591884 A JP591884 A JP 591884A JP 591884 A JP591884 A JP 591884A JP S60149174 A JPS60149174 A JP S60149174A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は曲った配線のショットキy−ト電極を有する電
界効果型半導体装置に係り、特にUHFHF上の高周波
帯で使用される電界効果型半導体装置に関する。
界効果型半導体装置に係り、特にUHFHF上の高周波
帯で使用される電界効果型半導体装置に関する。
一般に、電界効果型半導体装置(FET )を設計する
場合、相互コンダクタンス(gm)tいかに大きくする
か考えるが、これは重要な特性である雑音指数(NF)
、高周波利得(Gain)を向上させるには、17mを
大きくするのが最も効果的であるからである。gmは素
子ノ4ターンの幾何学的パラメータであるf−)巾(W
)及びダート長(L)に対し、gmocW/Lなる関係
があるので、Wを大きく、Lを小さく設計すればよいこ
とになる。ところが、Lを小さくするには微細加工技術
を必 ・賛とし、Lが小さい程工程の歩留シが下るばか
りでなく、Lの値にも限界が存在するために。
場合、相互コンダクタンス(gm)tいかに大きくする
か考えるが、これは重要な特性である雑音指数(NF)
、高周波利得(Gain)を向上させるには、17mを
大きくするのが最も効果的であるからである。gmは素
子ノ4ターンの幾何学的パラメータであるf−)巾(W
)及びダート長(L)に対し、gmocW/Lなる関係
があるので、Wを大きく、Lを小さく設計すればよいこ
とになる。ところが、Lを小さくするには微細加工技術
を必 ・賛とし、Lが小さい程工程の歩留シが下るばか
りでなく、Lの値にも限界が存在するために。
先ずWを大きくすることが効率良くgmを稼ぐ手段とな
る。一方、Wを大きくするために、単にダート電極を直
線的に延ばして行くと、ペレットの寸法が太きくなシ、
ウェハ当シのペレット取得数が減少するか、あるいはペ
レットがダート電極の直線方向に長い長方形となる。第
1図はこのようなペレットの平面形状を示すもので、1
は半導体基板、2はソース電極、3はこのソース電極2
下に形成された高濃度領域、4はドレイン電極、5はこ
のドレイン電極4下に形成された高濃度領域、6はダー
ト電極、7は73?ンデイング用のf−)取出電極をそ
れぞれ示している。しかし、このようなペレットでは自
動組立工程において、ペレットのピックアップIIKペ
レットが傾きやすく、マウントの際に不都合となってし
まう。
る。一方、Wを大きくするために、単にダート電極を直
線的に延ばして行くと、ペレットの寸法が太きくなシ、
ウェハ当シのペレット取得数が減少するか、あるいはペ
レットがダート電極の直線方向に長い長方形となる。第
1図はこのようなペレットの平面形状を示すもので、1
は半導体基板、2はソース電極、3はこのソース電極2
下に形成された高濃度領域、4はドレイン電極、5はこ
のドレイン電極4下に形成された高濃度領域、6はダー
ト電極、7は73?ンデイング用のf−)取出電極をそ
れぞれ示している。しかし、このようなペレットでは自
動組立工程において、ペレットのピックアップIIKペ
レットが傾きやすく、マウントの際に不都合となってし
まう。
そこで、第2図に示すようにデート電極を分割させ並列
に配した所謂フィンガー状のダート電極8とする方法が
ある。このような構成であれば、正方形ペレット9内で
の面積と有効率が良くなり、前記の問題点は解消できる
が、素子構造が複雑になる欠点がある。即ち、ソース電
極10及びドレイン電極J1が交互に形成されることに
なるので、どうしてもソース配線電極12及びドレイン
配線電極13が交差しなければならなくなシ、そのため
に工程数が増加する。
に配した所謂フィンガー状のダート電極8とする方法が
ある。このような構成であれば、正方形ペレット9内で
の面積と有効率が良くなり、前記の問題点は解消できる
が、素子構造が複雑になる欠点がある。即ち、ソース電
極10及びドレイン電極J1が交互に形成されることに
なるので、どうしてもソース配線電極12及びドレイン
配線電極13が交差しなければならなくなシ、そのため
に工程数が増加する。
つまシ1層間絶縁膜や配線電極の形成工程が増える(本
来、配線電極はr−)電極と同時に形感することができ
る。)。さらに、電極交差部で寄生容量が生じ、高周波
・高速動作に支障をきたすことがある。
来、配線電極はr−)電極と同時に形感することができ
る。)。さらに、電極交差部で寄生容量が生じ、高周波
・高速動作に支障をきたすことがある。
次に、第3図及び第4図に示すように、ダート電極を曲
げて配線する方法がある。第3図においては、コの字型
に連続して折曲形成したダート電極14とするもので、
このダート電極14に対向するソース電極15及びドレ
イン電極16の各縁部、さらにその下の高濃度領域17
.18の各縁部も同形状とするものである。
げて配線する方法がある。第3図においては、コの字型
に連続して折曲形成したダート電極14とするもので、
このダート電極14に対向するソース電極15及びドレ
イン電極16の各縁部、さらにその下の高濃度領域17
.18の各縁部も同形状とするものである。
また、第4図においては、f−)電柾19を方形状に折
曲形成し、その外側のソース電極20及び内側のドレイ
ン電極21の各縁部、さらにその下の高濃度領域22.
23の各縁部も同形状とするものである。
曲形成し、その外側のソース電極20及び内側のドレイ
ン電極21の各縁部、さらにその下の高濃度領域22.
23の各縁部も同形状とするものである。
第3図及び第4図のそれぞれの場合、角部は曲線としR
を付ける場合があるが、ソース電極、ドレイン電極及び
f−)電極の対向する各縁部のRはなるべく小さく(〈
5μm)して、しかも同じ値に揃えている。これは、こ
れら電極をより小さい面積内に配置し、ペレット寸法を
より小さくするのと、ダート電極の直線部分をよ)長く
するという観点に基づいている(直線部分を稼ぐ理由は
、パターン転写に使うガラスマスクの加工鞘朋が曲線部
分では悪くなるからである00以上の事は、量肌性の配
慮からマスク合せを容易にするためにソース、ドレイン
の間隔を広げたものや、r−1電極が2本存在するため
に同間隔を広くせざるを得ないデュアルr−)FETに
ついてはより強く言えることである。
を付ける場合があるが、ソース電極、ドレイン電極及び
f−)電極の対向する各縁部のRはなるべく小さく(〈
5μm)して、しかも同じ値に揃えている。これは、こ
れら電極をより小さい面積内に配置し、ペレット寸法を
より小さくするのと、ダート電極の直線部分をよ)長く
するという観点に基づいている(直線部分を稼ぐ理由は
、パターン転写に使うガラスマスクの加工鞘朋が曲線部
分では悪くなるからである00以上の事は、量肌性の配
慮からマスク合せを容易にするためにソース、ドレイン
の間隔を広げたものや、r−1電極が2本存在するため
に同間隔を広くせざるを得ないデュアルr−)FETに
ついてはより強く言えることである。
しかしながら、本方式においては次のような問題がある
。即ち、第3図及び第4図にそれぞれ斜線で示すように
角部において、ソース−ゲート間距離(Lsc)、r−
トートレイン間距離(LGD)が直線部分のそれより増
えてし、まうことになる。この部分では、ソース抵抗(
r8)、ドレイン抵抗(r、)が増しておシ、その結果
素子・母うメータが変化していると考えられる。相互コ
ンダクタンス(、rtm)も下っておシ、雑音指数(N
F)、高周波利得も劣化している。即ち、Unの小さい
FETと本来の正常なFETが並列に接続された状態で
あり。
。即ち、第3図及び第4図にそれぞれ斜線で示すように
角部において、ソース−ゲート間距離(Lsc)、r−
トートレイン間距離(LGD)が直線部分のそれより増
えてし、まうことになる。この部分では、ソース抵抗(
r8)、ドレイン抵抗(r、)が増しておシ、その結果
素子・母うメータが変化していると考えられる。相互コ
ンダクタンス(、rtm)も下っておシ、雑音指数(N
F)、高周波利得も劣化している。即ち、Unの小さい
FETと本来の正常なFETが並列に接続された状態で
あり。
全体としてgmが小さくなることは明白である。
本発明は上記実情に鑑みてなされたもので、その目的は
、ペレットを正方形に保ち、素子構造の簡素性を失うこ
となく、相互コンダクタンス′f:)lA−ト幅に対し
て効率良く大きくでき、螢産性、性能共に優れた電界効
果型半導体装置を提供することにおる。
、ペレットを正方形に保ち、素子構造の簡素性を失うこ
となく、相互コンダクタンス′f:)lA−ト幅に対し
て効率良く大きくでき、螢産性、性能共に優れた電界効
果型半導体装置を提供することにおる。
本発明は、一方導電型の半導体動作領域と、この半導体
動作領域上にショットキ接触をなし、かつその配線が少
なくとも一箇所折曲して形成されたff−)電極と、前
記半導体動作領域上でオーム性接触をなし、前記f−)
電極を挾んで対向配置されたソース電極及びドレイン電
極とを有する電界効果型半導体装置において、前記r−
)電極の折曲部における当該ダート電極の縁部、及び前
記ソース電極とドレイン電極との対向した縁部を全て同
心円上に配置し、さらに前記ソース電極及びドレイン電
極下に前記半導体動作領域と同一導電型の高濃度領域を
選択的に形成する場合には、これら高濃度領域の対向し
た縁部も前記同心円上に配置するもので、これによシ各
領域及び電極間の距離を直線部と折曲部とにおいて同一
とするものである。
動作領域上にショットキ接触をなし、かつその配線が少
なくとも一箇所折曲して形成されたff−)電極と、前
記半導体動作領域上でオーム性接触をなし、前記f−)
電極を挾んで対向配置されたソース電極及びドレイン電
極とを有する電界効果型半導体装置において、前記r−
)電極の折曲部における当該ダート電極の縁部、及び前
記ソース電極とドレイン電極との対向した縁部を全て同
心円上に配置し、さらに前記ソース電極及びドレイン電
極下に前記半導体動作領域と同一導電型の高濃度領域を
選択的に形成する場合には、これら高濃度領域の対向し
た縁部も前記同心円上に配置するもので、これによシ各
領域及び電極間の距離を直線部と折曲部とにおいて同一
とするものである。
以下、図面を参照して本発明の一実施例を説明する。第
5図において、31は半導体基板例えば半絶縁性の砒化
ガリウム基板である。この砒化ガリウム基板31の動作
領域上において、f−)電極32は蛇行状に折曲形成さ
れており、その一端部にはゼンディング用のダート取出
電極33が接続配置されている。このデート電極32の
両側にはソース電極34及びドレイン電極35が配置さ
れておシ、これらソース電極34及びドレイン電極35
のゲートtfliis2ニ対向する縁部は共にf−)電
極32と同形状となっている。そして、上記ダート電極
32及びソース電極34とドレイ−ン電極350対向す
る縁部は、その折曲部において全て同心円上に配置され
ている。また、折曲部におけるダート電極32とソース
電極34との距離(Lsa) 、及びダート電極32と
ドレイン電極35との距離(LGD)は共に直線部のそ
れと同じ距離になっている。ソース電極34及びドレイ
ン電極35それぞれの直下の砒化ガリウム基板3ノ内に
は例えばN型の高濃度領域36.37が選択的に形成さ
れている。これら高濃度領域36.37は共にその上部
のソース電極34及びドレイン領域35と相似形に形成
されている。即ち、これら高濃度領域36.37の対向
する縁部の折曲部も上6h同心円上に配置されている。
5図において、31は半導体基板例えば半絶縁性の砒化
ガリウム基板である。この砒化ガリウム基板31の動作
領域上において、f−)電極32は蛇行状に折曲形成さ
れており、その一端部にはゼンディング用のダート取出
電極33が接続配置されている。このデート電極32の
両側にはソース電極34及びドレイン電極35が配置さ
れておシ、これらソース電極34及びドレイン電極35
のゲートtfliis2ニ対向する縁部は共にf−)電
極32と同形状となっている。そして、上記ダート電極
32及びソース電極34とドレイ−ン電極350対向す
る縁部は、その折曲部において全て同心円上に配置され
ている。また、折曲部におけるダート電極32とソース
電極34との距離(Lsa) 、及びダート電極32と
ドレイン電極35との距離(LGD)は共に直線部のそ
れと同じ距離になっている。ソース電極34及びドレイ
ン電極35それぞれの直下の砒化ガリウム基板3ノ内に
は例えばN型の高濃度領域36.37が選択的に形成さ
れている。これら高濃度領域36.37は共にその上部
のソース電極34及びドレイン領域35と相似形に形成
されている。即ち、これら高濃度領域36.37の対向
する縁部の折曲部も上6h同心円上に配置されている。
具体的な数値として、ソース側の凸になっている部分(
第5図にAで示す。)での曲率半径Rは、ソース電極3
4ではR=2μm1ソース側の高濃度領域36ではR=
3μm、ダート電極32ではR=6μmと8μm5 ド
レイン側の高濃度領域37ではR=11μm1ドレイン
電極35ではR=12μmとする。一方、ソース側が凹
になっている部分(第5図にBで示す)においては、ソ
ース電極34ではR;12μm、ソース側の高濃度領域
36ではR=11μm%e−)電極32ではR=8μm
と6μm、ドレイン側の高濃度領域37ではR=3μm
1 ドレイン電極35ではR=2μmとする。また、ソ
ース電極34の縁とソース側の高濃度領域36の縁との
間隔は1μm1ソース側の高濃度領域36の緑とダート
電極32との間隔は3μm1ゲ一ト長L=2μm、ダー
ト電極32とドレイン側の高濃度領域37の縁との間隔
は3μm1 ドレイン側の高濃度領域37の縁とドレイ
ン電極35の縁との間隔は1μmとする。
第5図にAで示す。)での曲率半径Rは、ソース電極3
4ではR=2μm1ソース側の高濃度領域36ではR=
3μm、ダート電極32ではR=6μmと8μm5 ド
レイン側の高濃度領域37ではR=11μm1ドレイン
電極35ではR=12μmとする。一方、ソース側が凹
になっている部分(第5図にBで示す)においては、ソ
ース電極34ではR;12μm、ソース側の高濃度領域
36ではR=11μm%e−)電極32ではR=8μm
と6μm、ドレイン側の高濃度領域37ではR=3μm
1 ドレイン電極35ではR=2μmとする。また、ソ
ース電極34の縁とソース側の高濃度領域36の縁との
間隔は1μm1ソース側の高濃度領域36の緑とダート
電極32との間隔は3μm1ゲ一ト長L=2μm、ダー
ト電極32とドレイン側の高濃度領域37の縁との間隔
は3μm1 ドレイン側の高濃度領域37の縁とドレイ
ン電極35の縁との間隔は1μmとする。
次に、上記電界効果型半導体装置の製造工程について説
明する。先ず、半絶縁性の砒化ガリウム基板31に選択
的イオン注入を行い、その後850℃の熱処理(アニー
ル)を行うことによシ、N型の高濃度領域36.37及
びこの領域間に動作領域を形成する。次に、高濃度領域
36.37上にソース電極34、ドレイン電極35f:
形成し、その後400℃の熱処理(アロイ)を行うこと
により、基板と電極との間のオーミック接触をとる。次
に、上記動作領域上にケ9−ト電極32を形成し、さら
に全面に保護膜を堆積し、ソース電極、ドレイン電極、
ゲート取出電極上のボンディング1゛る部分の保護膜を
除去する。
明する。先ず、半絶縁性の砒化ガリウム基板31に選択
的イオン注入を行い、その後850℃の熱処理(アニー
ル)を行うことによシ、N型の高濃度領域36.37及
びこの領域間に動作領域を形成する。次に、高濃度領域
36.37上にソース電極34、ドレイン電極35f:
形成し、その後400℃の熱処理(アロイ)を行うこと
により、基板と電極との間のオーミック接触をとる。次
に、上記動作領域上にケ9−ト電極32を形成し、さら
に全面に保護膜を堆積し、ソース電極、ドレイン電極、
ゲート取出電極上のボンディング1゛る部分の保護膜を
除去する。
上記電界効果型半導体装置においては、先ず、ダート電
極32を折り曲げることによシ、r−ト電極32、ソー
ス電極34及びドレイン電極35をペレット内に効率良
く配置でき、ペレットをその面積を大きくすることなく
、自動組立に適したi方形とすることができる。また、
ベレット工程的には、ダート電極32は直線の場合と全
く変ることが無く、従って素子構造の簡素性も失うこと
は無い。以上から、本発明の半導体装置は量産性に優れ
たものと言える。
極32を折り曲げることによシ、r−ト電極32、ソー
ス電極34及びドレイン電極35をペレット内に効率良
く配置でき、ペレットをその面積を大きくすることなく
、自動組立に適したi方形とすることができる。また、
ベレット工程的には、ダート電極32は直線の場合と全
く変ることが無く、従って素子構造の簡素性も失うこと
は無い。以上から、本発明の半導体装置は量産性に優れ
たものと言える。
さらに、上記電界効果型半導体装置にあっては、ゲート
電’4@32の折曲部において、全ての電極及び領域が
同心円上に配置されていることから、相互の緑あるいは
領域間の距離が直線部分のそれと同一となシ、従来のよ
うなコの字型に曲げて生じるような折曲部での上記距離
の増加は無い。従って、折曲部でのFETと直線部での
FETを別個に考え、これが並列に接続したものと考え
る時、前者の性能は後者のそれに比べ劣化したものでは
無く、同等の特性を発揮でき、全体として優れた特性の
FETを得ることができる。尚、f−)電極32等を同
心円上に配置したことによシ、同心円でない従来例に比
べ、同−面積内に電極を配置したとき、ダート幅Wを小
さくせざるを得なかったシ、ダート電極32の直線部分
が削減されることが考えられるが、にもかかわらず前記
理由で折曲部が動作上有効に働くため、結果として優れ
た性能のFETを得ることができる。
電’4@32の折曲部において、全ての電極及び領域が
同心円上に配置されていることから、相互の緑あるいは
領域間の距離が直線部分のそれと同一となシ、従来のよ
うなコの字型に曲げて生じるような折曲部での上記距離
の増加は無い。従って、折曲部でのFETと直線部での
FETを別個に考え、これが並列に接続したものと考え
る時、前者の性能は後者のそれに比べ劣化したものでは
無く、同等の特性を発揮でき、全体として優れた特性の
FETを得ることができる。尚、f−)電極32等を同
心円上に配置したことによシ、同心円でない従来例に比
べ、同−面積内に電極を配置したとき、ダート幅Wを小
さくせざるを得なかったシ、ダート電極32の直線部分
が削減されることが考えられるが、にもかかわらず前記
理由で折曲部が動作上有効に働くため、結果として優れ
た性能のFETを得ることができる。
第7図はダート幅Wが同一の条件で、第3回のFETと
、第5図の同心円上に配置されたFETとの周波数特性
を比較して示すものである。同図において、A1は第3
図のFETの雑音指数(NF)、A、は同じく高周波利
得、B8は第5図のFETの雑音指数、B2は同じく高
周波利得をそれぞれ示している。同図から明らかなよう
に、周波数が高くなる程、同心円上に形成されたFET
の優位性が大きくなる。
、第5図の同心円上に配置されたFETとの周波数特性
を比較して示すものである。同図において、A1は第3
図のFETの雑音指数(NF)、A、は同じく高周波利
得、B8は第5図のFETの雑音指数、B2は同じく高
周波利得をそれぞれ示している。同図から明らかなよう
に、周波数が高くなる程、同心円上に形成されたFET
の優位性が大きくなる。
上記実施例においては、ダート電極を蛇行状に形成した
が、本発明はこれに限定されるものではなく、例えば第
6図に示すようにゲート電極41を正方形状に折曲形成
し、その両端部をダート取出電極42に共通接続し、こ
のデート電極41の内側にドレイン電極43%外側にソ
ース電極44をそれぞれ配置し、さらにこれらドレイン
電極43及びソース電極44下に高濃度領域45.46
を形成するようにしてもよい。
が、本発明はこれに限定されるものではなく、例えば第
6図に示すようにゲート電極41を正方形状に折曲形成
し、その両端部をダート取出電極42に共通接続し、こ
のデート電極41の内側にドレイン電極43%外側にソ
ース電極44をそれぞれ配置し、さらにこれらドレイン
電極43及びソース電極44下に高濃度領域45.46
を形成するようにしてもよい。
そして、この場合、前記各電極及び高濃度領域を同心円
上に配置する折曲部は、ゲート取出電極42との接続部
以外の角部47,48.49に設けるものである。
上に配置する折曲部は、ゲート取出電極42との接続部
以外の角部47,48.49に設けるものである。
以上のように本発明によれば、ペレット形状を正方形に
保ち、素子構造の簡素性を失うことなく、相互コンダク
タンスをダート巾に対して効率良く大きくすることがで
き、量産性、性能共に優れた電界効果型半導体装置を提
供できる。
保ち、素子構造の簡素性を失うことなく、相互コンダク
タンスをダート巾に対して効率良く大きくすることがで
き、量産性、性能共に優れた電界効果型半導体装置を提
供できる。
第1図乃至第4図はそれぞれ従来の電界効果型半導体装
置の構成を示す平面図、第5図は本発明の一実施例に係
る電界効果型半導体装置の構成を示す平面図、第6図は
本発明の他の実施例に係る平面図、第7図は第3図と第
5図の電界効果型半導体装置を比較・して示す周波数特
性図である。 31・・・砒化ガリウム基板、32・・・ダート電極。 33・・・ゲート取出電極、34・・・ノー、スミ極、
35 j・’ドレイン電極、36.37・・・高濃度領
域出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 3 第5図 (dB) 第6図 2 第7図 f (GHz)
置の構成を示す平面図、第5図は本発明の一実施例に係
る電界効果型半導体装置の構成を示す平面図、第6図は
本発明の他の実施例に係る平面図、第7図は第3図と第
5図の電界効果型半導体装置を比較・して示す周波数特
性図である。 31・・・砒化ガリウム基板、32・・・ダート電極。 33・・・ゲート取出電極、34・・・ノー、スミ極、
35 j・’ドレイン電極、36.37・・・高濃度領
域出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 第3図 第4図 3 第5図 (dB) 第6図 2 第7図 f (GHz)
Claims (2)
- (1)一方導電型の半導体動作領域と、この半導体動作
領域上にショットキ接触をなし、かつその配線が少なく
とも一箇所折曲して形成されたダート電極と、前記半導
体動作領域上でオーム性接触をなし、前記ダート電極を
挾んで対向配置されたソース電極及びドレイン電極とを
有する電界効果型半導体装置において、前記ダート電極
の折曲部における当該ダート電極の縁部、及び前記ソー
ス電極とドレイン電極との対向した縁部が全て同心円上
に在ることを特徴とする電界効果型半導体装置。 - (2) 前記ソース電極及びドレイン電極下に、前記半
導体動作領域と同一導電型の高濃度領域が選択的に形成
され、当該高濃度領域の対向し、j花 た縁部も前記同心円上にをる特許請求の範囲第1項記載
の電界効果製半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP591884A JPS60149174A (ja) | 1984-01-17 | 1984-01-17 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP591884A JPS60149174A (ja) | 1984-01-17 | 1984-01-17 | 電界効果型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60149174A true JPS60149174A (ja) | 1985-08-06 |
Family
ID=11624269
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP591884A Pending JPS60149174A (ja) | 1984-01-17 | 1984-01-17 | 電界効果型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60149174A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6421972A (en) * | 1987-07-16 | 1989-01-25 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
EP0373803A2 (en) * | 1988-12-16 | 1990-06-20 | Raytheon Company | R. F. switching circuits |
JP2005159157A (ja) * | 2003-11-27 | 2005-06-16 | Renesas Technology Corp | 半導体装置 |
JP2011124282A (ja) * | 2009-12-08 | 2011-06-23 | Sharp Corp | 電界効果トランジスタ |
WO2012043334A1 (ja) * | 2010-10-01 | 2012-04-05 | シャープ株式会社 | 窒化物半導体装置 |
JP2017045942A (ja) * | 2015-08-28 | 2017-03-02 | 株式会社東芝 | 高周波半導体装置 |
-
1984
- 1984-01-17 JP JP591884A patent/JPS60149174A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7838914B2 (en) | 2003-11-27 | 2010-11-23 | Renesas Electronics Corporation | Semiconductor device |
US8169008B2 (en) | 2003-11-27 | 2012-05-01 | Murata Manufacturing Co., Ltd. | Semiconductor device |
JP2011124282A (ja) * | 2009-12-08 | 2011-06-23 | Sharp Corp | 電界効果トランジスタ |
WO2012043334A1 (ja) * | 2010-10-01 | 2012-04-05 | シャープ株式会社 | 窒化物半導体装置 |
JP5707413B2 (ja) * | 2010-10-01 | 2015-04-30 | シャープ株式会社 | 窒化物半導体装置 |
JP2017045942A (ja) * | 2015-08-28 | 2017-03-02 | 株式会社東芝 | 高周波半導体装置 |
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