JP2001028425A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2001028425A JP11201609A JP20160999A JP2001028425A JP 2001028425 A JP2001028425 A JP 2001028425A JP 11201609 A JP11201609 A JP 11201609A JP 20160999 A JP20160999 A JP 20160999A JP 2001028425 A JP2001028425 A JP 2001028425A
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electrode
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drain
source electrode
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Satoshi Suzuki
敏 鈴木
Tetsuo Kunii
徹郎 國井
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 デザインルールを変更することなくチップ面
積が小さく高出力な半導体装置と、この半導体装置を簡
単な工程で製造する製造方法を提供する。 【解決手段】 チャネル幅の延長方向が互いのチャネル
幅の一端側で直交する第１，第２のチャネル領域４０
ａ、４０ｂ、これに隣接する第１のソース電極（ソース
配線２０の下層）と第１のドレイン電極（ドレイン配線
２２の下層）、及び第１のゲート電極１８ａを有する第
１の半導体素子と、この第１の半導体素子に隣接し第１
の半導体素子の第１のソース電極または第１のドレイン
電極を第１のゲート電極１８ａと共有する第２のゲート
電極１８ｂを有する第２の半導体素子と、を備えたもの
で、ゲート幅方向の活性領域の長さを長くせずにゲート
幅を長くすることができ、小形の高出力ＦＥＴ半導体装
置を得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特にゲートを直交する方向に屈曲
し、これに対応して素子の構成や配置を行うことによ
り、高出力でチップサイズを縮小化できる半導体装置と
その製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓに代表される化合物半導体を用
いた電界効果トランジスタ（以下、ＦＥＴという。）
は、優れた高周波特性と高出力特性が得られることから
衛星通信や移動体通信用送受信機器のキーデバイスとし
て用いられている。これらのデバイスに対し、高度情報
化社会の進展に伴って、さらなる小型化と低コスト化、
高性能化が求められている。
【０００３】図１７は移動体通信などの送信用増幅器に
用いられる従来のディスクリート型高出力ＦＥＴの平面
図である。また、図１８は図１７の従来のディスクリー
ト型高出力ＦＥＴのＸＶＩＩＩ−ＸＶＩＩＩ断面におけ
る断面図である。この構造は、基板厚みを薄くして裏面
に厚いヒートシンク用金めっきを施し熱抵抗を低減して
いるが、バイアホールはＦＥＴの外部に設けているもの
で、更に複数のユニットＦＥＴを並列に接続し総ゲート
幅を増大させてＦＥＴの高出力化を図ったもので、以下
マルチフィンガー単純ＰＨＳ（plated heat sink)型Ｆ
ＥＴと称する。
【０００４】図１７及び図１８において、２００は高出
力ＦＥＴ、２０２は半絶縁性ＧａＡｓ基板、２０４は絶
縁注入領域、２０６は活性領域、２０８はゲート電極で
ゲートフィンガーともいう。２１０はソース配線、２１
０ｆは、ソース配線２１０のエアブリッジ部であり、２
１２はドレイン配線、２１４はゲートパッド、２１６は
ソースパッド、２１８はドレインパッド、２２０はバイ
アホール（以下、Ｖ／Ｈという）、２２２はゲートフィ
ーダ部、２２４はドレインフィーダ部、図１８において
２２６はソース電極、２２８ドレイン電極、２３０はチ
ャネル領域で、２３２は裏面のＡｕメッキ層である。図
１７に示された高出力ＦＥＴ２００は、１〜２Ｇｈｚ帯
の１００Ｗを出力する増幅器に使用する総ゲート幅Ｗgt
がほぼ１００ｍｍクラスのＦＥＴチップで、単位ゲート
幅を９００μｍとすると、ゲートフィンガー２０８の総
数が１００本以上といった構造である。ここで総ゲート
幅ＷgtはＷgt＝ｎ（フィンガー数）×Ｗgu（単位ゲート
幅）で求められる値である。
【０００５】図１９は他の従来例であるヒートシンク構
造を有する高出力ＦＥＴの平面図である。また、図２０
は図１９の従来例の高出力ＦＥＴのＸＸ−ＸＸ断面にお
ける断面図である。図１９及び図２０において、図１７
及び図１８と同じ符号は同じか又は相当の部分であるこ
とを示す。図１９及び図２０において、２５０は高出力
ＦＥＴである。この高出力ＦＥＴ２５０は、１０〜２０
Ｇｈｚ帯の１Ｗを出力する総ゲート幅Ｗgtが１．５ｍｍ
クラスのＦＥＴチップである。
【０００６】一般に、高周波帯で用いられるゲート幅の
大きな高出力ＦＥＴは、ＦＥＴから発生する熱を逃がす
ため、基板厚を薄くし、裏面に厚いヒートシンク用のＡ
ｕメッキ層２３２を施して熱抵抗を低減する構造を用い
る。また、このＡｕメッキ層２３２を裏面接地電極とし
て用い、島状のソース電極２２６と裏面のＡｕメッキ層
２３２をＶ／Ｈ２２０を介してソース配線２１０で接続
することで、ソース電極２２６をその近傍から接地する
ことができ、寄生インダクタを低減することが可能であ
る。以下この構造のＦＥＴをＳＩＶ（Source Island Vi
a-hole)構造ＦＥＴと称する。
【０００７】特に、図１９に示す高出力ＦＥＴ２５０
は、単位ＦＥＴ素子のすべてのソース電極２２６をソー
ス電極２２６の中央部に開口したＶ／Ｈ２２０を介して
裏面接地電極としてのＡｕメッキ層２３２に接続した構
造は、熱抵抗を大幅に低減でき、かつ寄生インダクタを
大幅に低減することが可能であり、高周波帯における高
出力用ＦＥＴの構造として有利である。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は上
記のように構成されていて、図１７の半導体装置２００
の構造では、チップ面積の大部分を高出力ＦＥＴ２００
の動作層領域すなわち、ソース電極２２６、ドレイン電
極２２８、及びソース電極２２６とドレイン電極２２８
に挟まれたチャネル領域２３０が占める。
【０００９】ＦＥＴチップ２００やＦＥＴチップ２５０
の高出力化には、最大ドレイン電流ＩFmax、ゲート・ド
レイン間耐圧Ｖgdoの向上が必要であり、後者のゲート
・ドレイン間耐圧Ｖgdoの向上は単位ＦＥＴ素子の高出
力化に係るものであるが、最大ドレイン電流ＩFmaxの増
大にはまず総ゲート幅Ｗgtを増大させることである。
【００１０】このため、総ゲート幅Ｗgtを増大しようと
すると、単位ＦＥＴ素子の数を増やすこと及び単位ＦＥ
Ｔ素子のゲート幅を長くすることが必要であり、その出
力の増大の程度に応じてチップサイズが増大してしま
う。単位ＦＥＴ素子の動作層領域のうちゲートフィンガ
の面積はわずかであり、動作層領域の大部分をソース電
極２２６とドレイン電極２２８が占めている。このため
動作層領域の面積を縮小して活性領域２０６を縮小し、
延いてはチップサイズの縮小化を図るためには、単位ソ
ース電極幅・単位ドレイン電極幅は単位ゲート電極幅と
同程度必要であることを考慮すると、（１）単位ソース
電極長・単位ドレイン電極長を短くしてソース・ドレイ
ン電極長方向の動作層領域寸法の縮小化することや
（２）単位ゲート電極幅方向の動作層領域寸法の縮小
化、が最も有効な手段である。
【００１１】しかしながら、ソース・ドレインには大き
な電流が流れる。例えば動作時にはソース・ドレインに
は交流電流が流れ、ゲート電極幅当たりの平均電流は、
約２００ｍＡ／ｍｍ程度となる。このためソース電極２
２６のソース電極長さ、ドレイン電極２２８のドレイン
電極長さおよびソース配線２１０の幅（図１８ではこれ
はソース電極長さに相当する。）、ドレイン配線２１２
の幅（図１８ではこれはドレイン電極長さに相当す
る。）は許容電流量により制限される。
【００１２】この許容電流量は、ソース電極２２６およ
びドレイン電極２２８が形成されているところでは、ソ
ース電極２２６とソース配線２１０、またはドレイン電
極２２８とドレイン配線２１２の２層からなる構造であ
るので電流量は比較的大きくとれるのに対し、ソース配
線２１０の特にエアブリッジ部２１０ｆはソース配線層
２１０と同じ厚みの配線層１層のみからなり２層構造部
分よりも電流量を大きくできないために、許容電流量か
ら定められるソース配線層２１０の幅はこのエアブリッ
ジ部２１０ｆが最も広く必要で、このエアブリッジ部２
１０ｆでソース配線層２１０の幅が決定される。
【００１３】また、エアブリッジ部２１０ｆのソース配
線層２１０の厚みは数μｍの厚さであり、これを形成す
るためのレジスト厚みも厚くなり、パターン形成上エア
ブリッジ部２１０ｆの相互の間隔を従来より狭くするこ
とも困難である。従って、マルチフィンガー単純ＰＨＳ
型の高出力ＦＥＴ２００では、エアブリッジ部２１０ｆ
とソース配線層２１０とが一直線で接続された従来パタ
ーンでは、ソース電極２２６のソース電極長はエアブリ
ッジ部２１０ｆの許容電流量で決定されるソース配線層
２１０の配線幅により制限され、さらにエアブリッジ部
２１０ｆの相互の間隔は形成プロセス上の制約により制
限されており、ソース電極２２６のソース電極長及び単
位ＦＥＴ素子を配置する間隔を現状の寸法以下に縮小化
することは困難であり、現状のパターン配置のまま高出
力ＦＥＴチップのチップサイズ縮小化には限界があっ
た。
【００１４】また図１９に示されたＳＩＶ構造の高出力
ＦＥＴ２５０においては、個々のソース電極２２６にＶ
／Ｈを形成するためには、個々のソース電極２２６の面
積を大きくしておく必要がある。そしてさらに高出力Ｆ
ＥＴ２５０の高出力化を図っていく場合には、総ゲート
幅Ｗgtを増大しなければならず、その出力の増大の程度
に応じてソース電極２２６の個数が増大し、これによっ
てチップ面積が増大してしまうという問題があった。
【００１５】この発明は上記の問題点を解消するために
なされたもので、第１の目的は、デザインルールを変更
することなくチップ面積が小さく高出力な半導体装置を
得ることであり、第２の目的は小形で高出力なＦＥＴを
簡単な工程で製造する製造方法を提供することである。
【００１６】なおヒートシンク構造を有する高出力ＦＥ
Ｔに関して、特公平７−７７２６５号公報および特公平
８−２１５９８号公報の公知文献があるが、これらの公
知文献には個々の素子の配置を勘案して半導体装置の小
形化を図ることについては記載されていない。
【００１７】
【課題を解決するための手段】この発明に係る半導体装
置は、第１，第２の主面を有する半導体基板と、この半
導体基板の第１の主面に配設された活性領域と、この活
性領域に配設された第１の半導体素子であって、チャネ
ル幅の延長方向が互いのチャネル幅の一端側で直交する
第１，第２のチャネル領域、この第１，第２のチャネル
領域に隣接しこれら第１，第２のチャネル領域を挟んで
互いに対向し活性領域表面にオーミック接続して配設さ
れた第１のソース電極と第１のドレイン電極、および第
１，第２のチャネル領域の表面上に配設されそれぞれの
チャネル領域に隣接する第１のソース電極と第１のドレ
イン電極に沿って屈曲した第１のゲート電極を有する第
１の半導体素子と、この第１の半導体素子に隣接して活
性領域に配設された第２の半導体素子であって、第１の
ソース電極または第１のドレイン電極のいずれか一方を
介して第１，第２のチャネル領域に隣接して配設された
第３，第４のチャネル領域、この第３，第４のチャネル
領域を挟んで第１のドレイン電極または第１のソース電
極と互いに対向し活性領域表面にオーミック接続して配
設された第２のソース電極または第２のドレイン電極、
及び第３，第４のチャネル領域の表面上に配設され第１
のソース電極または第１のドレイン電極に沿って屈曲
し、第１のソース電極または第１のドレイン電極を第１
のゲート電極と共有する第２のゲート電極を有し、第２
のゲート電極が第１のゲート電極と第１のソース電極ま
たは第１のドレイン電極を共有してなる第２の半導体素
子と、を備えたもので、ゲート幅方向の活性領域の長さ
を長くせずにゲート幅を長くすることができる。
【００１８】さらに、ソース電極およびドレイン電極が
それぞれ帯状に配設されるとともに、それぞれのゲート
電極の屈曲部を横一線に並列して半導体素子を配設した
もので、マルチフィンガー単純ＰＨＳ型ＦＥＴにおい
て、ゲート幅方向の活性領域の長さを長くせずにゲート
幅を長くすることができる。
【００１９】さらに、ソース電極上に配設されたソース
引出配線、このソース引出配線が複数接続されたソース
共通配線、ドレイン電極上に配設されたドレイン引出配
線、このドレイン引出配線が複数接続されたドレイン共
通配線、およびゲート電極が複数接続されたゲート共通
配線をさらに備え、ドレイン共通配線が、活性領域を介
してソース共通配線およびゲート共通配線と互いに対向
して配設されるとともにソース引出配線がゲート共通配
線をまたぐエアブリッジ構造を介してソース共通配線に
接続されたもので、電気的動作の不均一性を少なくする
ことができる。
【００２０】またさらに、ゲート電極の屈曲部に対向す
る半導体基板の表面に絶縁領域を配設したので、ゲート
電極の屈曲部に対向する半導体基板の表面の電界集中を
抑制することができる。
【００２１】また、半導体基板の第２の主面上に配設さ
れた導電体膜をさらに備え、ソース電極が四辺形をなし
このソース電極内に設けられたバイアホールを介して導
電膜に接続されるとともに、第１，第２のチャネル領域
に隣接するソース電極が四辺形の連続する二辺の周縁部
としてなることにより、ＳＩＶ構造ＦＥＴにおいて、ゲ
ート幅方向の活性領域の長さを長くせずにゲート幅を長
くすることができ、かつソース電極の面積を小さくで
き、高密度に半導体素子を配設できる。
【００２２】さらにゲート電極の屈曲部に対向する半導
体基板の表面に絶縁領域を配設したので、ゲート電極の
屈曲部に対向する半導体基板の表面の電界集中を抑制す
ることができる。
【００２３】さらに、絶縁領域によりチャネル幅をソー
ス電極の幅よりも狭くしたので、ソース電極の連続する
二辺の隅部を２素子で共有しないようにし、この隅部を
電気的に中性にすることができる。
【００２４】また、さらに第１のゲート電極が交互に逆
方向に開いた屈曲部を介して一方向に延長されるととも
に、第２のゲート電極が上記第１のゲート電極と並行し
て延長されたので、ゲートパッドとドレインパッドを半
導体基板の同じ主面に形成できて半導体装置の構成が簡
単になる。
【００２５】また、さらに第１，第２のゲート電極が並
行して配設され、それぞれのゲート電極がそれらの屈曲
部に配設された共通のパッドに接続されたので、共通の
パッドを引出しパッドとすることにより、単位のゲート
幅を個々の素子のゲート幅とすることができるので、単
位のゲート幅を長くすることに起因する増幅特性の劣化
を回避することができる。
【００２６】また、さらに半導体を等方性の化合物半導
体としたので、化合物半導体を用いた半導体装置におい
て、ゲート幅方向の活性領域の長さを長くせずにゲート
幅を長くすることができる。
【００２７】また、この発明に係る半導体装置の製造方
法は、第１の主面に活性領域が形成された半導体基板を
準備する工程と、この半導体基板の活性領域に、チャネ
ル幅の延長方向が互いのチャネル幅の一端側で直交する
複数の第１，第２のチャネル領域を設け、この第１，第
２のチャネル領域の表面上に、それぞれの第１，第２の
チャネル領域に沿って屈曲した複数のゲート電極を形成
する工程と、それぞれのゲート電極に沿い第１，第２の
チャネル領域を挟んで互いに対向するソース電極および
ドレイン電極を交互に形成する工程と、を含むので、ゲ
ート幅方向の活性領域の長さを長くせずにゲート幅を長
くした半導体装置を簡単な工程で製造することができ
る。
【００２８】
【発明の実施の形態】実施の形態１ この実施の形態１は、ディスクリート型高出力ＦＥＴで
あるマルチフィンガー単純ＰＨＳ型ＦＥＴにおいて、ユ
ニット素子が並列する方向に対して４５゜傾けてユニッ
ト素子のゲート電極を延長することにより、ゲート電極
幅は短くせずに、ゲート幅方向の活性領域の長さを短く
し、延いては活性領域の面積を縮小したものである。
【００２９】図１はこの発明に係る半導体装置の平面図
である。また図２はこの発明に係る半導体装置の要部を
拡大した平面図、図３は図２のＩＩＩ−ＩＩＩ断面にお
ける半導体装置の一部断面図である。図１に示されたマ
ルチフィンガー単純ＰＨＳ型ＦＥＴは、移動体通信など
の送信用増幅器に用いられる１〜２ＧＨｚ帯の１００Ｗ
を出力する増幅器に使用するＦＥＴチップである。
【００３０】このＦＥＴチップは総ゲート幅Ｗgtがほぼ
１００ｍｍクラスで、単位ゲート幅を９００μｍとする
と、ゲートフィンガーの総数が１００本以上といった構
造である。また、このＦＥＴチップの動作時にソース・
ドレインを流れる電流は、ゲート電極幅当たりの平均電
流で評価すると、約２００ｍＡ／ｍｍ程度である。
【００３１】図１、図２及び図３において、１０はＦＥ
Ｔチップ、１２は等方性の半絶縁性ＧａＡｓ基板、１４
は絶縁領域、１６は活性領域である。半絶縁性ＧａＡｓ
基板１２を使用した場合、活性領域１６は半絶縁性Ｇａ
Ａｓ基板１２にイオン注入を行って形成する。活性領域
１６としてｎ−ＧａＡｓ層を形成する場合には、注入元
素として例えばＳｉを使用し、ｐ−ＧａＡｓ層を形成す
る場合には、注入元素として例えばＭｇを使用する。
【００３２】また活性領域１６として半絶縁性ＧａＡｓ
基板１２上に形成されたｎ−ＧａＡｓのエピタキシャル
層を使用する場合には、絶縁領域１４は例えばプロトン
（Ｈ +）の絶縁注入を行って形成する。絶縁注入の深さ
は能動層の厚さ以上で、通常は半絶縁性ＧａＡｓ基板１
２に到達する深さである。
【００３３】１８はゲート電極でゲートフィンガともい
う。ゲート電極の材料はＡｌ系材料を用いる。図２にお
ける１８ａ、１８ｂは隣接する素子のゲート電極であ
る。２０はソース配線でＡｕメッキ層で形成されてい
る。２０ｆはソース配線２０のエアブリッジ部であり、
エアブリッジ部２０ｆはＡｕメッキ層のみで形成されて
いる。このエアブリッジ部２０ｆの幅はここを流れる許
容電流量とＡｕメッキ層の厚みで決まるものであるが、
８．５μ程度の寸法である。
【００３４】２２はドレイン配線でＡｕメッキ層で形成
されている。ソース配線２０とドレイン配線２２の幅、
特にソース配線２０の幅はエアブリッジ部２０ｆの幅に
よって決定され、エアブリッジ部２０ｆの幅の１／√２
程度となる。従ってソース配線２０とドレイン配線２２
の幅はともに６μｍ程度である。
【００３５】２４はゲートパッド、２６はソースパッ
ド、２８はドレインパッド、３０はＶ／Ｈ、３２はゲー
トフィーダ部、３４はドレインフィーダ部である。図３
における３６はソース電極で、このソース電極３６のソ
ース電極長は６μｍ程度である。３８はドレイン電極
で、このドレイン電極３８のドレイン電極長は６μｍ程
度である。ソース配線２０とドレイン配線２２の幅とそ
れぞれ同じ程度にしてある。ソース電極３６及びドレイ
ン電極３８はともにオーム性電極材料で形成され、例え
ばＡｕＧｅ系材料が使用される。
【００３６】４０はチャネル領域で、チャネル長さは６
μｍである。４２は半絶縁性ＧａＡｓ基板１０の裏面側
に設けられた裏面Ａｕメッキ層で、ヒートシンク及び接
地電極となる。４４はユニット素子で、一つのゲート電
極１８とゲート電極１８がその表面上に設けられたチャ
ネル領域４０とこのチャネル領域４０の両側に互いに対
向して設けられたそれぞれ一つのソース電極３６及びド
レイン電極３８とで構成される。図２では破線で囲って
示されている。
【００３７】ＦＥＴチップ１０は次のように構成されて
いる。半絶縁性ＧａＡｓ基板１０の表面に絶縁領域１４
に囲まれた横長の矩形の活性領域１６が設けられ、この
活性領域１６の長辺に沿って、ユニット素子４４が複数
個並列している。ユニット素子４４のチャネル領域４０
は、直線状に形成された第１のチャネル領域としての部
分４０ａ、第２のチャネル領域としての部分４０ｂ、さ
らにもう一つの部分４０ｃの三つの部分が連続して交互
に逆方向に９０゜屈折して形成されている。
【００３８】ユニット素子４４のゲート電極１８ａは、
チャネル領域４０の表面に上に、９０゜をなした屈曲部
４６ａ、４６ｂを介してチャネル領域４０ａ、４０ｂ、
４０ｃに沿って三重に折れ曲がって活性領域１６の短辺
に沿って延長し、このユニット素子４４のゲート電極１
８ａの両端の中軸線は活性領域１６の長辺と４５゜で交
差している。
【００３９】このゲート電極１８ａに並行に、チャネル
領域４０ａ、４０ｂ、４０ｃのチャネル長さ方向の両端
にユニット素子４４のソース電極３６及びドレイン電極
３８が活性領域１６の表面にオーミック接続して設けら
れている。ユニット素子４４のソース電極３６とゲート
電極１８の間隔は２．５μｍ、同じくドレイン電極３８
とゲート電極１８の間隔は３．５μｍである。
【００４０】このＦＥＴチップ１０では活性領域１６の
短辺はほぼ９００μｍであり、短辺に沿って３００μｍ
ごとに屈曲部４６ａ、４６ｂが設けれられている。この
屈曲部４６ａと４６ｂは逆の方向に開いた屈曲部をなし
ている。このために活性領域１６の短辺を同じ長さにし
ておいた場合にゲート幅が√２倍になる。ソース電極３
６とドレイン電極３８の表面には全長にわたって引出配
線としてのソース配線２０、ドレイン配線２２が設けら
れている。ソース電極３６及びドレイン電極３８がゲー
ト電極１８に並行に設けられているので、ソース配線２
０およびドレイン配線２２の中軸線もまた活性領域１６
の長辺と４５゜で交差している。
【００４１】第１の半導体素子としての一つのユニット
素子４４に隣接して、ソース電極３６またはドレイン電
極３８を共有することにより、第２の半導体素子として
のもう一つのユニット素子４４が活性領域の長辺に沿う
方向に並列している。第２のユニット素子４４のチャネ
ル領域４０ｄ、４０ｅ、４０ｆは三重に屈曲し、このチ
ャネル領域４０ｄ、４０ｅ、４０ｆ上に、ゲート電極１
８ｂが設けられ、ゲート電極１８ａとゲート電極１８ｂ
はドレイン電極３８を共有している。さらに第２のユニ
ット素子４４に並列に、ソース電極３６またはドレイン
電極３８を共有して多数のユニット素子４４が連続的に
並列して一つのＦＥＴチップ１０を構成している。
【００４２】活性領域１６の長辺に沿って配設された多
数のユニット素子４４を介して活性領域１６の両側の長
辺に沿ってゲートフィーダ部３２とドレインフィーダ部
３４が設けられており、ゲートフィーダ部３２には複数
のゲートパッド２４が、またドレインフィーダ部３４に
は複数のドレインパッド２８が所定のユニット素子数毎
に設けられている。
【００４３】ゲート電極１８はそれぞれゲートフィーダ
部３２に、またドレイン配線２２はドレインフィーダ部
３４と接続されている。またゲートフィーダ部３２と複
数のゲートパッド２４が設けられた側には、複数のソー
スパッド２６が設けられており、所定の数のソース配線
２０がエアブリッジ部２０ｆでゲートフィーダ部３２を
跨いでソースパッド２６に接続されている。エアブリッ
ジ部２０ｆは活性領域１６の長辺に直交しており、この
ためにエアブリッジ部２０ｆの中軸線はゲート電極１８
に並行しているソース配線２０の中軸線と４５゜の交差
角で交差し、ソース配線２０の幅はエアブリッジ部２０
ｆの幅の１／√２となり、この寸法でソース配線２０と
エアブリッジ部２０ｆが接続されている。
【００４４】ソースパッド２６にはＶ／Ｈ３０が設けら
れており、半絶縁性ＧａＡｓ基板１2の裏面側に設けら
れた裏面Ａｕメッキ層４２に導電的にまた伝熱的に接続
されている。次にＦＥＴチップ１０の製造方法について
説明する。まず半絶縁性ＧａＡｓ基板１２に活性領域１
６を形成する。活性領域１６の形成は、半絶縁性ＧａＡ
ｓ基板１２にイオン注入によりｎ−ＧａＡｓ領域を形成
してもよいし、半絶縁性ＧａＡｓ基板１２上に能動層と
しての厚さ程度にｎ−ＧａＡｓ層をエピタキシャル成長
により形成し、活性領域１６の周りに絶縁注入を行っ
て、活性領域１６を形成してもよい。
【００４５】次に活性領域１６にユニット素子４４のソ
ース電極３６・ドレイン電極３８をＡｕＧｅで形成し、
熱処理によって合金化処理を行う。これによりソース電
極３６・ドレイン電極３８と活性領域１６との接触領域
にｎ+層が形成され、オーム性接続が形成される。次い
でゲート電極１８を、ソース電極３６・ドレイン電極３
８間のチャネル領域４０にＡｌ系材料で形成する。
【００４６】次に引き回し配線、すなわちエアブリッジ
部２０ｆを除くソース配線２０、ドレイン配線２２、、
ゲートフィーダ部３２、ドレインフィーダ部３４、ゲー
トパッド２４、ソースパッド２６、ドレインパッド２
８、をＡｕメッキ層で形成する。次いで、ソース配線２
０のエアブリッジ部２０ｆを橋脚部（図示せず）のパタ
ーンとブリッジ部（図示せず）のパターンを２層のレジ
ストで別々に形成し、公知の選択メッキ法を用いて形成
する。
【００４７】更に半絶縁性ＧａＡｓ基板１２の裏面か
ら、半絶縁性ＧａＡｓ基板１２を薄層化するとともにソ
ースパッド２６に対向して裏面からソースパッド２６が
露呈するまで穿孔し、半絶縁性ＧａＡｓ基板１２の裏面
にＡｕメッキにより裏面Ａｕメッキ層４２を形成すると
ともにＶ／Ｈ３０を形成し、Ｖ／Ｈ３０を介してソース
パッド２６と裏面Ａｕメッキ層４２を接続し、 ＦＥＴ
チップ１０を完成する。
【００４８】この実施の形態によるＦＥＴチップ１０は
次にように動作する。接地されている裏面Ａｕメッキ層
４２にＶ／Ｈ３０を介して接続されたソースパッド２６
とドレインパッド２８との間に電圧が印加され、ユニッ
ト素子４４それぞれに電圧が印加され、チャネル領域４
０を経由してドレイン電極３８からソース電極３６に電
流が流れる。
【００４９】活性領域１６はｎ型であり、電流は電子電
流で、この電子電流はチャネル領域４０の表面上にショ
ットキ接触しているゲート電極１８下の空乏層と半絶縁
性ＧａＡｓ基板１２の間を通して流れ、ゲート電極１８
に印加された印加電圧により変化する空乏層厚みにより
電流量が制御され、ゲート電圧によりドレイン電流が変
調される。
【００５０】このような実施の形態１のＦＥＴチップ１
０においては、ユニット素子４４をゲート幅方向で等間
隔に２回直角に屈曲させている。このことにより、エア
ブリッジ部２０ｆの配線幅を許容電流量を満足する所定
の配線幅とし、かつソース電極３６とゲート電極１８の
間隔、同じくドレイン電極３８とゲート電極１８の間隔
などのデザインルールは現状のデザインルールを変更せ
ずに、形成プロセス上の制約により制限されるエアブリ
ッジ部２０ｆの必要な相互の間隔を確保しつつ、矩形形
状をした活性領域１６の長辺に沿ってユニット素子４４
を並列に一直線に配置し、並列する素子数と屈曲する一
辺の長さにも依存するが、活性領域１６の長辺はすこし
長くなるものの、ゲート電極幅を保ちながら活性領域１
６の短辺を１／√２に短縮することができるので、活性
領域１６全体の面積としては縮小させることができる。
【００５１】図１のＦＥＴチップでも示されているよう
に、実際のチップでは活性領域１６の片側の長辺はソー
スパッド２６とゲートパッド２４が交互に並列している
ので、これらの占める長さはユニット素子４４が並列し
ている長さよりも長くなるｋとが通常である。このため
にユニット素子４４が屈曲することにより少し活性領域
１６の長辺が長くなっても、チップ形状に与える影響は
少なく、短辺の長さを短くすることがチップ面積を小さ
くすることに大きく寄与する。
【００５２】なお、このようにユニット素子４４を直角
に屈曲させているのは、ＧａＡｓなどの化合物半導体材
料は、通常直交する２方向の電気的特性が等価であるの
で、ユニット素子４４の電気的特性は変化せず、ＦＥＴ
チップ１０の不均一動作の恐れはない。
【００５３】以上説明したようにこの実施の形態１の構
成では、ユニット素子４４をゲート幅方向で直角に屈曲
させることにより、現状のデザインルールを変更せずに
ゲート電極幅方向の活性領域１６の長さを１／√２の長
さに短縮し、活性領域１６の面積を縮小することがで
き、延いてはＦＥＴチップを小形化することができる。
【００５４】実施の形態２ この実施の形態２は、実施の形態１を更に高性能化した
もので、ユニット素子４４の屈曲部４６ａ、４６ｂに対
向する活性領域１６表面を帯状に絶縁領域とすることに
より、この屈曲部４６ａ、４６ｂに電界集中が起きない
ようにしたものである。
【００５５】図４はこの発明の実施の形態２に係る半導
体装置の平面図である。また図５はこの発明の実施の形
態２に係る半導体装置の要部を拡大した平面図である。
図４に示されたマルチフィンガー単純ＰＨＳ型ＦＥＴ
は、実施の形態１と同様のもので、同じ符号は同一か又
は相当の部分である。
【００５６】図４および図５において、５０はＦＥＴチ
ップ、１４ａはユニット素子４４の屈曲部４６ａ、４６
ｂに対応する活性領域１６の表面に設けられた帯状の絶
縁領域である。この絶縁領域１４ａは幅が１μｍで、活
性領域１６の長辺に沿って直線の帯状に設けられてい
る。絶縁領域１４ａの深さは能動層厚以上である。この
絶縁領域１４ａは絶縁領域１４に関連付けて形成され、
活性領域１６としてｎ−ＧａＡｓのエピタキシャル層を
使用した場合には、例えばプロトン（Ｈ+）の絶縁注入
を行って絶縁領域１４は形成するが、このとき同時に絶
縁領域１４ａも形成される。
【００５７】また活性領域１６が半絶縁性ＧａＡｓ基板
１２に不純物元素のイオン注入により形成される場合に
は、絶縁領域１４ａを残すように不純物元素のイオン注
入を行って形成される。実施の形態１では、ユニット素
子４４の屈曲部４６ａ、４６ｂの部分で電界集中が生じ
易く、このために場合によってはリーク電流の増大、耐
圧低下を引き起こす可能性がある。特に高出力化を図る
ＦＥＴチップにおいては、ユニット素子４４のゲート・
ドレイン間耐圧Ｖgdoを高める必要があり、ユニット素
子４４の屈曲部４６ａ、４６ｂに絶縁領域１４ａを設け
ることにより、この部分を電気的に中性にすることによ
り、電界集中を防ぎ、リーク電流の増大や耐圧低下を回
避することができる。延いてはＦＥＴチップの高出力化
が有効に行われる。
【００５８】実施の形態３ この実施の形態は、 ＳＩＶ構造ＦＥＴにおいてヒート
シンクを有する正方形のソース電極部を格子状に、４５
度の傾きをもたせて配置しゲート幅を長く取れるように
するとともに、ソース電極の１辺毎に１つのＦＥＴ素子
を形成し、チップ面積の縮小化を図ったものである。
【００５９】図６はこの発明の実施の形態３に係る半導
体装置の平面図である。また図７はこの発明の実施の形
態３に係る半導体装置の要部を拡大した平面図、図８は
図７の半導体装置の要部の活性領域を示す平面図、図９
は図７のＩＸ−ＩＸ断面における断面図である。また図
１、図２、及び図３と同じ符号は同一かまたは相当する
部分である。図６に示されたＳＩＶ構造ＦＥＴは、移動
体通信などの送信用増幅器に用いられる１０〜２０ＧＨ
ｚ帯の１Ｗ程度を出力する増幅器に使用するＦＥＴチッ
プである。具体的にはこのＦＥＴチップは総ゲート幅Ｗ
gtがほぼ１．５ｍｍクラスのものである。
【００６０】図６、図７、図８、及び図９において、６
０はＦＥＴチップである。２２ｆはドレインス配線２２
のドレインエアブリッジ部であり、Ａｕメッキ層のみで
形成されている。３０ａはＶ／Ｈ３０のＶ／Ｈ接続配線
で、ソース電極３６と裏面Ａｕメッキ層４２とを接続す
るＡｕメッキ層である。また３０ｂはＶ／Ｈ３０の貫通
孔で、活性領域１６と半絶縁性ＧａＡｓ基板１２とを貫
通して、裏面Ａｕメッキ層４２に達している。
【００６１】ソース電極３６は一辺が４０μｍの正方形
で、その中央に一辺が３０μｍの正方形の貫通孔３０ｂ
が穿たれ、Ｖ／Ｈ接続配線３０ａが設けられている。こ
の出力クラスのＶ／Ｈ３０は最小寸法として一辺が３０
μｍの貫通孔３０ｂが必要である。図８の１４ｂはゲー
ト電極１８、ドレイン電極２２の屈曲部４６ａ、４６ｂ
に対応する半絶縁性ＧａＡｓ基板１２上の活性領域１６
に島状に設けられた絶縁領域で、絶縁注入又は絶縁基板
に活性領域を形成するイオン注入の際に、絶縁領域１４
と同時に形成される。
【００６２】ＦＥＴチップ６０は次のように構成されて
いる。半絶縁性ＧａＡｓ基板１２に活性領域１６が設け
られ、半絶縁性ＧａＡｓ基板１２の辺に対して４５゜傾
斜した直線に辺が平行になるように正方形のソース電極
３６が格子状に配置されている。ゲートパッド２４とド
レインパッド２８は活性領域１６に配設されたＦＥＴの
ユニット素子４４群を介して互いに対向し、半絶絶縁性
ＧａＡｓ基板１２の長辺に沿って並列している。図８に
示すように活性領域１６は素子が形成される領域のみ
で、その周囲は絶縁領域１４が形成されている。
【００６３】ソース電極３６の中央にＶ／Ｈ３０が設け
られ、ソース電極３６と半絶縁性ＧａＡｓ基板１２の裏
面に設けられた裏面Ａｕメッキ層４２とを電気的にまた
伝熱的に接続している。第１のチャネル領域としてのチ
ャネル領域４０ａと第２のチャネル領域としてのチャネ
ル領域４０ｂはソース電極３６の連続する２辺に沿って
ゲート幅の延長方向が直交するように形成されている。
【００６４】隣接する二つのソース電極３６の中央には
一つの短冊状のドレイン電極３８が設けられ、このドレ
イン電極３８を挟んで両側にチャネル領域４０ａ，４０
ｂ或いはチャネル領域４０ｂ、４０ｅが設けられ、この
チャネル領域４０ａ，４０ｂ及び４０ｃ上にゲート電極
１８ａが、またチャネル領域４０ｄ、４０ｅ及び４０ｆ
上にはゲート電極１８ｂが設けられていて、一つのドレ
イン電極３８を二つのゲート電極１８ａ及び１８ｂが共
有している。即ち二つのＦＥＴ素子が一つのドレイン電
極３８を共有する配列となっている。
【００６５】さらにソース電極３６の各辺が同様の素子
構成となっていて、一つのソース電極３６の周りに最大
４つのＦＥＴ素子が形成された配置を取る。一つのソー
ス電極３６の隣接する二辺に沿ったチャネル領域４０上
に設けられたゲート電極１８は９０゜の屈曲部４６ａを
介して連続し、さらに屈曲部４６ａとは逆方向に開いた
屈曲部４６ｂを介してゲートパッド２４の並び方向と直
交する方向にさらに延長されている。
【００６６】例えばソース電極Ａの隣接する二辺に沿っ
たチャネル領域４０ａ，４０ｂ上に屈曲部４６ａを介し
て設けられたゲート電極部分とこのソース電極Ａが屈曲
部４６ｂを介して対向するソース電極Ｂに隣接するチャ
ネル領域４０ｃ上に配設されたゲート電極部分とを合わ
せた三つのＦＥＴ素子のゲート幅を一本で連続してユニ
ットのゲート幅（ここでは１２０μｍ）とし、ゲートパ
ッド２４に接続し、一つのユニットＦＥＴ４４のユニッ
トゲート電極１８ａを構成している。同様に二本のユニ
ットゲート電極１８ａと１８ｂの間に挟まれ、このゲー
ト電極１８と並行に配置されている三つのドレイン電極
３８が一本のドレイン配線２２で接続されユニットのド
レイン配線２２としてドレインパッド２８に接続されて
いる。
【００６７】屈曲部４６ａ、４６ｂのドレイン配線２２
はこの９０度折れ曲がる部分において、隣接するドレイ
ン配線２２相互の間隔が狭くなるが、これらのドレイン
配線２２の間に２本のゲート電極１８を通す必要があ
り、直角に屈曲することを避けるとともに平面的には間
隔を確保できないので立体的に配置して間隔を確保する
ためにエアブリッジ配線２２ｆとしたものである。そし
てこのユニットのドレイン配線２２をユニットＦＥＴ４
４が共有することにより多数のユニットＦＥＴ４４が連
続配置されている。
【００６８】次にこのＦＥＴチップ６０の製造方法につ
いて説明する。ここでは周波数１０Ｇｈｚで出力０．７
Ｗが得られる総ゲート幅Ｗgt≒１．５ｍｍ（ユニットの
ゲート幅１２０μｍ×１２本）のＦＥＴチップ６０を例
に説明する。まず半絶縁性ＧａＡｓ基板１２に活性領域
１６を形成する。活性領域１６の形成は、半絶縁性Ｇａ
Ａｓ基板１２にイオン注入によりｎ−ＧａＡｓ領域を形
成してもよいし、半絶縁性ＧａＡｓ基板１２上に能動層
としての厚さ程度にｎ−ＧａＡｓ層をエピタキシャル成
長により形成し、活性領域１６の周りに絶縁注入を行っ
て、活性領域１６を形成してもよい。
【００６９】活性領域１６は素子が形成される領域のみ
で、その周囲は絶縁領域１４が形成されている。これは
例えば図８に示されるような活性領域１６である。次に
外周の一辺が４０μｍ、内周の一辺が３０μｍの正方形
の環状をした１４個のソース電極３６を半絶縁性ＧａＡ
ｓ基板１２の辺に対して４５゜傾斜した直線に辺が平行
に沿うようにして、格子状に形成する。すなわちソース
電極３６の隅部を対向させた二つのソース電極３６の対
（図７のＡとＢ、ＣとＤ、ＥとＦのような組み合わせ
で）を、隣接する対（例えばＡとＢ、ＣとＤ）の凸部と
凹部をはめ合わせて食い違いに横方向に並列させて七対
形成する。隣接するソース電極３６（例えばＡとＣ、Ｂ
とＤ）の互いに対向する辺間の距離は５４μｍとする。
【００７０】次に隣接するソース電極３６（例えばＡと
Ｃ、ＢとＤ）の互いに対向する辺の中央に、ドレイン電
極幅が４０μｍ、ドレイン電極長を所定の寸法とした短
冊型のドレイン電極３８を形成する。ソース電極３６及
びドレイン電極３８はオーム性電極材料で形成され例え
ばＡｕＧｅ系材料で形成される。次いでソース電極３６
の隅部を対向させた二つのソース電極３６の一対（例え
ばＡとＢ）とこれに隣接する二つのソース電極３６の一
対（例えばＡとＢの一対、ＣとＤの一対）との間に形成
された三つのドレイン電極３８を間に挟み、これらに沿
って延長したゲート電極１８ａ及び１８ｂを形成する。
ゲート電極長は電気的な仕様により定められ、ゲート電
極長が例えば１μｍとすると、ゲート電極とソース電極
間の距離が２．５μｍ、ゲート電極とドレイン電極間の
距離が３．５μｍ程度に定められる。
【００７１】またＴ型ゲートを使用する場合にはゲート
電極長は０．１μｍ程度で、このＴ型ゲートの頂部に形
成される配線層の幅が例えば１μｍ程度となる。この１
本のゲート電極１８ａ，１８ｂなどのゲート幅が１２０
μｍのユニットのゲート幅となるよう形成される。次い
で、ソース電極３６の中央の一辺が３０μｍの正方形に
中抜された部分にドライエッチングにより半絶縁性Ｇａ
Ａｓ基板１２に達するが貫通しない孔を形成する。この
後ソース電極３６と中央の孔の底部と連続するをＡｕメ
ッキ層を形成し、半絶縁性ＧａＡｓ基板１２を裏面から
除去して薄くし、 Ａｕメッキ層を露呈させることによ
りソース電極３６の中央の孔を貫通孔３０ｂとするとと
もに、 Ａｕメッキ層をＶ／Ｈ接続配線３０ａとする。
更に半絶縁性ＧａＡｓ基板１２の裏面側に接地電極とな
る裏面金めっき層４２を形成する。
【００７２】次に、半絶縁性ＧａＡｓ基板１２の絶縁領
域１４上に、半絶縁性ＧａＡｓ基板１２の辺に沿って活
性領域１６を介して互いに対向するゲートパッド２４と
ドレインパッド２８を、Ａｕメッキ層により形成する。
次にゲート電極１８とゲートパッド２４の接続配線、ド
レイン電極３８相互間を除くドレイン電極３８上、ドレ
イン電極３８とドレインパッド２８の接続配線をＡｕメ
ッキ層により形成する。
【００７３】最後にドレイン電極３８相互間をエアブリ
ッジ配線２２ｆで接続する。このエアブリッジ配線２２
ｆは、ドレインエアブリッジ部２２ａを橋脚部（図示せ
ず）のパターンとブリッジ部（図示せず）のパターンを
２層のレジストで別々に形成し、公知の選択メッキ法を
用いて形成する。このように形成されたＦＥＴチップ６
０の動作は、基本的には実施の形態１で述べた動作と同
じである。
【００７４】またソース電極３６を半絶縁性ＧａＡｓ基
板１２の辺に対して４５゜傾斜した直線に沿って辺が平
行になるように格子状に配置し、ソース電極３６の隣接
する二辺に沿ったチャネル領域４０上に設けられたゲー
ト電極１８は９０゜の屈曲部４６ａを介して連続し、さ
らに屈曲部４６ａとは逆方向に開いた屈曲部４６ｂを介
してゲートパッド２４の並び方向と直交する方向にさら
に延長されたことにより、実施の形態１のＦＥＴチップ
１０と同様に、ユニット素子４４をゲート幅方向で等間
隔に２回直角に屈曲させている。
【００７５】このことにより、ソース電極３６とゲート
電極１８の間隔、同じくドレイン電極３８とゲート電極
１８の間隔などのデザインルールは現状のデザインルー
ルを変更せずに、ゲートパッド２４とドレインパッド２
８との間隔を１／√２に短縮することができる。さらに
ソース電極３６の４辺をすべてソース電極端として用い
ることができる。このためにユニット素子を高密度に配
置することができる。
【００７６】またこのソース電極３６は、矩形でもユニ
ット素子の高密度化に寄与するが、正方形にした場合に
は、さらに同じ矩形の場合のＶ／Ｈ３０の面積を保った
ままでソース電極３６を最も小さくすることができ、さ
らにＦＥＴチップの小形化を図ることができる。
【００７７】実施の形態４ この実施の形態４は、ＳＩＶ構造ＦＥＴにおいてヒート
シンクを有する正方形のソース電極部を格子状に、４５
度の傾きをもたせて配置した実施の形態３の高性能化を
図ったもので、ソース電極の１辺の長さよりもチャネル
幅を短くして、ソース電極の隅部を、この隅部を介して
隣接する２辺のユニット素子で共有しないようにしたも
のである。
【００７８】図１０はこの実施の形態に係る半導体装置
の平面図である。また図１１はこの実施の形態に係る半
導体装置の要部を拡大した平面図、図１２は図１１の半
導体装置の要部の活性領域を示す平面図である。また図
６、図７、図８、及び図９と同じ符号は同一かまたは相
当する部分である。
【００７９】図１０において、７０はＦＥＴチップであ
る。また図１１と図１２のＡ部はソース電極の１辺の長
さよりもチャネル幅を短くしたソース電極の隅部を示
す。１４ｃはチャネル幅を小さくするように拡大した絶
縁領域である。図１０、図１１、及び図１２に示すよう
に、ソース電極３６の隅部において、絶縁領域１４ｃに
より、ソース電極３６の一辺の長さよりもチャネル領域
４０のチャネル幅を短くした以外は実施の形態３と同じ
構成で、製造方法も同じである。図１０、図１１、及び
図１２において、ソース電極３６は一辺が４０μｍの正
方形である。チャネル領域４０は、絶縁領域１４ｂによ
りチャネル幅の両端それぞれにてソース電極３６から１
μｍ後退していて、チャネル幅は３８μｍとなってい
る。
【００８０】従って、一つのソース電極３６の隣接する
二辺に沿うチャネル領域４０ａ，４０ｂ上に屈曲部４６
ａを介して設けられた部分とこのソース電極３６が屈曲
部４６ｂを介して対向する他のソース電極３６に隣接す
るチャネル領域４０ｃ上に設けられた部分とを一本で連
続してゲートパッド２４に接続し、ユニットのゲート電
極１８ａを構成しているが、ユニットのゲート電極の
内、三つの素子のゲート電極幅は３８μｍ×３＝１１４
μｍである。このように、ソース電極３６の隅部におい
て、絶縁領域１４ｂによりソース電極３６の一辺の長さ
よりもチャネル領域４０のチャネル幅を短くすることに
より、ソース電極３６の隅部を、この隅部を介して連続
するソース電極３６の二辺をソース端とする素子が、こ
の隅部を共有しないようにすることができる。
【００８１】この隅部においては電界集中が生じやす
く、このためリーク電流が増大したり、耐圧低下を引き
起こす場合が有るが、ソース電極３６の隅部において、
絶縁領域１４ｂによりソース電極３６の一辺の長さより
もチャネル領域４０のチャネル幅を短くすることによ
り、この隅部を電気的に中性にすることができる。隅部
を電気的に中性にすることにより、リーク電流の増大や
耐圧低下を抑制することができ、ソース電極３６の四辺
をソース端とする素子を形成し、しかもその電気的特性
を高めることができる。
【００８２】実施の形態５ この実施の形態５は、ＳＩＶ構造ＦＥＴにおいてヒート
シンクを有する正方形のソース電極部を格子状に、４５
度の傾きをもたせて配置する実施の形態３及び４の高性
能化を図ったもので、ソース電極の隅部に対向してゲー
ト引出パッドを設け、このソース電極の隅部を介して連
続する二辺に沿って設けられた二つのドレイン電極それ
ぞれの両側のゲート電極、つまり四本のゲート電極をこ
のゲート引出パッドに接続することによって、長ゲート
幅にすることによって生じる特性劣化を少なくしたもの
である。
【００８３】図１３はこの発明の実施の形態５に係る半
導体装置の平面図である。また図１４はこの発明の実施
の形態５に係る半導体装置の要部を拡大した一部透視平
面図、図１５は図１４に示した要部の一部であって素子
のユニットパターンの平面図、図１６は図１４のＸＶＩ
−ＸＶＩ断面における断面図である。また実施の形態４
及び５の図面と同じ符号は同一かまたは相当する部分で
ある。
【００８４】図１３、図１４、図１５、および図１６に
おいて、８０はＦＥＴチップである。８２はゲート引出
しパッドでＡｕメッキ層である。８４はゲートエアブリ
ッジ配線、８６はドレインエアブリッジ配線である。ゲ
ートエアブリッジ配線８４およびドレインエアブリッジ
配線８６はＡｕメッキ層で形成されている。図１５の９
０は素子のユニットパターンである。
【００８５】図１４、図１５、および図１６において８
４ａはゲートエアブリッジ配線８４がゲート配線１８と
接続されるゲートエアブリッジ配線８４の接続部、８６
ａはドレインエアブリッジ配線がドレイン配線２２と接
続されるドレインエアブリッジ配線の接続部である。こ
の実施の形態５のＦＥＴチップ８０の構成は、チャネル
領域４０ａ、４０ｂ、４０ｄ、４０ｅ、ソース電極３
６、このソース電極３６に設けられたＶ／Ｈ３０、ドレ
イン電極３８、活性領域の配置などは、実施の形態３お
よび４と同じである。しかしゲート配線１８とドレイン
配線２２の接続部分や、配線の引き回し部分はこの実施
の形態に特徴的なものである。
【００８６】ＦＥＴチップ８０における特徴はゲート配
線１８ａ、１８ｂで、このゲート配線１８ａ、１８ｂは
その屈曲部に設けられたゲート引出しパッド８２に接続
され、ゲート配線１８ａ、１８ｂとゲート引出しパッド
８２とが組み合わされて、ユニット化されている。この
ユニット化されたゲート配線１８を用い素子をユニット
化したのがユニットパターン９０である。
【００８７】図１５において、ユニットパターン９０は
ソース電極３６の隣接する二辺のソース端３６ａ、３６
ｂの間の隅部に対向してゲート引出パッド８２を設け、
このソース電極３６の隅部を介して連続する二辺に沿っ
て設けられた第１、第２のチャネル領域としてのチャネ
ル領域４０ａ、４０ｂに隣接して、二つのドレイン電極
３８（この二つのドレイン電極は図１５では記載せず。
２２ａ及び２２ｂはこの二つのドレイン電極上に配設さ
れたドレイン配線である。）が設けられている。
【００８８】二つのドレイン電極３８それぞれの両側の
ゲート電極１８ａ１８ｂはゲート引出パッド８２に接続
されている。ソース電極３６の一辺が４０μｍであるの
で、これら４本のゲート電極１８から、概ね４０μｍ×
４＝１６０μｍをユニットゲート幅とするゲート電極１
８が構成される。このユニットゲート幅のゲート配線１
８ａ、１８ｂ、一つのソース電極３６、二つのドレイン
電極２２ａ、２２ｂ、およびゲート引出パッド８２を有
する組み合わせを一つのユニットパターン９０として、
ソース電極３６の四辺をソース端として平面的に連続配
置することができる。
【００８９】矩形のチップ形状に平面的に連続配置した
一例が、図１３に示されたＦＥＴチップ８０である。図
１３におけるＦＥＴチップ８０の構成では、 ＦＥＴチ
ップ８０の異なる長辺に沿ってゲートパッド２４とドレ
インパッド２８が別々に設けられ、活性領域１６に設け
られたＦＥＴ素子群を介して対向している。ゲート引出
パッド８２及びドレイン配線２２の配列は、ゲートパッ
ド２４とドレインパッド２８の並びに直交する方向にも
配列されていることになるので、これらゲート引出パッ
ド８２及びドレイン配線２２を結んで、ゲートエアブリ
ッジ配線８４及びドレインエアブリッジ配線８６が交互
に配設され、それぞれゲートパッド２４，ドレインパッ
ド２８と接続されている。
【００９０】次に製造方法について説明する。半絶縁性
ＧａＡｓ基板１２に活性領域１６を形成し、正方形の環
状をした１４個のソース電極３６を半絶縁性ＧａＡｓ基
板１２の辺に対して４５゜傾斜した直線に辺が平行にな
るように格子状に形成し、ドレイン電極長を所定の寸法
とした短冊型のドレイン電極３８を形成する。
【００９１】次いでソース電極３６とドレイン電極３８
との間にゲート電極１８を形成する。ゲート電極長が例
えば１μｍとすると、ゲート電極とソース電極間の距離
が２．５μｍ、ゲート電極とドレイン電極間の距離が
３．５μｍ程度に定められる。またＴ型ゲートを使用す
る場合にはゲート電極長は０．１μｍ程度で、配線層の
幅が例えば１μｍ程度となる。
【００９２】次いで、ソース電極３６の中央の一辺が３
０μｍの正方形に中抜された部分に、ドライエッチング
により半絶縁性ＧａＡｓ基板１２に達するが貫通しない
孔を形成する。この後ソース電極３６と中央の孔の底部
と連続するをＡｕメッキ層を形成し、半絶縁性ＧａＡｓ
基板１２を裏面から除去して薄くし、 Ａｕメッキ層を
露呈させることによりソース電極３６の中央の孔を貫通
孔３０ｂとするとともに、 Ａｕメッキ層をＶ／Ｈ接続
配線３０ａとする。更に半絶縁性ＧａＡｓ基板１２の裏
面側に接地電極となる裏面金めっき層４２を形成する。
【００９３】次いでゲート引出しパッド８２、ゲートパ
ッド２４およびドレインパッド２８をＡｕメッキ層で形
成し、ゲート電極１８とゲートパッド２４の接続配線、
ドレイン電極３８をＡｕメッキ層により形成する。その
後ゲート引出しパッド８２とゲートパッド２４、ドレイ
ン配線２２とドレインパッド２８、をそれぞれゲートエ
アブリッジ配線８４及びドレインエアブリッジ配線８６
で接続しＦＥＴチップ８０が完成する。
【００９４】このように形成されたＦＥＴチップ８０の
動作は、基本的には実施の形態１で述べた動作と同じで
ある。ソース電極３６を半絶縁性ＧａＡｓ基板１２の辺
に対して４５゜傾斜した直線に辺が平行になるように格
子状に配置し、ソース電極３６の隅部に対向してゲート
引出パッド８２を設け、このソース電極３６の隅部を介
して連続する二辺に沿って設けられたチャネル領域４０
ａ、４０ｂに隣接して、二つのドレイン電極３８が設け
られ、この二つのドレイン電極３８に隣接してチャネル
領域４０ｄ、４０ｅが設けられる。
【００９５】これらのチャネル領域４０ａ、４０ｂ、４
０ｄ、４０ｅに設けられたゲート電極１８ａ、１８ｂを
ゲート引出パッド８２に接続し、ソース電極３６の一辺
の長さをユニットゲート幅とするユニット化されたゲー
ト配線構造を構成することにより、実施の形態３及び４
と同様にソース電極３６とゲート電極１８の間隔、同じ
くドレイン電極３８とゲート電極１８の間隔などのデザ
インルールは現状のデザインルールを変更せずに、ゲー
トパッド２４とドレインパッド２８の間隔を１／√２に
短縮することができる。さらにソース電極３６の４辺を
すべてソース電極端として用いることができる。このた
めに素子を高密度に配置することができる。
【００９６】またこのソース電極３６は、矩形でもユニ
ット素子の高密度化に寄与するが、正方形にした場合に
は、さらに同じ矩形の場合のＶ／Ｈ３０の面積を保った
ままでソース電極３６を最も小さくすることができ、さ
らにＦＥＴチップの小形化を図ることができる。
【００９７】さらに、この実施の形態５では、ソース電
極３６の一辺が４０μｍであるので、概ね４０μｍ×４
＝１６０μｍをユニットゲート幅とするユニット化され
たゲート配線１８が構成されるが、１６０μｍのユニッ
トゲート幅は各ゲート幅を直列に接続したものではな
く、ゲート引出パッド８２で並列に接続されている。こ
のために各ＦＥＴ素子のゲート幅４０μｍを保ったまま
で、総ゲート幅Ｗgtの大きなＦＥＴチップ８０を構成す
ることができ、高周波化に際して、ゲート幅を長くした
時に問題となる位相のずれ、延いてはこの位相のずれに
起因するＦＥＴチップの特性劣化、例えばＭＳＧ／ＭＡ
Ｇ変換点が低周波側に移動すること、などを回避するこ
とができる（ここでＭＳＧ （Maximum Stable power Ga
in)は最大安定電力利得、ＭＡＧ( Maximum Available p
ower Gain)は最大有能電力利得である。）
【００９８】更にこの実施の形態５においても、実施の
形態４に記載したように、ソース電極３６の隅部におい
て、絶縁領域によりソース電極３６の一辺の長さよりも
チャネル領域４０のチャネル幅を短くすることにより、
ソース電極３６の隅部を、この隅部を介して連続するソ
ース電極３６の二辺をソース端とする素子が、この隅部
を共有しないようにし、この隅部を電気的に中性にし、
リーク電流の増大や耐圧低下を抑制することができるこ
とはいうまでもない。
【００９９】
【発明の効果】以上に説明したようにこの発明に係る半
導体装置及びその製造方法は以下のような効果を有す
る。この発明に係る半導体装置は、半導体基板の第１の
主面に配設された活性領域に配設された第１の半導体素
子であって、チャネル幅の延長方向が互いのチャネル幅
の一端側で直交する第１，第２のチャネル領域、この第
１，第２のチャネル領域に隣接しこれら第１，第２のチ
ャネル領域を挟んで互いに対向し活性領域表面にオーミ
ック接続して配設された第１のソース電極と第１のドレ
イン電極、および第１，第２のチャネル領域の表面上に
配設されそれぞれのチャネル領域に隣接する第１のソー
ス電極と第１のドレイン電極に沿って屈曲した第１のゲ
ート電極を有する第１の半導体素子と、この第１の半導
体素子に隣接して活性領域に配設された第２の半導体素
子であって、第１のソース電極または第１のドレイン電
極のいずれか一方を介して第１，第２のチャネル領域に
隣接して配設された第３，第４のチャネル領域、この第
３，第４のチャネル領域を挟んで第１のドレイン電極ま
たは第１のソース電極と互いに対向し活性領域表面にオ
ーミック接続して配設された第２のソース電極または第
２のドレイン電極、及び第３，第４のチャネル領域の表
面上に配設され第１のソース電極または第１のドレイン
電極に沿って屈曲し、第１のソース電極または第１のド
レイン電極を第１のゲート電極と共有する第２のゲート
電極を有し、第２のゲート電極が第１のゲート電極と第
１のソース電極または第１のドレイン電極を共有してな
る第２の半導体素子と、を備えたもので、ゲート幅方向
の活性領域の長さを長くせずにゲート幅を長くすること
ができ、小形の高出力ＦＥＴ半導体装置を得ることがで
きる。
【０１００】さらに、ソース電極およびドレイン電極が
それぞれ帯状に配設されるとともに、それぞれのゲート
電極の屈曲部を横一線に並列して半導体素子を配設した
もので、マルチフィンガー単純ＰＨＳ型ＦＥＴにおい
て、ゲート幅方向の活性領域の長さを長くせずにゲート
幅を長くすることができ、形の高出力ＦＥＴ半導体装置
を得ることができる。
【０１０１】さらに、ソース電極上に配設されたソース
引出配線、このソース引出配線が複数接続されたソース
共通配線、ドレイン電極上に配設されたドレイン引出配
線、このドレイン引出配線が複数接続されたドレイン共
通配線、およびゲート電極が複数接続されたゲート共通
配線をさらに備え、ドレイン共通配線が、活性領域を介
してソース共通配線およびゲート共通配線と互いに対向
して配設されるとともにソース引出配線がゲート共通配
線をまたぐエアブリッジ構造を介してソース共通配線に
接続されたもので、電気的動作の不均一性を少なくする
ことができ、電気的特性の揃った高出力のマルチフィン
ガー単純ＰＨＳ型ＦＥＴを得ることができる。
【０１０２】またさらに、ゲート電極の屈曲部に対向す
る半導体基板の表面に絶縁領域を配設したので、ゲート
電極の屈曲部に対向する半導体基板の表面の電界集中を
抑制することができ、耐圧低下やリーク電流の少ない高
出力のマルチフィンガー単純ＰＨＳ型ＦＥＴを得ること
ができる。
【０１０３】また、半導体基板の第２の主面上に配設さ
れた導電体膜をさらに備え、ソース電極が四辺形をなし
このソース電極内に設けられたバイアホールを介して導
電膜に接続されるとともに、第１，第２のチャネル領域
に隣接するソース電極が四辺形の連続する二辺の周縁部
としてなることにより、ＳＩＶ構造ＦＥＴにおいて、ゲ
ート幅方向の活性領域の長さを長くせずにゲート幅を長
くすることができ、かつソース電極の面積を小さくで
き、高密度に半導体素子を配設できるから、小形で高出
力のＳＩＶ構造ＦＥＴを得ることができる。
【０１０４】さらにゲート電極の屈曲部に対向する半導
体基板の表面に絶縁領域を配設したので、ゲート電極の
屈曲部に対向する半導体基板の表面の電界集中を抑制す
ることができ、耐圧低下やリーク電流の少ない高出力の
ＳＩＶ構造ＦＥＴを得ることができる。
【０１０５】さらに、絶縁領域によりチャネル幅をソー
ス電極の幅よりも狭くしたので、ソース電極の連続する
二辺の隅部を２素子で共有しないようにし、この隅部を
電気的に中性にすることができるから、さらに耐圧低下
やリーク電流の少なく信頼性の高い高出力のＳＩＶ構造
ＦＥＴを得ることができる。。
【０１０６】また、さらに第１のゲート電極が交互に逆
方向に開いた屈曲部を介して一方向に延長されるととも
に、第２のゲート電極が上記第１のゲート電極と並行し
て延長されたので、ゲートパッドとドレインパッドを半
導体基板の同じ主面に形成できて半導体装置の構成が簡
単になり、安価な高出力のＳＩＶ構造ＦＥＴを得ること
ができる。
【０１０７】また、さらに第１，第２のゲート電極が並
行して配設され、それぞれのゲート電極がそれらの屈曲
部に配設された共通のパッドに接続されたので、共通の
パッドを引出しパッドとすることにより、単位のゲート
幅を個々の素子のゲート幅とすることができるので、単
位のゲート幅を長くすることに起因する増幅特性の劣化
を回避することができ、高周波数で増幅特性の優れた高
出力のＳＩＶ構造ＦＥＴを得ることができる。
【０１０８】また、さらに半導体を等方性の化合物半導
体としたので、化合物半導体を用いた半導体装置におい
て、ゲート幅方向の活性領域の長さを長くせずにゲート
幅を長くすることができ、化合物半導体を用いた小形の
高出力ＦＥＴを得ることができる。
【０１０９】また、この発明に係る半導体装置の製造方
法は、半導体基板の活性領域に、チャネル幅の延長方向
が互いのチャネル幅の一端側で直交する複数の第１，第
２のチャネル領域を設け、この第１，第２のチャネル領
域の表面上に、それぞれの第１，第２のチャネル領域に
沿って屈曲した複数のゲート電極を形成する工程と、そ
れぞれのゲート電極に沿い第１，第２のチャネル領域を
挟んで互いに対向するソース電極およびドレイン電極を
交互に形成する工程と、を含むので、ゲート幅方向の活
性領域の長さを長くせずにゲート幅を長くした半導体装
置を簡単な工程で製造することができ、高出力ＦＥＴを
安価に提供できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る半導体装置の
平面図である。
【図２】 この発明の実施の形態１に係る半導体装置の
要部を拡大した平面図である。
【図３】 図２のＩＩＩ−ＩＩＩ断面における半導体装
置の一部断面図である。
【図４】 この発明の実施の形態２に係る係る半導体装
置の平面図である。
【図５】 この発明の実施の形態２に係る半導体装置の
要部を拡大した平面図である。
【図６】 この発明の実施の形態３に係る半導体装置の
平面図である。
【図７】 この発明の実施の形態３に係る半導体装置の
要部を拡大した平面図である。
【図８】 この発明の実施の形態３に係る半導体装置の
要部の活性領域を示す平面図である。
【図９】 この発明の実施の形態３に係る半導体装置の
要部の断面図である。
【図１０】 この発明の実施の形態４に係る半導体装置
の平面図である。
【図１１】 この発明の実施の形態４に係る半導体装置
の要部の平面図である。
【図１２】 この発明の実施の形態４に係る半導体装置
の要部の活性領域を示す平面図である。
【図１３】 この発明の実施の形態５に係る半導体装置
の平面図である。
【図１４】 この発明の実施の形態５に係る半導体装置
の要部の一部透視平面図である。
【図１５】 この発明の実施の形態５に係る半導体装置
の要部の一部であって素子のユニットパターンの平面図
である。
【図１６】 この発明の実施の形態５に係る半導体装置
の要部の断面図である。
【図１７】 従来の半導体装置の平面図である。
【図１８】 従来の半導体装置の一部の断面図である。
【図１９】 従来の半導体装置の平面図である。
【図２０】 従来の半導体装置の一部の断面図である。
【符号の説明】
１２ 半導体基板、 １６ 活性領域、４０ａ、４０
ｂ、４０ｄ、４０ｅチャネル領域、 ３６ ソース電
極、 ３８ ドレイン電極、 １８ａ、１８ｂ ゲ
ート電極、 ２０ ソース配線、 ２６ ソースパ
ッド、 ２２ ドレイン配線、 ３４ ドレインフ
ィーダ部、 ３２ ゲートフィーダ部、 ２０ｆ
エアブリッジ構造、 １４ａ、１４ｂ、１４ｃ 絶縁
領域、４２ 裏面金めっき層、 ３０ バイアホー
ル、 ８２ ゲート引出しパッド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA01 FA02 GA01 GB02 GC01 GD01 GJ05 GL05 GS09 GS10 GT02 GV01 HC01 HC07 HC10 HC30

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１，第２の主面を有する半導体基板
    と、 この半導体基板の第１の主面に配設された活性領域と、 この活性領域に配設された第１の半導体素子であって、
    チャネル幅の延長方向が互いのチャネル幅の一端側で直
    交する第１，第２のチャネル領域、この第１，第２のチ
    ャネル領域に隣接しこれら第１，第２のチャネル領域を
    挟んで互いに対向し上記活性領域表面にオーミック接続
    して配設された第１のソース電極と第１のドレイン電
    極、および上記第１，第２のチャネル領域の表面上に配
    設されそれぞれのチャネル領域に隣接する上記第１のソ
    ース電極と第１のドレイン電極に沿って屈曲した第１の
    ゲート電極を有する第１の半導体素子と、 この第１の半導体素子に隣接して上記活性領域に配設さ
    れた第２の半導体素子であって、上記第１のソース電極
    または第１のドレイン電極のいずれか一方を介して上記
    第１，第２のチャネル領域に隣接して配設された第３，
    第４のチャネル領域、この第３，第４のチャネル領域を
    挟んで上記第１のドレイン電極または第１のソース電極
    と互いに対向し上記活性領域表面にオーミック接続して
    配設された第２のソース電極または第２のドレイン電
    極、及び上記第３，第４のチャネル領域の表面上に配設
    され上記第１のソース電極または第１のドレイン電極に
    沿って屈曲し、第１のゲート電極と上記第１のソース電
    極または第１のドレイン電極を共有する第２のゲート電
    極とを有し、上記第２のゲート電極が第１のゲート電極
    と上記第１のソース電極または第１のドレイン電極を共
    有してなる第２の半導体素子と、を備えた半導体装置。
  2. 【請求項２】 ソース電極およびドレイン電極がそれぞ
    れ帯状に配設されるとともに、それぞれのゲート電極の
    屈曲部を横一線に並列して半導体素子が配設されたこと
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 ソース電極上に配設されたソース引出配
    線、このソース引出配線が複数接続されたソース共通配
    線、ドレイン電極上に配設されたドレイン引出配線、お
    よびこのドレイン引出配線が複数接続されたドレイン共
    通配線、およびゲート電極が複数接続されたゲート共通
    配線をさらに備え、 ドレイン共通配線が、活性領域を介してソース共通配線
    およびゲート共通配線と互いに対向して配設されるとと
    もにソース引出配線がゲート共通配線をまたぐエアブリ
    ッジ構造を介してソース共通配線に接続されたことを特
    徴とする請求項２記載の半導体装置。
  4. 【請求項４】 ゲート電極の屈曲部に対向する半導体基
    板の表面に絶縁領域を配設したことを特徴とする請求項
    １ないし３のいずれか一項に記載の半導体装置。
  5. 【請求項５】 半導体基板の第２の主面上に配設された
    導電体膜をさらに備え、ソース電極が四辺形をなしこの
    ソース電極内に設けられたバイアホールを介して上記導
    電膜に接続されるとともに、第１，第２のチャネル領域
    に隣接するソース電極が上記四辺形の連続する二辺の周
    縁部としてなることを特徴とする請求項１記載の半導体
    装置。
  6. 【請求項６】 ゲート電極の屈曲部に対向する半導体基
    板の表面に絶縁領域が配設されたことを特徴とする請求
    項５記載の半導体装置。
  7. 【請求項７】 絶縁領域によりチャネル幅がソース電極
    の幅よりも狭くされたことを特徴とする請求項６記載の
    半導体装置。
  8. 【請求項８】 第１のゲート電極が交互に逆方向に開い
    た屈曲部を介して一方向に延長されるとともに、第２の
    ゲート電極が上記第１のゲート電極と並行して延長され
    たことを特徴とする請求項５ないし７のいずれか一項に
    記載の半導体装置。
  9. 【請求項９】 第１，第２のゲート電極が並行して配設
    され、それぞれのゲート電極がそれらの屈曲部に配設さ
    れた共通のパッドに接続されたことを特徴とする請求項
    ５ないし７のいずれか一項に記載の半導体装置。
  10. 【請求項１０】 半導体が等方性の化合物半導体である
    ことを特徴とする請求項１ないし９のいずれか一項に記
    載の半導体装置。
  11. 【請求項１１】 第１の主面に活性領域が形成された半
    導体基板を準備する工程と、 この半導体基板の活性領域に、チャネル幅の延長方向が
    互いのチャネル幅の一端側で直交する複数の第１，第２
    のチャネル領域を設け、この第１，第２のチャネル領域
    の表面上に、それぞれの第１，第２のチャネル領域に沿
    って屈曲した複数のゲート電極を形成する工程と、 それぞれのゲート電極に沿い第１，第２のチャネル領域
    を挟んで互いに対向するソース電極およびドレイン電極
    を交互に形成する工程と、を含む半導体装置の製造方
    法。
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