JPS61232682A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61232682A JPS61232682A JP60074727A JP7472785A JPS61232682A JP S61232682 A JPS61232682 A JP S61232682A JP 60074727 A JP60074727 A JP 60074727A JP 7472785 A JP7472785 A JP 7472785A JP S61232682 A JPS61232682 A JP S61232682A
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- electrode
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- fets
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に係り、特に集積回路装置に用い
られ、ゲート方位による特性の依存性を軽減したガリウ
ム砒素電界効果トランジスタの形状に関する。
られ、ゲート方位による特性の依存性を軽減したガリウ
ム砒素電界効果トランジスタの形状に関する。
電界効果トランジスタ（以後略称ＦＥＴ ）は半導体基
板にオーミックに接続されたソースおよびドレイン電極
と、ゲートと呼ばれる制御電極からなる半導体素子であ
り、ゲートに印加する電圧によりソース、ドレイン間の
電流制御を行うものである。
板にオーミックに接続されたソースおよびドレイン電極
と、ゲートと呼ばれる制御電極からなる半導体素子であ
り、ゲートに印加する電圧によりソース、ドレイン間の
電流制御を行うものである。
ここでＮＥＴはゲートの構造により接合形ＦＥＴと絶縁
ゲートＦＥＴに分類されている。
ゲートＦＥＴに分類されている。
さて、これらのＦＥＴを形成する半導体基板材料として
シリコン（Ｓｔ）のような単体半導体とガリウム砒素（
ＧａＡｓ）のような化合物半導体があるが、キャリアの
易動度が大きなことがらＧａＡｓを用いたＦＥＴが注目
され、高周波用および高速動作が必要な用途への応用が
進められている。
シリコン（Ｓｔ）のような単体半導体とガリウム砒素（
ＧａＡｓ）のような化合物半導体があるが、キャリアの
易動度が大きなことがらＧａＡｓを用いたＦＥＴが注目
され、高周波用および高速動作が必要な用途への応用が
進められている。
なかでも超高速の情報処理が要求される科学技術計算用
電算機など高性能情報処理装置の主要構成部品であるＩ
Ｃ或いはＬＳＩの構成素子としてＧａＡｓＦＥＴの開発
が進められている。
電算機など高性能情報処理装置の主要構成部品であるＩ
Ｃ或いはＬＳＩの構成素子としてＧａＡｓＦＥＴの開発
が進められている。
ＩＣやＬＳＩのような集積回路に使用する半導体素子の
必要条件としては特性が均一であって偏差が少ないこと
が必要である。
必要条件としては特性が均一であって偏差が少ないこと
が必要である。
然しＧａＡｓ ＦＥＴはゲートの方位によってトランジ
スタの闇値電圧が異なり、また標準偏差も異なると云う
問題がある。
スタの闇値電圧が異なり、また標準偏差も異なると云う
問題がある。
第４図はこれを説明するもので（１００）面を基板面と
するＧａＡｓ基板（ウェハ）１の上にゲートの方位が（
０１１）と（０１１）をとる二つのトランジスタを形成
する場合、Ｃｏ１１）方位をとるトランジスタ３の方が
Ｃｏ１ｔ）方位をとるトランジスタ２よりも闇値電圧が
高く、また標準偏差値が少ないことが公知である。
するＧａＡｓ基板（ウェハ）１の上にゲートの方位が（
０１１）と（０１１）をとる二つのトランジスタを形成
する場合、Ｃｏ１１）方位をとるトランジスタ３の方が
Ｃｏ１ｔ）方位をとるトランジスタ２よりも闇値電圧が
高く、また標準偏差値が少ないことが公知である。
（例えば電信電話公社、電気通信研究所、研究実用化報
告、第３３巻第４号、 １９８４． ｐ６５０）この原
因は明確でなく表面応力に基づくｎ＋層の横方向異常拡
散が方位によって異なるためなどと言われているが、Ｉ
Ｃ，ｌ、ＳＩなどの集積回路を形成するに当たって、ゲ
ート方位を一定として多数のトランジスタをパターン設
計することは集積回路の小形化の点で著しく不利である
。
告、第３３巻第４号、 １９８４． ｐ６５０）この原
因は明確でなく表面応力に基づくｎ＋層の横方向異常拡
散が方位によって異なるためなどと言われているが、Ｉ
Ｃ，ｌ、ＳＩなどの集積回路を形成するに当たって、ゲ
ート方位を一定として多数のトランジスタをパターン設
計することは集積回路の小形化の点で著しく不利である
。
以上記したようにＧａＡｓ ＦＥＴのゲート方位がウェ
ハの結晶方位に依存性をもっていると云う問題がある。
ハの結晶方位に依存性をもっていると云う問題がある。
また複数のＧａＡｓ ＦＥＴからなる集積回路の形成に
当たって闇値電圧の標準偏差を少なく押さえるため、最
良の方位にゲートを設計しているが、この制約によって
充分な小形化が達成できないことが問題である。
当たって闇値電圧の標準偏差を少なく押さえるため、最
良の方位にゲートを設計しているが、この制約によって
充分な小形化が達成できないことが問題である。
上記の問題はガリウム砒素半導体基板上にＰＥＴを形成
する場合に該トランジスタのゲート電極パターンを９０
度づつ屈曲して形成することにより解決することができ
る。
する場合に該トランジスタのゲート電極パターンを９０
度づつ屈曲して形成することにより解決することができ
る。
本発明はＦＥＴのゲート電極を互いに直角な二つの方向
に形成することよって最良方位と最悪方位とを等分に含
むゲートを形成することができ、これによって方位依存
性を無くするもので、ゲート幅の大きなＦＥＴに適用す
ると有利である。
に形成することよって最良方位と最悪方位とを等分に含
むゲートを形成することができ、これによって方位依存
性を無くするもので、ゲート幅の大きなＦＥＴに適用す
ると有利である。
例えばスタチックＲＡＭは６個のトランジスタで１ビッ
トが構成されており、この場合にアクセス時間を短（す
るためゲート幅が１００μｍ以上と広いＦＥＴが使用さ
れている。
トが構成されており、この場合にアクセス時間を短（す
るためゲート幅が１００μｍ以上と広いＦＥＴが使用さ
れている。
か＼る場合に本発明に係る互いに直角な二つの方向に屈
曲したゲートを備えたＦＥＴを使用するとゲートに結晶
方位依存性がないため、高密度なスタチックＲＡＭの設
計が可能となる。
曲したゲートを備えたＦＥＴを使用するとゲートに結晶
方位依存性がないため、高密度なスタチックＲＡＭの設
計が可能となる。
更に本発明に係るＰＥＴは従来の櫛形に形成されたゲー
ト電極を有するＦＥＴの櫛の先の部分を接続してゲート
電極に直角に屈曲する部分を設け、素子面積の割にゲー
ト幅を長くできる。
ト電極を有するＦＥＴの櫛の先の部分を接続してゲート
電極に直角に屈曲する部分を設け、素子面積の割にゲー
ト幅を長くできる。
゛ 実施例１：
第１図は本発明を適用したＦＥＴを示す平面図である。
図で２１ばＧａＡｓ基板上に形成されたショットキ・ゲ
ート電極、２２と２３はそれぞれソース電極とドレイン
電極である。
ート電極、２２と２３はそれぞれソース電極とドレイン
電極である。
ゲート電極２１は屈曲部２４で直角に曲がっており、二
つの方向に延びる長さはそれぞれ等しいことが望ましい
。
つの方向に延びる長さはそれぞれ等しいことが望ましい
。
このようにゲート電極が直角に屈曲しているＦＥＴを用
いて集積回路装置を形成すると闇値電圧の変動を抑制す
ることができる。
いて集積回路装置を形成すると闇値電圧の変動を抑制す
ることができる。
実施例２：
第２図は本発明に係るＰＥＴの別の実施例の平面図、ま
た第３図はこれと等出力で小形化を目的として実用化さ
れている従来のＦＥＴの平面図である。
た第３図はこれと等出力で小形化を目的として実用化さ
れている従来のＦＥＴの平面図である。
すなわち第３図に示す従来のＰＥＴはソース電極４およ
びドレイン電極５を図に示すように交互に形成し、ソー
ス電極４およびドレイン電極５の一辺を導体ハターン６
，７で接続する構造をとり、一方四個のゲート８ば櫛歯
状に対向するそれぞれのソース電極４とドレイン電極５
の間に形成されており、導体パターン９により相互に接
続し櫛歯状を呈している。
びドレイン電極５を図に示すように交互に形成し、ソー
ス電極４およびドレイン電極５の一辺を導体ハターン６
，７で接続する構造をとり、一方四個のゲート８ば櫛歯
状に対向するそれぞれのソース電極４とドレイン電極５
の間に形成されており、導体パターン９により相互に接
続し櫛歯状を呈している。
なおゲート８を連結する導体パターン９とドレイン電極
を連絡する導体パターン７とは絶縁層により絶縁されて
いる。
を連絡する導体パターン７とは絶縁層により絶縁されて
いる。
なお、この従来例のゲート長は１μｍまたゲート幅は３
０μｍのものが４個、すなわち１２０μｍであり、また
素子寸法は横４４μｍ、縦４５μｍであり１９８０μｍ
２の素子面積を持っている。
０μｍのものが４個、すなわち１２０μｍであり、また
素子寸法は横４４μｍ、縦４５μｍであり１９８０μｍ
２の素子面積を持っている。
−力木発明に係るＦＥＴばＳ字形のジグザグ状をしたゲ
ート１０とコの字形をしたソース電極１１とドレイン電
極１２とから構成されており、ゲート長とゲート幅は第
３図の場合と同様であるが、素子寸法は横４９μｍ、縦
３７μｍであり素子面積は１８１３μｍ２と小形化され
ている。
ート１０とコの字形をしたソース電極１１とドレイン電
極１２とから構成されており、ゲート長とゲート幅は第
３図の場合と同様であるが、素子寸法は横４９μｍ、縦
３７μｍであり素子面積は１８１３μｍ２と小形化され
ている。
このように本発明に係るＦＥＴはゲートの方位依存性を
持たない以外に小形化も達成されている。
持たない以外に小形化も達成されている。
本発明はＦＥＴのゲート電極を９０度に屈曲させて形成
するもので、これにより闇値電圧のゲート方位依存性を
無くすることができ、そのために集積化が容易であり、
また素子面積を縮小できるため集積回路の小形化を達成
することができる。
するもので、これにより闇値電圧のゲート方位依存性を
無くすることができ、そのために集積化が容易であり、
また素子面積を縮小できるため集積回路の小形化を達成
することができる。
第１図は本発明に係るＦＥＴの一実施例を示す平面図、
第２図は本発明に係るＦＥＴの別の実施例を示す平面図
、 第３図は従来の改良形ＦＥＴの平面図、第４図はゲート
の結晶方位依存性を説明する斜視図、 である。 図において、 １はＧａＡｓウェハ、 ２．３ばトランジスタ、 ４、１１．２２はソース電極、 ５、１２．２３はドレイン電極、 ６．７．９は導体パターン、 ８、１０．２１はグーＩ・電極、 ２４は屈曲部、 である。 第 １ （２） 蓬 ２ 口 ゲート 茅３に） 隼≠ ２
、 第３図は従来の改良形ＦＥＴの平面図、第４図はゲート
の結晶方位依存性を説明する斜視図、 である。 図において、 １はＧａＡｓウェハ、 ２．３ばトランジスタ、 ４、１１．２２はソース電極、 ５、１２．２３はドレイン電極、 ６．７．９は導体パターン、 ８、１０．２１はグーＩ・電極、 ２４は屈曲部、 である。 第 １ （２） 蓬 ２ 口 ゲート 茅３に） 隼≠ ２
Claims (1)
- ガリウム砒素半導体基板上に形成された電界効果トラン
ジスタにおいて、該トランジスタのゲート電極パターン
が９０度に屈曲してなることを特徴とする電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074727A JPS61232682A (ja) | 1985-04-09 | 1985-04-09 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074727A JPS61232682A (ja) | 1985-04-09 | 1985-04-09 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61232682A true JPS61232682A (ja) | 1986-10-16 |
Family
ID=13555544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074727A Pending JPS61232682A (ja) | 1985-04-09 | 1985-04-09 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232682A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186480A (ja) * | 1987-01-28 | 1988-08-02 | Nec Corp | マイクロ波スイツチ |
| JPS6421972A (en) * | 1987-07-16 | 1989-01-25 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS6481501A (en) * | 1987-09-24 | 1989-03-27 | Mitsubishi Electric Corp | Microwave semiconductor switch |
| JP2001028425A (ja) * | 1999-07-15 | 2001-01-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-04-09 JP JP60074727A patent/JPS61232682A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63186480A (ja) * | 1987-01-28 | 1988-08-02 | Nec Corp | マイクロ波スイツチ |
| JPS6421972A (en) * | 1987-07-16 | 1989-01-25 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS6481501A (en) * | 1987-09-24 | 1989-03-27 | Mitsubishi Electric Corp | Microwave semiconductor switch |
| JP2001028425A (ja) * | 1999-07-15 | 2001-01-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6713793B1 (en) * | 1999-07-15 | 2004-03-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor structure with bent gate |
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