JPS63202974A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に高周波・高出力用で
ショットキー接合型の電界効果トランジスタ（以降ＦＦ
、Ｔと称す）を含む半導体装置に関する。

〔従来の技術〕

従来、この種のＦＢＴでは、半導体基板表面に形成した
長さが等しくかつ並行に配置した複数の導体層からなる
ゲートをゲート電極によって一方の端を並列に接続する
配線（いわゆるゲートストライプの長さが等しい）構造
を採用していた。

第３図は従来のＦＥＴの一例の平面図である。

この例は、半導体基板１表面に形成した互いに平行で長
さの等しい複数の導体層からなるゲート２′”と、ゲー
ト２′′の複数の導体層の一方の端を並列に接続するゲ
ート電極３°′と、ゲート電極３″と外部との接続用の
ポンディングパッド４″と、ゲート２”の各導体層を挟
んで対向する部分を有するソース及びドレイン電極５°
′及び６″を含んで構成される。

〔発明が解決しようとする問題点〕

上述した従来の半導体装置、特に高周波・高出力用ＦＥ
Ｔでは、ゲート２′′を構成する各導体層の長さがすべ
て等しいので、ゲート電極３″のポンディングパッド４
°′から遠い部分に接続されたゲート２″の導体層は、
近いところに配置・接続されたものよりも入力信号の遅
延時間が大きくなり、入力信号に追従した動作が十分に
出来なくなる部分が生じて動作状態が素子内で不均一に
なることにより入力容量の増大や電力利得の低下等が生
じ、高周波・高出力特性が損われるという欠点がある。

〔問題点を解決するための手段〕

本発明の半導体装置は、半導体基板表面に互いに並行に
配置して形成されかつ外部接続用領域を備えた第１の導
体層によって並列に接続された複数の第２の導体層から
なるゲートを少くとも含む半導体装置において、前記第
２の導体層の各々を前記外部接続用領域からの遅波時間
が均一になる長さにして成る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の平面図である。

この実施例は、半導体基板１表面にゲート電極３に並列
に接続されかつゲート電極３のポンディングパッド４か
ら遠く配置したものほど長さを短くし遅延時間を均一に
した複数の導体層からなる（いわゆるゲートストライプ
の長さが異る）ゲート２と、ゲート２の導体層を挟んで
対向する部分を有するソース及びドレイン電極５及び６
とを含んで構成されている。

第２図は本発明の第２の実施例の平面図である。この実
施例は、ゲート電極３”にポンディングパッド４′を２
つ接続し、第１の実施例よりも数の多い導体層からなる
ゲート２′と、ソース及びドレイン電極５′及び６′と
を含んで構成され、より高出力化を狙っている。

即ち、本発明では、ポンディングパッドからの遅延時間
が均一になるようにゲートを構成する導体層の各長さを
変えているので、入力信号に対する周波数応答の場所に
よる差があまり大きくならず均一に動作するので、不均
一動作による高周波・高出力特性の低下は防止出来る。

なお、実施例では、ゲートの一方の端をゲート電極によ
って並列に接続しているが、本発明・はこれに限るもの
ではなく例えばゲートの中央を並列に接続する方式でも
良い。

〔発明の効果〕

以上説明したように本発明は、外部接続用領域を備えた
ゲート電極に並列に接続した複数の導体層からなるゲー
トの各導体層の長さを、外部接続用領域からの遅波時間
が均一になるようにすることによって、素子内の不均一
動作を減らしてゲートの入力容量の増大や電力利得の低
下等を防止し高周波・高出力特性の優れたＦ’ＥＴを実
現するという効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例の平面図、第３図は従来のＦＥＴの一例の平面図で
ある。 １・・・半導体基板、２．２’、２”・・・ゲート、３
゜３”、３°′・・・ゲート電極、４．４’　、４”′
・・・ボンディングパッド、５．５’、５”・・・ソー
ス電極、６．６′、６″・・・ドレイン電極。

Claims (1)

【特許請求の範囲】
1. 　半導体基板表面に互いに並行に配置して形成されかつ
   外部接続用領域を備えた第１の導体層によって並列に接
   続された複数の第２の導体層からなるゲートを少くとも
   含む半導体装置において、前記第２の導体層の各々を前
   記外部接続用領域からの遅波時間が均一になる長さにし
   たことを特徴とする半導体装置。