JPH09232334A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPH09232334A JPH09232334A JP3852896A JP3852896A JPH09232334A JP H09232334 A JPH09232334 A JP H09232334A JP 3852896 A JP3852896 A JP 3852896A JP 3852896 A JP3852896 A JP 3852896A JP H09232334 A JPH09232334 A JP H09232334A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- wiring
- electrode pad
- pad
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 半導体チップの形状をより正方形に近い形状
とし、その結果生じる空き領域にモニタ素子を配置す
る。 【解決手段】 ゲート電極の基幹配線１５を延長して２
本形成し、２本の基幹配線１５ａ、１５ｂから各々ゲー
ト電極の枝配線１６ａ、１６ｂを延在させ、縦に２列並
べたようなパターン設計とする。ソース電極パッド１３
が部分的に突出することによって生じる空き領域に、本
パターンと同等の構造を持つモニタ素子２０を形成す
る。
とし、その結果生じる空き領域にモニタ素子を配置す
る。 【解決手段】 ゲート電極の基幹配線１５を延長して２
本形成し、２本の基幹配線１５ａ、１５ｂから各々ゲー
ト電極の枝配線１６ａ、１６ｂを延在させ、縦に２列並
べたようなパターン設計とする。ソース電極パッド１３
が部分的に突出することによって生じる空き領域に、本
パターンと同等の構造を持つモニタ素子２０を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧａＡｓ ＭＥＳ
ＦＥＴ（Metal Semiconductor Field EffectTransis
tor）等の化合物半導体装置のパターン設計に係る。
ＦＥＴ（Metal Semiconductor Field EffectTransis
tor）等の化合物半導体装置のパターン設計に係る。
【０００２】
【従来の技術】シリコン基板に代わってＧａＡｓ基板を
用いるＭＥＳＦＥＴは、電子の移動度が高く、超高速、
超高周波用途のデバイスとして好適であり、近年携帯電
話、ＰＨＳなどの用途に広く用いられている。また、こ
れらの機器の入出力段に用いる場合は、高周波特性のみ
ならず数百ｍＡ程度の高出力型も求められる。
用いるＭＥＳＦＥＴは、電子の移動度が高く、超高速、
超高周波用途のデバイスとして好適であり、近年携帯電
話、ＰＨＳなどの用途に広く用いられている。また、こ
れらの機器の入出力段に用いる場合は、高周波特性のみ
ならず数百ｍＡ程度の高出力型も求められる。
【０００３】図４は従来の高出力型ＭＥＳＦＥＴを示す
平面図である。符号１は半絶縁性のＧａＡｓ基板、２は
ゲート電極パッド、３はソース電極パッド、４はドレイ
ン電極パッド、５はゲート電極の基幹配線、６は基幹配
線５から枝分かれするゲート電極の枝配線、７はソース
電極パッド３から延在するソース電極、８はドレイン電
極パッド４から延在するドレイン電極である。
平面図である。符号１は半絶縁性のＧａＡｓ基板、２は
ゲート電極パッド、３はソース電極パッド、４はドレイ
ン電極パッド、５はゲート電極の基幹配線、６は基幹配
線５から枝分かれするゲート電極の枝配線、７はソース
電極パッド３から延在するソース電極、８はドレイン電
極パッド４から延在するドレイン電極である。
【０００４】ＭＥＳＦＥＴの基本的な断面構造は図５に
示すように、ＧａＡｓ基板１表面のｎ型動作層９の表面
にゲート電極１０（枝配線６に等しい）がショットキー
接触し、その両脇に各々ソース電極７とドレイン電極８
がオーミック接触するものである。ゲート電極１０は所
望の高周波特性を得るために線幅が０．５μ以下と極め
て細く形成されている。
示すように、ＧａＡｓ基板１表面のｎ型動作層９の表面
にゲート電極１０（枝配線６に等しい）がショットキー
接触し、その両脇に各々ソース電極７とドレイン電極８
がオーミック接触するものである。ゲート電極１０は所
望の高周波特性を得るために線幅が０．５μ以下と極め
て細く形成されている。
【０００５】さて、大出力型の素子を得るためには単位
トランジスタ素子を多数形成して並列接続するのが常套
手段である。故に図４の例でもゲート電極の枝配線６を
多数本形成し、その両側にソース電極７とドレイン電極
８とを櫛歯状に形成して並列接続することで大出力型素
子を実現している。また、高周波素子としての特性上の
要求から、ＦＥＴの帰還容量を減らす為に入力端子であ
るゲート電極パッド２を基板の一方の側辺に沿って配置
し、出力端子であるドレインパッド４をゲート電極パッ
ド２とは反対側の基板の側辺に沿って配置している。そ
して各ゲート電極パッド２を各ソース電極パッド３で囲
むように配置している。
トランジスタ素子を多数形成して並列接続するのが常套
手段である。故に図４の例でもゲート電極の枝配線６を
多数本形成し、その両側にソース電極７とドレイン電極
８とを櫛歯状に形成して並列接続することで大出力型素
子を実現している。また、高周波素子としての特性上の
要求から、ＦＥＴの帰還容量を減らす為に入力端子であ
るゲート電極パッド２を基板の一方の側辺に沿って配置
し、出力端子であるドレインパッド４をゲート電極パッ
ド２とは反対側の基板の側辺に沿って配置している。そ
して各ゲート電極パッド２を各ソース電極パッド３で囲
むように配置している。
【０００６】前記ゲート電極の枝配線６は上述の通り線
幅が極めて細いものであるから、配線の抵抗成分も当然
大きいものである。その為ゲート電極の枝配線６の１本
の長さには自ずと限界があり、それ以上長く延在させる
と前記抵抗成分の増大により性能悪化を招く。故に高出
力高周波ＭＯＳＦＥＴのチップ形状はは図４の横方向に
極端に大きく縦に短い長方形型の形状となる。
幅が極めて細いものであるから、配線の抵抗成分も当然
大きいものである。その為ゲート電極の枝配線６の１本
の長さには自ずと限界があり、それ以上長く延在させる
と前記抵抗成分の増大により性能悪化を招く。故に高出
力高周波ＭＯＳＦＥＴのチップ形状はは図４の横方向に
極端に大きく縦に短い長方形型の形状となる。
【０００７】ＭＥＳＦＥＴに限らず、半導体装置の製造
においてはその管理のためにウェハ内に素子と同等の構
造を持つモニタ素子その他を形成することが多い。とこ
ろが、図＊に示したＭＥＳＦＥＴは、縦に短く横に長い
長方形になるため、探針を立てることが可能な大きさ
（例：１００μ×１００μ以上）の電極パッドをゲー
ト、ソース、ドレイン用に３つとモニタ素子とを収納で
きるスペースが存在しない。その為従来は、同じウェハ
内にモニタ素子専用のチップを形成していた。
においてはその管理のためにウェハ内に素子と同等の構
造を持つモニタ素子その他を形成することが多い。とこ
ろが、図＊に示したＭＥＳＦＥＴは、縦に短く横に長い
長方形になるため、探針を立てることが可能な大きさ
（例：１００μ×１００μ以上）の電極パッドをゲー
ト、ソース、ドレイン用に３つとモニタ素子とを収納で
きるスペースが存在しない。その為従来は、同じウェハ
内にモニタ素子専用のチップを形成していた。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
方法ではウェハのうちチップ１ヶ分が無駄になるほか、
多数個つくれないので同じウェハ内のばらつきを確認す
ることができない欠点があった。また、縦に短い特殊な
形状になるので、円形のウェハに対する面積効率が悪い
欠点があった。
方法ではウェハのうちチップ１ヶ分が無駄になるほか、
多数個つくれないので同じウェハ内のばらつきを確認す
ることができない欠点があった。また、縦に短い特殊な
形状になるので、円形のウェハに対する面積効率が悪い
欠点があった。
【０００９】
【課題を解決するための手段】本発明は上記従来の課題
に鑑みなされたもので、ゲート電極の基幹配線の一部を
ゲート電極の枝配線が終端する部分より遠方まで延長
し、そこから更にゲート電極の枝配線を延在させること
で２階建てのパターン設計とするものである。そして、
２階建てとすることにより、最も外部のソース電極パッ
ドが突出することで生じる空きスペースを延長し、ここ
に各チェックパターンを配置したものである。
に鑑みなされたもので、ゲート電極の基幹配線の一部を
ゲート電極の枝配線が終端する部分より遠方まで延長
し、そこから更にゲート電極の枝配線を延在させること
で２階建てのパターン設計とするものである。そして、
２階建てとすることにより、最も外部のソース電極パッ
ドが突出することで生じる空きスペースを延長し、ここ
に各チェックパターンを配置したものである。
【００１０】
【発明の実施の形態】以下に本発明の一つの実施の形態
を図面を参照しながら詳細に説明する。図１は本発明の
ＧａＡｓＭＥＳＦＥＴ素子を示す平面図である。符号１
１は半絶縁性のＧａＡｓ基板、１２はゲート電極パッ
ド、１３はソース電極パッド、１４はドレイン電極パッ
ド、１５はゲート電極の基幹配線、１６は基幹配線１５
から枝分かれするゲート電極の枝配線、１７はソース電
極パッド１３から延在するソース電極、１８はドレイン
電極パッド１４から延在するドレイン電極である。
を図面を参照しながら詳細に説明する。図１は本発明の
ＧａＡｓＭＥＳＦＥＴ素子を示す平面図である。符号１
１は半絶縁性のＧａＡｓ基板、１２はゲート電極パッ
ド、１３はソース電極パッド、１４はドレイン電極パッ
ド、１５はゲート電極の基幹配線、１６は基幹配線１５
から枝分かれするゲート電極の枝配線、１７はソース電
極パッド１３から延在するソース電極、１８はドレイン
電極パッド１４から延在するドレイン電極である。
【００１１】ＭＥＳＦＥＴの基本的な断面構造は従来の
図５に示す構造と同じである。そして、半導体基板１１
の一方の辺に沿って複数のドレイン電極パッド１４をほ
ぼ等間隔で複数個形成し（連続していても良い）、半導
体基板１１の他方の辺にはゲート電極パッド１２とソー
ス電極パッド１３とを交互に複数個配置する。ゲート電
極パッド１２とドレイン電極パッド１４とを反対側に配
置することで両者の帰還容量を低減し（ボンディングワ
イヤの分を含めて）、ゲート電極パッド１２をソース電
極パッド１３で囲むことでゲート電極パッド１２のシー
ルド効果を狙っている。故にソース電極パッド１３はゲ
ート電極パッド１２の外側に必ず位置している。電極パ
ッドにはボンディングワイヤをボールボンドする点から
１辺が１００〜２００μの大きさを必要とする。
図５に示す構造と同じである。そして、半導体基板１１
の一方の辺に沿って複数のドレイン電極パッド１４をほ
ぼ等間隔で複数個形成し（連続していても良い）、半導
体基板１１の他方の辺にはゲート電極パッド１２とソー
ス電極パッド１３とを交互に複数個配置する。ゲート電
極パッド１２とドレイン電極パッド１４とを反対側に配
置することで両者の帰還容量を低減し（ボンディングワ
イヤの分を含めて）、ゲート電極パッド１２をソース電
極パッド１３で囲むことでゲート電極パッド１２のシー
ルド効果を狙っている。故にソース電極パッド１３はゲ
ート電極パッド１２の外側に必ず位置している。電極パ
ッドにはボンディングワイヤをボールボンドする点から
１辺が１００〜２００μの大きさを必要とする。
【００１２】各々のゲート電極パッド１２からは線幅が
比較的太いゲート電極の基幹配線１５が図示Ｘ方向とＹ
方向に延在し、Ｘ方向に伸びたゲート電極の基幹配線１
５の１本目１５ａからはゲート電極の枝配線１６が図示
Ｙ方向に多数本伸びている。ゲート電極の枝配線１６は
線幅が０．５μ以下の細い配線であり、ゲート抵抗が大
きくなりすぎないように、約４００μだけ延在させる。
比較的太いゲート電極の基幹配線１５が図示Ｘ方向とＹ
方向に延在し、Ｘ方向に伸びたゲート電極の基幹配線１
５の１本目１５ａからはゲート電極の枝配線１６が図示
Ｙ方向に多数本伸びている。ゲート電極の枝配線１６は
線幅が０．５μ以下の細い配線であり、ゲート抵抗が大
きくなりすぎないように、約４００μだけ延在させる。
【００１３】前記Ｙ方向に伸びたゲート電極の基幹配線
１５は、ゲート電極の枝配線１６より遠方まで延在し、
そこから図示Ｘ方向に延在して基幹配線１５の２本目１
５ｂとなる。そしてＸ方向に伸びたゲート電極の基幹配
線１５の２本目１５ｂからゲート電極の枝配線１６が更
に図示Ｘ方向に延在する。１本目の基幹配線１５ａから
伸びる枝配線１６ａと２本目の基幹配線１５ｂから伸び
る枝配線１６ｂとは一直線上に配置されており、Ｙ方向
に伸びるゲート電極の基幹配線１５の抵抗分を考慮し
て、２本目の基幹配線１５ｂから伸びる枝配線１６ｂは
１本目の基幹配線１５ａから伸びる枝配線１６ａより短
く形成している。
１５は、ゲート電極の枝配線１６より遠方まで延在し、
そこから図示Ｘ方向に延在して基幹配線１５の２本目１
５ｂとなる。そしてＸ方向に伸びたゲート電極の基幹配
線１５の２本目１５ｂからゲート電極の枝配線１６が更
に図示Ｘ方向に延在する。１本目の基幹配線１５ａから
伸びる枝配線１６ａと２本目の基幹配線１５ｂから伸び
る枝配線１６ｂとは一直線上に配置されており、Ｙ方向
に伸びるゲート電極の基幹配線１５の抵抗分を考慮し
て、２本目の基幹配線１５ｂから伸びる枝配線１６ｂは
１本目の基幹配線１５ａから伸びる枝配線１６ａより短
く形成している。
【００１４】ソース電極１７とドレイン電極１８は、ゲ
ート電極の枝配線１６の両脇に櫛歯状に平行に延在し、
各々が各電極パッドに共通接続される。尚、ゲート電極
１５、１６との交差は多層配線構造とする。図２にゲー
ト電極１５、１６のパターンとソース、ドレイン電極１
７、１８の第１層目のパターンを、図３にはソース、ド
レイン電極１７、１８の第２層目のパターンを各々示し
た。第１層目と第２層目とを層間絶縁膜で絶縁し、所望
部分に形成したスルーホールを介して電気接続をとるこ
とでソース、ドレイン電極１７、１８の並列接続を達成
する。
ート電極の枝配線１６の両脇に櫛歯状に平行に延在し、
各々が各電極パッドに共通接続される。尚、ゲート電極
１５、１６との交差は多層配線構造とする。図２にゲー
ト電極１５、１６のパターンとソース、ドレイン電極１
７、１８の第１層目のパターンを、図３にはソース、ド
レイン電極１７、１８の第２層目のパターンを各々示し
た。第１層目と第２層目とを層間絶縁膜で絶縁し、所望
部分に形成したスルーホールを介して電気接続をとるこ
とでソース、ドレイン電極１７、１８の並列接続を達成
する。
【００１５】図１に示したパターンは、ゲート電極の枝
配線１６を縦に２列並べることにより、パターンの図示
Ｙ方向の寸法を従来より長く設計できる。従って、従来
よりは半導体チップ１１の形状を正方形に近い形状に設
計できる。このことは、円形のウェハに多数個のチップ
を形成するときに、ウェハに無駄な領域を形成すること
が少なくなり、ウェハの面積利用効率を向上できる。
配線１６を縦に２列並べることにより、パターンの図示
Ｙ方向の寸法を従来より長く設計できる。従って、従来
よりは半導体チップ１１の形状を正方形に近い形状に設
計できる。このことは、円形のウェハに多数個のチップ
を形成するときに、ウェハに無駄な領域を形成すること
が少なくなり、ウェハの面積利用効率を向上できる。
【００１６】ところで、図１の装置はシールド効果を狙
うためにソース電極パッド１３とソース電極１７をゲー
ト電極パッド１２とゲート電極の枝配線１６の外側に配
置するので、ソース電極パッド１３が部分的に他より１
５０〜２００μ突出したパターンとなる。ソース電極パ
ッド１３の形状に沿ってダイシングラインを屈曲するこ
とができないので、結局ソース電極パッド１３が突出し
た部分に空きが生じる。
うためにソース電極パッド１３とソース電極１７をゲー
ト電極パッド１２とゲート電極の枝配線１６の外側に配
置するので、ソース電極パッド１３が部分的に他より１
５０〜２００μ突出したパターンとなる。ソース電極パ
ッド１３の形状に沿ってダイシングラインを屈曲するこ
とができないので、結局ソース電極パッド１３が突出し
た部分に空きが生じる。
【００１７】そこで本発明では更に、前記ソース電極１
７の突出によって形成された空き領域に、本パターンと
同等の構造を持つモニタ素子２０を形成する。モニタ素
子２０は本パターンの素子の特性を測定・評価するもの
であるから、本パターンの素子と同等の特性を持つよう
にしなければならない。その為ゲート電極の枝配線１６
ｃの長さも本パターンの枝配線１６ａと同じかやや短い
程度の長さにしてある。そしてドレイン電極パッド１４
側にモニタ素子２０のドレイン電極パッド１４ａを、ソ
ース電極パッド１２側にモニタ素子２０のゲート電極パ
ッド１２ａを、ゲート電極パッド１２ａとドレイン電極
パッド１４ａとの間にソース電極パッド１３ａを配置す
る。この空き領域は、ゲート電極の枝配線１６ａ、１６
ｂを縦に２列並べた長さを持つので、探針を立てるだけ
の大きさを持つ電極パッドを縦に３個並べ、且つ本パタ
ーンの枝配線１６ａと同等の長さを持つ枝配線１６ｃと
を形成することが可能になる。図４に示した横長のチッ
プではこの様なモニタ素子２０を配置するスペースはな
い。
７の突出によって形成された空き領域に、本パターンと
同等の構造を持つモニタ素子２０を形成する。モニタ素
子２０は本パターンの素子の特性を測定・評価するもの
であるから、本パターンの素子と同等の特性を持つよう
にしなければならない。その為ゲート電極の枝配線１６
ｃの長さも本パターンの枝配線１６ａと同じかやや短い
程度の長さにしてある。そしてドレイン電極パッド１４
側にモニタ素子２０のドレイン電極パッド１４ａを、ソ
ース電極パッド１２側にモニタ素子２０のゲート電極パ
ッド１２ａを、ゲート電極パッド１２ａとドレイン電極
パッド１４ａとの間にソース電極パッド１３ａを配置す
る。この空き領域は、ゲート電極の枝配線１６ａ、１６
ｂを縦に２列並べた長さを持つので、探針を立てるだけ
の大きさを持つ電極パッドを縦に３個並べ、且つ本パタ
ーンの枝配線１６ａと同等の長さを持つ枝配線１６ｃと
を形成することが可能になる。図４に示した横長のチッ
プではこの様なモニタ素子２０を配置するスペースはな
い。
【００１８】上記の空き領域は、反対側の端にも存在す
る。スペース的に十分な面積を持つので、ここにはモニ
タパターンとして線幅観測用のモニタパターン２１を形
成した。他にはマスク合わせ用のチェックパターンなど
も形成することができる。尚、上記の実施の形態はゲー
ト電極の枝配線１６を縦に２列並べてあるが、更に３
列、４列と延ばしても良いことはいうまでもない。
る。スペース的に十分な面積を持つので、ここにはモニ
タパターンとして線幅観測用のモニタパターン２１を形
成した。他にはマスク合わせ用のチェックパターンなど
も形成することができる。尚、上記の実施の形態はゲー
ト電極の枝配線１６を縦に２列並べてあるが、更に３
列、４列と延ばしても良いことはいうまでもない。
【００１９】
【発明の効果】以上に説明したとおり、本発明に依れ
ば、ゲート電極の基幹配線１５を延長して、ゲート電極
の枝配線１６ａ、１６ｂを縦に２列以上並べたので、半
導体基板１１の形状を従来より正方形に近い形状に設計
することができ、しかも電流容量を増大することができ
る。このことは、円形の半導体ウェハで製造する際に無
駄なスペースを少なくできる他、規格化されたリードフ
レームに実装する場合は搭載するチップサイズに制限が
あるので、従来の形状では横方向の長さが先に限界を超
えて一定値以上の電流容量のチップを搭載することがで
きなくなるのに対し、本発明のパターンでは横方向（図
示Ｘ方向）を抑えて縦方向（図示Ｙ方向）に拡大するの
で、同じ規格のリードフレームを用いた場合でも従来よ
り大電流容量のチップを搭載できる利点を有する。
ば、ゲート電極の基幹配線１５を延長して、ゲート電極
の枝配線１６ａ、１６ｂを縦に２列以上並べたので、半
導体基板１１の形状を従来より正方形に近い形状に設計
することができ、しかも電流容量を増大することができ
る。このことは、円形の半導体ウェハで製造する際に無
駄なスペースを少なくできる他、規格化されたリードフ
レームに実装する場合は搭載するチップサイズに制限が
あるので、従来の形状では横方向の長さが先に限界を超
えて一定値以上の電流容量のチップを搭載することがで
きなくなるのに対し、本発明のパターンでは横方向（図
示Ｘ方向）を抑えて縦方向（図示Ｙ方向）に拡大するの
で、同じ規格のリードフレームを用いた場合でも従来よ
り大電流容量のチップを搭載できる利点を有する。
【００２０】更に、縦方向（図示Ｙ方向）に延長するこ
とにより３個の電極パッド１２ａ、１３ａ、１４ａと枝
配線１６ｃとを配置できる空き領域を形成できるので、
モニタ素子をチップ内部に配置することができ、ウェハ
面積の利用効率を更に向上できるほか、チップ毎にモニ
タ素子を配置できるので、ウェハ内ばらつきを正確に把
握できるなど、その製造上のメリットは大である。
とにより３個の電極パッド１２ａ、１３ａ、１４ａと枝
配線１６ｃとを配置できる空き領域を形成できるので、
モニタ素子をチップ内部に配置することができ、ウェハ
面積の利用効率を更に向上できるほか、チップ毎にモニ
タ素子を配置できるので、ウェハ内ばらつきを正確に把
握できるなど、その製造上のメリットは大である。
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】従来例を説明するための平面図である。
【図５】従来例を説明するための断面図である。
Claims (4)
- 【請求項１】 半絶縁性の基板表面の一方の側辺に配置
したドレイン電極パッドと、 前記基板表面の前記ドレイン電極パッドとは反対側の側
辺に配置したソース電極パッド、およびゲート電極パッ
ドと、 前記ゲート電極パッドから延在するゲート電極の基幹配
線と、 前記基幹配線から枝分かれして延在するゲート電極の枝
配線と、 前記ドレインパットに接続され、前記ゲート電極の枝配
線と平行に延在するドレイン電極と、 前記ソース電極パッドに接続され、前記ゲート電極の枝
配線と平行に延在するソース電極とを具備し、 前記ゲート電極とソース電極が交互に且つ前記ソース電
極パッドが外側に位置するように配置され、 前記ゲート電極の枝配線は前記ゲート電極パッドから前
記ドレイン電極パッドに向かって延在すると共に前記ゲ
ート電極から前記ドレイン電極までの距離の途中で終端
し、 前記ゲート電極の基幹配線の一部が前記終端したゲート
電極より遠くまで延長され、延長した基幹配線から更に
第２のゲート電極の枝配線が前記ドレイン電極パッド側
に延在したことを特徴とする化合物半導体装置。 - 【請求項２】 半絶縁性の基板表面の一方の側辺に配置
したドレイン電極パッドと、 前記基板表面の前記ドレイン電極パッドとは反対側の側
辺に配置したソース電極パッド、およびゲート電極パッ
ドと、 前記ゲート電極パッドから延在するゲート電極の基幹配
線と、 前記基幹配線から枝分かれして延在するゲート電極の枝
配線と、 前記ドレインパットに接続され、前記ゲート電極の枝配
線と平行に延在するドレイン電極と、 前記ソース電極パッドに接続され、前記ゲート電極の枝
配線と平行に延在するソース電極とを具備し、 前記ゲート電極とソース電極が交互に且つ前記ソース電
極パッドが外側に位置するように配置され、 前記ゲート電極の枝配線は前記ゲート電極パッドから前
記ドレイン電極パッドに向かって延在すると共に前記ゲ
ート電極から前記ドレイン電極までの距離の途中で終端
し、 前記ゲート電極の基幹配線の一部が前記終端したゲート
電極より遠くまで延長され、前記延長した基幹配線から
更に別のゲート電極の枝配線が前記ドレイン電極パッド
側に延在し、 前記ソース電極パッドは前記ソース電極より外側に突出
しており、 該突出により開いたスペースにモニタパターンを形成し
たことを特徴とする化合物半導体素子。 - 【請求項３】 前記ゲート電極の枝配線の終端と前記ゲ
ート電極の基幹配線の延長とが複数回繰り返されている
ことを特徴とする請求項２記載の化合物半導体装置。 - 【請求項４】 前記モニタパターンが前記ソース電極、
ゲート電極の枝配線、およびドレイン電極からなる本パ
ターンと同等の構造を持つ独立したモニタ素子であるこ
とを特徴とする請求項２記載の化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3852896A JPH09232334A (ja) | 1996-02-26 | 1996-02-26 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3852896A JPH09232334A (ja) | 1996-02-26 | 1996-02-26 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232334A true JPH09232334A (ja) | 1997-09-05 |
Family
ID=12527787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3852896A Pending JPH09232334A (ja) | 1996-02-26 | 1996-02-26 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788373B1 (ko) * | 2006-08-22 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 실리사이드 모니터링 패턴을 갖는 반도체 소자 |
| US8604474B2 (en) | 2010-07-27 | 2013-12-10 | Sumitomo Electric Industries Ltd. | Semiconductor device integrated with monitoring device in center thereof |
-
1996
- 1996-02-26 JP JP3852896A patent/JPH09232334A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788373B1 (ko) * | 2006-08-22 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 실리사이드 모니터링 패턴을 갖는 반도체 소자 |
| US8604474B2 (en) | 2010-07-27 | 2013-12-10 | Sumitomo Electric Industries Ltd. | Semiconductor device integrated with monitoring device in center thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6900482B2 (en) | Semiconductor device having divided active regions with comb-teeth electrodes thereon | |
| US3969745A (en) | Interconnection in multi element planar structures | |
| US8295057B2 (en) | Semiconductor device | |
| US20050133829A1 (en) | High-frequency semiconductor device | |
| JP2001028425A (ja) | 半導体装置及びその製造方法 | |
| US7019362B2 (en) | Power MOSFET with reduced dgate resistance | |
| EP0494625B1 (en) | Semiconductor device for improving high-frequency characteristics and avoiding chip cracking | |
| JP2003163310A (ja) | 高周波半導体装置 | |
| US6727559B2 (en) | Compound semiconductor device | |
| KR100292904B1 (ko) | 반도체장치 | |
| JP3185441B2 (ja) | 高周波高出力電界効果トランジスタ | |
| JPH09232334A (ja) | 化合物半導体装置 | |
| JP2669392B2 (ja) | 半導体装置およびその実装構造 | |
| JP2554672B2 (ja) | 電界効果型半導体装置 | |
| US20120068793A1 (en) | Micropstrip transmission line/coplanar waveguide (cpw) transistor structure | |
| US6706967B2 (en) | Lead-less semiconductor device with improved electrode pattern structure | |
| JP3674881B2 (ja) | 半導体装置 | |
| JP2933041B2 (ja) | 半導体装置 | |
| JPS63202974A (ja) | 半導体装置 | |
| US5021844A (en) | Semiconductor device | |
| JPS61104673A (ja) | 超高周波用電界効果トランジスタ装置 | |
| JPH04130653A (ja) | 樹脂封止型半導体装置 | |
| JPS61172376A (ja) | 半導体装置 | |
| JP2004335778A (ja) | 半導体装置 | |
| JPH0116026B2 (ja) |